JPS6094576A - Picture signal processor - Google Patents

Abstract

PURPOSE:To utilize one picture signal processing processor in a versatile way by adding functions such as digital conversion of an analog signal from a photoelectric conversion device and line density conversion or the like. CONSTITUTION:An analog signal processing section 1 digitizes correctly an input signal from a sensor. A digital signal processing section 2 receiving the said digital signal decides the line density and also executes the converting processing to the line density. The signal subject to processing by the digital signal processing section 2 is fed to an external muCPU8 via a muCPUI/F7. Furthermore, a picture signal processing processor 10 is provided with a sensor I/F4 driving sensor, a timer 5 controlling each section and a sequencer 6 in addition to the processing sections 1, 2 and the I/F7. Through the constitution above, one picture signal processing processor is utilized in a versatile way.

Description

【発明の詳細な説明】[Detailed description of the invention]

〔発明の利用分野〕 本発明は画像信号処理プロセッサに係り、特に光電変換
読み取りセンサなどから出力されるアナログ画像信号の
処理に多様に対応できるプロセッサ圧関する。 〔発明の背景〕 ファクシミリ、ＯＣＤ、高機能コピー機、ハンドスキャ
ナなどのように光電変換読み取りセンサな備えた製品に
おける画像信号処理は、製品の相違や機種の相違によっ
てまちまちである。従ってこれらの製品は、それぞれの
画像信号処理に適した専用の画像信号処理回路を備えて
おり、この画像信号処理回路を別の製品や機種に適用す
ることができない。 例えばファクシミリの分野においては、（１）送信原稿
サイズと受信記録紙サイズ及び線密度 （２）送信原稿と読み取りセンサの相対位置（３）読み
取りセンサからのイメージ信号の振幅（４）性能上（画
質上）の設定値 などの値によって、画像信号処理態様が相違する。 ＣＣＩＴＴ（国際電信電話諮問委員会）の勧告でグルー
プｍ（Ｇ■）のファクシミリは、１７２８画素を８本／
　ｍｍの線密度（主走査方向）で１ラインずつ画面の左
側からＭＨ符号あるいはＭＲ符号によって送受信するこ
とが標準モードとして定められている。これは紙幅が２
１６ｍｍ０Ａ４サイズあるいはレターサイズの原稿を送
受信するためのものである。しかし実際には、紙幅が２
５７　ｍｍのＢ４サイズの原稿を送信できる送信機とＡ
４サイズの受信機の交信もある。また線密度に関しても
、８本／關のファクシミリばかりではなく、１２本／ｍ
ｍ、１６本／　ｍｍあるいは２００本／インチ。 ２４０本／インチ、３００本／インチ、４００本／イン
チなどのファクシミリが製造あるいは開発できることが
望ましい。このためには、各種のファクシミリはそれぞ
れが画像データを縮少、拡張する機能をもたなければな
らない。 また、市販されているＣＣＤセンサなどの光電変換読み
取りセンサのイメージ信号の出力は、１画素毎に別チャ
ンネルで出方するもの、１チヤンネルで出力するもの、
あるいは波形整形して出方するものなどがある。またイ
メージ信号の振幅も光源の輝度ばらつき、センサの感度
ばらつきによってばらつきが発生し、原稿濃度によって
変化する。これらによりイメージ信号の振幅は１０倍以
上も変化するのでその整合が必要である。 また、中間調画像の読み取り方法に、組織的ディザ法が
ある。これはイメージ信号をスライスするレベルをある
パターンに従って１画素毎に切り換える方法である。こ
のパターンの設定、また読み取り時のｒ補正の設定値の
決定が必要である。 また、ファクシミリは副走査方向の走査ピッチを変化さ
せ、情報量の少ない領域は早送りする機能をもっている
。このため送信すべき原稿の情報量を判定する線密度判
定機能が必要である。 更にまた、センサーは１画素毎に感度のばらつきがあり
、これを補正する機能が必要である。 従来の信号処理回路は、以上のような各機能に対応する
専用の回路構成となっていたので、製品や機種の相違に
対しては、それぞれ新しい処理回路の設計、製作が必要
であった。 〔発明の目的〕 本発明の目的は、複数の製品及び機種の画像信号処理に
対応できる画像信号処理ブ０七ツサを提供することにあ
る。 〔発明の概要〕 この目的火達成するため、本発明は、入力されるアナロ
グ信号に含まれる補正歪とこのアナログ信号をディジタ
ル信号に変換する信号処理機能をもつアナログ４６号処
理部と、このアナログ信号処理部から出力されるディジ
タル信号を入力してこの信号から光電変換画像の粗密を
判定すると共にこのディジタル信号の指定された線密度
への変換処理を実施するディジタル信号処理部と、光電
変換読み取りセンナへの駆動信号を発生するセンサ駆動
部と、これらの各部を制御するタイマ及びシーケンサと
、これらと外部処理装置を接続するインターフェースを
その内部に備え、このインターフェースは前記アナログ
信号処理部とディジタル信号処理部とセンナ駆動部とタ
イマとシーケンサの動作モードまたは機能を制御するレ
ジスタと、このレジスタに外部処理装置から制御内容を
設定し、この制御内容を読み出して前記各部を制御する
コントローラとを備えたことを特徴とし、これＫよって
１つの画像信号処理プロセッサを多様に利用できるよう
忙したことを特徴とする。 〔発明の実施例〕 以下、本発明の一実施例について詳細に説明する。第１
図は本発明によるプロセッサ１０とその周辺の回路構成
の一例である。１はアナログ信号処理部、２はディジタ
ル信号処理部、３はラインメモリ、４はセンサトリイパ
インターフェイス（センサＩ／Ｆ）、５はタイマ、６は
シーケンサ、７はμＣＰＵインターフェイス（μＣＰＵ
Ｉ／Ｆ）、８はμＣＰＵである。 本発明のプロセッサ１０は１チツプのＬＳＩとして作ら
れ、このＬＳＩはアナログ信号処理部１゜ディジタル信
号処理部２．センサＩ／Ｆ４．　タイマ５．シーケンサ
６、μＣＰＵＩ／Ｆ７を備える。 センサ（ＣＯＤラインセンサなと）な駆動するためのタ
イミング信号なセンサＩ／Ｆ４で発生し、上記タイミン
グ信号に同期したアナログのイメージ信号をアナログ信
号処理部１に入力する。 アナログ信号処理部１は特願昭５５−６０５６５号に記
載されたものとほぼ同じである。このアナログ信号処理
部１は光学系、例えばレンズや光源などに起因する信号
歪特性を記憶しておくことによって、センサから入来す
るイメージ信号を正シクテイシタル化する。上記ディジ
タル化されたイメージ信号はディジタル信号処理部２に
入力する。ディジタル信号処理部２では、上記ディジタ
ル信号をファクシミリ等の装置に必要な情報形態に変換
し、μＣＰＵＩ／Ｆ７を通してμＣＰＵ８のパスライン
へ送出したり、シリアル情報として出力する。 ディジタル信号処理部２のもつ機能としては、主走査方
向及び副走査方向の線密度変換（主に縮少）あるいは前
記した線密度判定などがある。副走査方向の線密度を変
換するためには、前ラインあるいは前々ラインの情報を
記憶しておく必要がある。ラインメモリ３はこのために
接続される。 ディジタル信号処理部２ではμＣＰＵ８のパスラインか
らの情報をμＣＰＵＩ／Ｆ７を通して受け取り、シリア
ル情報として出力することも可能である。これにより、
ファクシミリ等の信号受信時にデータを記録装置に出力
するためのインターフェイスの役割をはだすことができ
る◎タイマ５はセンサ駆動のくり返し時間を定めたり、
センサからのイメージ信号のうち有効部分を切り出した
りするためのタイミング信号等を発生する。 シーケンサ６はこのプロセッサ全体を動作させるための
タイミング信号等を発生する。 第２図は第１図に示したＬ８１１０のブロック構成図を
より詳細に記した一実施例である。 １１はサンプルホールド回路、１２はピークホールド回
路、１３はＡ／Ｄ・Ｄ／Ａ変換回路、処理部ｌに相当す
る。２１は主走査線密度変換回路、２２はアドレスカウ
ンタ、２３はビデオバスバッファ、２４は副走査線密度
変換回路、２５は線密度判定回路、２６はシリアル出力
回路、２７はラッチ回路の各回路ブロックで、これらは
ディジタル信号処理部２に相当する。３１はＲＡＭで歪
特性信号を記憶する。７１はコントローラ、７２はシス
テムバスバッファ、７３はレジスタで、これらはμＣＰ
ＵＩ／Ｆ７１ｆｉｔ構成する。９１はμＣＰＵ８のコン
トロールバス、９２はデータパステアル。９３はシステ
ムバスでシステムバスバッファを通してデータバス９２
に接続されている。 ９４はビデオバスである。 第３図は第２図に示す各ブロックに関する動作タイムチ
ャートである。第３図を参照して第２図に示すプロセッ
サ１０の動作を説明する。 本プロセッサ１０はμＣＰＵ８のプログラムに従ってレ
ジスタ７３にデータを書き込むことで、動作モードが定
められ、かつ動作の開始、停止などを行うことができる
。本プロセッサ１０の動作の一例を以下に述べる。 まず、μＣＰＵ８はレジスタやカウンタなどをリセット
（セット）するために、リセット信号（ＲＥ８ＢＴ）を
本プロセッサ１ｏに入力する。その後コントローラ７１
を通して、レジスタ７３を設定し本プロセッサの動作モ
ードを決める。次に、同シレシスタ７３の中にあるワー
クイネーブルレジスタを書き換える。即ちプロセッサイ
ネーブル信号（ＰＲＣＢ）を立てることによって、本プ
ロセッサｌＯはすでに定められたモードの動作を開始ス
る。この時、まずセンサＩ／Ｆ４からセンサ駆動パルス
が始めて発生する。最初に入力されるイメージ信号は通
常圧しい読み取りデータにはなり得ない。複数回センサ
を駆動した後、レジスタ７３にあるピークホールドイネ
ーブル信号（ＰＥＡＫＥ）を立てる。これによりピーク
ホールド回路１２の動作を開始し、イメージ信号の白の
最大値（第３図のタイムチャートでは最少値；センサか
らのイメージ信号は白信号が下側に出力する。）を検出
する。なお、サンプルホールド回路１１はＰ、ＲＣＥ信
号が出力された時点で動作を開始する。 次に、１ラインに渡って白の情報を読み取り、この白の
イメージ情報に含まれる信号歪第をＲＡＭ１５に記憶す
る。このための信号歪記憶指令信号（ＷＣＯＭ）はレジ
スタ７３を書き換えることによって立てる。 ＣＯＤラインセンサを用いた場合、レンズの周辺光量低
下、光源のむら、あるいはセンサ自体の感度のばらつき
などが原因となって、上記信号歪は第３図に示すような
形状になることが多い。この信号歪を一般にはシェーデ
ィング波形と呼んでいる。 Ｗ　Ｃ、ＯＭ信号が立つと、サンプルホールド回路１１
の出力であるイメージ信号の初期値を検出するため、複
数回（本実施例では２３回）のセンナ駆動をくり返す。 Ａ／Ｄ　−Ｄ／Ａ変換回路１３で初期値（イメージ信号
の始まりの複数画素、本実施例では８画素、に於ける最
少値；黒よりの出方値）を検出する。次のイメージ信号
（２４回目）時ＫＡ／Ｄ・Ｄ／Ａ変換回路１３で、追従
比較方式によるＡ／Ｄ変換を実行し、かつ差分変復調回
路１４で、差分信号に変調する。そして、この差分信号
を几ＡＭ１５に記憶する。 なお、Ａ／Ｄ−Ｄ／Ａ変換回路１３のリファレンス電圧
にピークホールド回路１２の出方電圧を用いることによ
って、センサからのイメージ信号の出力振幅のばらつき
に対する補正を行なう。 また、イメージ信号の１画素ごとの感度を補正するため
のワークイネーブルレジスタ；各画素感度補正（ＡＡＤ
Ｊ　ニレジスタフ３の中のｌレジメで作成し、これをビ
デオバスな通して几ＡＭ３１に記憶する。ＲＡＭ３１は
本ＬＳＩプロセッサ１０の外部に接続する。 その後画像情報を含んだイメージ信号がセンサより入力
すると、このイメージ信号はサンプルホールド回路１１
で波形整形され、ピークホールド回路１２でピーク値が
検出される。このピーク値がＡ／Ｄ　−Ｄ／Ａ変換回路
１３のリファレンス電圧とされる。ＲＡＭ１５かも読み
出された信号は差分変復調回路１４で復調され、Ａ／Ｄ
・Ｄ／Ａ変換回路１３で１）／Ａ変換されて、シェーデ
ィング波形信号を再生する。再生されたシェーディング
波形信号はＡ／Ｄ変換回路１６のリファレンス電圧とし
て入力される。この結果、Ａ／Ｄ変換回路１６から歪の
ないディジタル信号を出力することができる。 なおイメージ信号の１画素ごとの感度補正を実行する場
合も、センサかものイメージ信号と同期して几ＡＭ３１
’に読み出し、その出力をＡ／Ｄ・Ｄ／Ａ変換回路１３
でＤ／Ａ変換し、各画素ごとの歪な再生する。Ａ／Ｄ変
換回路１６のリファレンス電圧に各画素ごとの歪を入力
することにょって補正を行なう。 感度補正したディジタルのイメージ信号は、ディジタル
信号処理部２に入力され、上記ディジタルイメージ信号
に同期して信号処理を施され、μＣＰＵＩ／Ｆ７のシス
テムバスバッファ７２を介してμＣＰＵ８に出力される
。または、シリアル出力回路２６でシリアル信号に変換
されて本プロセッサ１０の外部に出力される。 本プロセッサｌＯにおいて、Ａ／Ｄ変換回路１６はその
出力が多値（４ビツトのバイナリ）のモードと２値のモ
ードに区分される。前記のディザ法による中間調情報の
出力は、２値のモードに含まれる。 多値のモードでは４ビツトのバイナリ信号な２画素分ま
とめて８ビツトにし、ラインメモリ３に出力することが
できる。この時センサの１画素ごとの補正した情報を、
ラインメモリ３に出力することも可能である。 ２値のモードでは、その出力を主走査線密度変換回路２
１に入力し、レジスタ７３の中に定められた動作で線密
度変換を実行し、ビデオバスバッファ２３を通してライ
ンメモリ３に記憶する。この時、ラインメモリ３のアド
レス信号を本プロ七の２値データと同期してラインメモ
リ３から読み出された前ライン及び前々ラインの２値デ
ータを副走査線密度変換回路２４に入力する。副走査線
密度変換回路２４はレジスタ７３かもの指示に従って線
密度変換動作を実行する。その結果はシステムバスバッ
ファ７２を通してμＣＰＵ８に出力される。 タイマ５は、センサ駆動の周期や、本プロセッサ１０か
ら出力するデ゛イジタルイメージ信号の有効部分の切り
出し制御を行なう。またシーケンサ６は、これまで述べ
てきた動作を実行するのに必要なタイミング信号などを
発生する。 以下、第２図の回路ブロックについて詳細に説明する。 第４図はサンプルホールド回路１１０回路図の概要であ
る。第５図は第４図の各部のタイムチャートである。表
１はレジスタ７３から第４図に示すサンプルホールド回
路１１の各回路へ入力する信号に関するレジスタ割付は
ンまとめたものである。１１０はデコーダ、ＴｒＣｌ、
ＴｒＣ２，ＴｒＳＩｅ　ＴｒＳ　、Ｔｒ８．ＴｒＣ，Ｔ
ｒｌｌ。 ＴｒＩ２．ＴｒＩＯはＭＯＳトランジスタである。 実際のＬＳＩではＣ−ＭＯＳ（コンプリメンタリＭＯ８
）を用いているが、図示を簡単にするため単一のＭＯＳ
で代表させている。ゲート入力がハイレヘルのとき上記
ＭＯ８）ランジスタはオン状態となるような正論理であ
る。ＡＮＤＳ　１．ＡＮＤＳ２．ＡＮＩ）Ｃ１，ＡＮＤ
Ｃ２はアンドゲート、ＩＮＩはインバータ、０Ｆ−８は
オペアンプ、０１　ｍ　”２　＋　０３はコンデンサで
ある。イメージ信号１　（Ｉｍａｇｅ　Ｓｉｇ、１）と
イメージ信号２（Ｉｍａｇｅ　Ｓｉｇ、２）はセンサか
らの入力信号、ＶＢＬは黒レベルを示す直流電圧で、外
部より入力する。 イメージ信号出力（Ｉｍａｇｅ　８１ｇ、Ｏ）はサンプ
ルホールドした出力信号である。 デコーダ１１０の出力Ｒ１１ｌ、Ｒ１１２，Ｒ１１３、
Ｒ１１４，Ｒ１１５，Ｒ１１６，Ｒ１］７゜Ｒ１１８，
Ｒ１１９の信号によって本回路の回路動作が定まる。こ
れらの信号はレジスタ７３０３ビツトのレジスタＳＭＤ
０．８ＭＤＩ、ＳＭＤ２をデコーダ１１０でデコードす
ることによって得ることができる。上記入力信号Ｒ１１
１〜１１９は表１のように定められる。サンプルホール
ド回路１１は６つのモードで動作する。第１のモードは
１チヤンネル化された出力をもつセンサかものイメージ
信号をＩｍａｇｅ　Ｓｉｇ。１として入力し、第５図（
１）のごとき波形にて、サンプルホールドし、かつ愚レ
ベルをＶＢＬ　におさえる。オペアンプ０Ｆ−８の出力
をサンプルホールドしたイメージ信号出力（Ｉｍａｇｅ
　Ｓｉｇ、Ｏ）として出力する。 なお第５図でφ８１はサンプリングパルス、φ。□はイ
メージ信号の黒レベルを電圧ＶＢＬ　に合致させるため
のクランプパルスである。 第２のモードは第１のモードと同様に動作させるが、Ｍ
ＯＳ）ランジスタＴｒＩＯをハイΦインピーダンスにし
て、サンプルホールドされた信号なイメージ信号出力（
Ｉｍａｇｅ　８ｉｇ、０　）として出力しない＠ 第３のモードは、２チヤンネルのセンサ出力をＩｍａｇ
ｅ　８ｊｇ、１．２として入力し、第５図（２）のごと
きタイミングで、サンプルホールドと黒レベルクランプ
を実行する。φｓ２はサンプリングパルス、φｃ２はク
ランプパルスである。このときサンプルホールド信号は
Ｉｍａｇｅ　８ｉｇ、Ｏに出力される。 第４のモードは第３のモードと同様であるが、サンプル
ホールドしたイメージ信号（Ｉｍａｇｅ８１ｇ、Ｏ）を
出力しない。 第５のモードは外部回路でサンプルホールドしたイメー
ジ（Ｎ　％　’！−イメージ信号ｌの端子からオペアン
プ０Ｐ−８に入力させるモードで、ＩｍａｇｅＳ最ｇゆ
２の端子から外部回路にサンプリングパルスφ８を与え
、Ｉｍａｇｅ　８ｉｇａＯの端子から外部回路にクラン
プパルスφ。を与える。φ８は第５図（１）のφ８１、
φＣは同図（１）のφｃ１　と同一信号である。 第６のモードは第５のモードと同じようにφＢ、φＣを
出力し、Ｉｍａｇｅ　８１ｇ、１のイメージ信号をその
ままイメージ信号（Ｉｍａｇｅ　ＳＩｇ、）として、本
プロセッサ１０の内部に供給する゛モードである。 第６図はピークホールド回路１２の詳細な回路ブ、ロッ
クの一例である。１２０はカウンタ、１２１はデコーダ
、１２２はバススイッチ、１２３はディジタルコンパレ
ータ、ＡＮＰＩ〜３はアンドゲート、ＩＮＰｌ〜３はイ
ンバータ、ＴｒＰＯ。 ＴｒＰＰ、ＴｒＰＩ及びＴｒＰＯ〜ｎ（本実施例ではｎ
　＝　２５５　）はＭＯＳ）ランジスタで正論理で記述
する。ＣＯＭＰＦはアナログコンパレータ、０Ｐ−２は
オペアンプ、Ｒ−Ｐは抵抗ストリングである。 第７図は第６図に示すピークホールド回路１２の動作を
説明するためのタイムチャートである。 センサスタート信号φ！Ｇに同期してイメージ信号（Ｉ
ｍａｇｅ　８ｉｇ。０）が入力する。この時カウンタ１
２０がリセットされているとすれば、デコーダｌ　２１
１ｔ、ＭＯＳ　トラｙジスタＴｒＰＯを選択する。従っ
てオペアンプ０Ｐ−２の出力ＰＢＡＫはｖ０ボルトを示
す。（但し、レジスタ７３からの入力信号ＡＰＩ１３Ａ
ＫＦ！はロウレベルとする。）次に、タイマ５からの信
号ＰＡＰＷがハイレベルになると、アナログコンパレー
タＣ０ＭＰＰの出力信号が反転するまで、カウンタ１２
０はＵＰ奇モード駆動される。その結果、イメージ信号
（Ｉｍａｇｅ　Ｓ１ｇ、Ｏ）のピーク値（白ピーク）が
オペアンプ０Ｐ−２の出力ＰＢＡＫに得られる。（但し
、レジスタ７３の出力ＰＦ）ＡＫＥはロウレベル）セン
サスタート信号φＴｏがダウンクロック（ＤＯＷＮＣＬ
Ｋ）に入力され、ピーク値が１抵抗ストリング分だけ下
がる。 抵抗ストリング几−Ｐは次式で表わされるように各ノー
ドの電圧な定めている。 即ちｖｏ〜ｖｏまでが等比較数となる。これは。 イメージ信号ピーク値の大小にかかわらず、一定の割合
の量子化誤差にするためである。 本ＬＳＩｌ０では、■ＢＬ電圧は外部からの入力信号で
最大３．５ｖまで許容する。今ＶＢＬ　”３．５■とす
るとＶ。＝　３．４　ＶＩ　ＶＩ　ｓ　ａ＝　１．５　
Ｖに設定される。この間＋１（１）式に従って区分する
と、イメージ信号のピーク値出力ＰＦｉＡＫの量子化誤
差はｉ、ｉｌ以下になる。 カウンタ１２０の出力信号はバススイッチ１２２を通し
て、システムパス９３に与えられる。これによりμＣＰ
Ｕ８はカウンタ１２０の出力信号を読み取ることができ
る。またμＣＰＵ８かもレジスタ７３ＫＰＥＡＫＯ〜７
の信号を書き込み、この値をカウンタ１２０にロードす
ることによって、ピーク値出力ＰＥＡＫを一定値に設定
することもできる。 レジスタ７３に書き込まれたＰＤＭ２〜７の値とカウン
タ１２０のＱ２〜Ｑ７の値をディジタルコンパレータ１
２３で比較し、カウンタ１２３の出力がＰＤＭ２〜７の
値より小さくなった時、カウンタ１２３のインクリメン
トを止めることができる。即ち、ＰＤＭ２〜７の値より
ピーク値出力ＰＢＡＫが下がらないようにすることがで
きる。 これは、黒原稿を読み取る場合、ピーク値出力ＰＥＡＫ
が黒レベルまで追従してしまうのを防ぎ、黒情報を黒と
して検出するために必要である。 レジスタ７３の出力ＰＢＡＫＥをハイレベルにすると、
カウンタ１２０の動作が止まり、ピーク値出力ＰＥＡＫ
は一定の値を保持する。またＡＰＥＡＫＢをハイレベル
にすると、抵抗ストリングＲ−Ｐの選ばれた電圧がＰＥ
ＡＫＯに出力されるディジタルコンパレータ１２３の出
力ＦＬＢＸＧはレジスタ７３に入力されイメージ信号の
ピーク値がＰＤＭ２〜７で設定した値より低いか高いか
をμＣＰＵ８に知らせることができる。この機能を用い
ると光源の輝度低下などをμＣＰＵ８で判断することが
できる。 第８図はＡ／Ｄ　＠Ｄ／Ａ変換回路１３の詳細な回路ブ
ロックの一例である。 １３０はカウンタ、１３１は加算回路、１３２゜１３３
はデコーダ、１３４は初期値レジスタ、１３５はパスス
イッチ、Ｒ−Ａは抵抗ストリング、ＴｒＡ（１〜ｎ’、
ＴｒＡＨ，ＴｒＡＳ、ＴｒＡＡはＭＯＳ）ランジスタ、
ＣＯＭＰＡはコンパレータ。 ＯＦ３〜４はオペアンプである。 第９図は第８図に示すＡ／Ｄ−Ｄ／Ａ変換回路１３の動
作を説明するためのタイムチャートであるＯ Ａ／Ｄ−Ｄ／Ａ変換回路１３がＡ／Ｄ変換動作をするの
は第３図で説明したように、シェーディング波形書き込
み指令ＷＣＯＭが立った時である。 その時、まずタイマ５より８Ｍ８に信号を入力し。 ８Ｍ８Ｋから８画素分のイメージ信号の立上りを初期値
として検出する。この動作はカウンタ１３０に８画素分
のゲート信号（シーケンサ６にて作る。）を与え第６図
のピークホールドと同様な動作を実行すればよい。この
時のカウンタ１３０の出力を初期値レジスタ１３４にラ
ッチする。初期値レジスタ１３４にはシステムパス９３
を通して、μＣＰＵ８かも書き込むこともできるし、読
み出すことも可能である。 初期値が定まると、その値がデコーダ１３２に出力され
る。ＭＯＳ）ランジスタＴｒＡＯ〜Ｔｒ人ｎ′のどれか
１つが選択されてオン状態となり、その出力電圧とイメ
ージ信号Ｉｍａｇｅ　８ｉｇ、０がコンパレータＣＯＭ
ＰＡで比較される。コンパレータＣＯＭＰＡの出力に応
じてカウンタ１３０がインクリメントまたはデクリメン
トをくり返し、オペアンプ０Ｐ−３と０Ｐ−４の出力に
はシェーディング波形が出力される。即ち、とのＡ／Ｄ
変換動作はいわゆる追従比較形Ａ／Ｄ変換方式と呼ばれ
るものである。コンパレータＣＯＭＰＡの出力が差分変
復調回路１４に入力される。 次に、イメージ信号Ｉｎムｓａｇｓ　８ｉｇ、Ｏが入力
すると、これに同期してＡ／Ｄ　＠Ｄ／Ａ変換回路１３
はＤ／Ａ変換動作を行う。差分変復調回路１４から復調
された復調信号がカウンタ１３０に入力されると、書き
込み時にコンバレーｉｃＯＭＰＡの出力で制御されたと
同様の動作をする。その結果、はぼシェーディング波形
をオペアンプ０Ｆ−３と０Ｆ−４の出方（１号ＤＡＯ，
０Ｐ４−０として再生することができる。 抵抗ストリング′Ｒ−人の各ノードの電圧ｖｏ〜Ｖ、’
　（ｄ＝　１２７　）ｔｔ、抵抗Ｘ　）　リン／ｎ−Ｐ
−”Ｑ’ｌｅめた（１）式と同様に表わされ、等比較数
になっている。また、抵抗ストリングＲ−Ａの両端には
ビー６＝４に設計されている。即ちシェーディング波形
はピーク値に対して６ｏ−まで追従して、補正すること
が可能である。 レジスタ７３からの信号ＡＤＭＯＤＢＯ，ＩＫよって、
デコーダ１３３の出方が定まり、その結果、このＡ／Ｄ
−Ｄ／Ａ変換回路１３は表２に示す３つのモードで動作
する。 表　２ 第１と第３のモードでは第８図のトランジスタＴｒＡＡ
がオン状態にある。その結果、オペアンプ０Ｆ−４の出
力０Ｐ４−０には、再生されたシェーディング波形が出
力される。 第２のモードではトランジスタＴ　ｒ　Ａ　Ｓがオンす
る。第４のモードではトランジスタＴ　ｒ　Ａ　Ｈがオ
ンし、それぞれ入力端子５ＬＩＣＢ、）ＩＴＯＮＥかも
の入力信号がオペアンプＯＰ４に入力され、インピーダ
ンス変換された信号が０Ｆ４−０に出力される。出力Ｏ
Ｐ　４−００信号はＡ／Ｄ変換回路１６に入力される。 第１と第３のモードは、Ａ／Ｄ・Ｄ／Ａ変換回路１３で
は全く同一の動きをするが、Ａ／Ｄ変換回路１６におい
て異なったモードになる。 第１θ図は差分変復調回路１４及びＲＡＭ１５の回路ブ
ロックの一例である。 １４１は差分変調回路、１４２は差分復調回路、１４３
はバススイッチである。 第３図のタイミングチャートにあるシェーディング波形
記憶時には、Ａ／Ｄ　＠Ｄ／Ａ変換回路１３のコンパレ
ータＣＯＭＰＡの出力を入力し、差分変調回路１４１を
動作させ、差分データをバイナリ信号としてＲＡＭ１５
に記憶する。差分変調回路１４１はアップダウンカウン
タを用いて構成される。上記シェーディング波形記憶時
以外はＲＡＭ１５からのデータを差分復調回路１４２に
受け、差分値をほぼ直線で近似するような復調信号を発
生する。 ＲＡＭ１５の内容はバススイッチ１４３、システムバス
９３、バスバッファ７２を通してμＣＰＵ８に知らせる
ことが出来る。またμＣＰＵ８からＲＡＭ１５にシェー
ディングデータを書き込むことも可能である。 第１１図はＡ／Ｄ変換回路１６の詳細な回路ブロックの
一例である。 １６１はデコーダ、１６２はバイナリエンコーダ、１６
３は４−８ビツト変換デコーダ、１６４はセレクタ、１
６５はディザパターン用ＲＡＭ。 １６６はデコーダ、１６７はｒ補正用ＭＯ８）ランジス
タ群、１６８は切換スイッチ、Ｏ２０はオペアンプ、Ｃ
ＯＭＰＡＤ、〜、はコンパレータ（本ＬＳＩではＨｗ　
ｌ　５　）、Ｒ−ＡＤＺ、２は抵抗ストリングである。 Ｔ　ｒ　Ａ　Ｄ　６〜．はＭ０８トランジスタである。 とのＡ／Ｄ変換回路１６は並列に接続されたコンパレー
タＣＯＭＰＡＤ。−３によりフラッシュタイプのＡ／Ｄ
変換を行う。まずＡ／Ｄ変換を行う範囲は次のようにし
て定める。Ａ／Ｄ　＠Ｄ／Ａ変換回路１３のオペアンプ
ＯＰ４の出力０Ｐ４０と外部からの直流電圧ｖｏ　Ａ　
１．（”ＡＮ　ＶＤＡＬ＝ＶＩＩＬ）を抵抗ストリング
Ｒ−ＡＤＺで分圧する。分圧値はレジスタ７３からの信
号ＤＡＬＯ〜３をデコーダ１６６でデコードし、Ｔ　ｒ
　Ａ　Ｄ　６〜ゎ　の１つを選択することによって得ら
れ、オペアンプＯＰ５でインピーダンス変換された出力
になる。 本ＬＳ　Ｉ　１０ノ信号ＤＡＬＯ〜３は４ピツ）＋７）
バイナリ信号である。以上より抵抗ストリングＲ−ＡＤ
２のリファレンス電圧はオペアンプＯＰ４の出力０Ｐ４
０とオペアンプＯＰ５の出力ＯＰ２Ｏで定められる。 また、オペアンプＯＰ４．ＯＰ５の出力０Ｐ４０．０Ｐ
５０の電圧をリニアに区分してコンパレータＣＯＭＰＡ
Ｄ０〜３　に入力するのではなく、よりよい画質を得る
ために、本Ｌ８１１０では８通りのｒ補正（リニアも含
む）ができる。とのｒ補正の値はレジスタ７３の出力γ
Ｃ０ＮＴ０〜２　をデコーダ１６１でデコードしてｒ補
正用ＭＯ８）２ンジスタ群１６７を制御することＫよっ
て選択できる。 コンパレータＣＯＭＰＡＤ０〜．−１の出力はバイナリ
エンコーダ１６２によって４ビツトのバイナリ信号に変
換され、更に４−８ビツト変換回路１６３にて４ピツト
を２つ並べた形の８ビット信号に変換される。この８ビ
ット信号はビデオバス９４に接続される。 またレジスタ７３からの出力５ＬＩＣＥＯ〜３とディザ
パターン几ＡＭ１６５の出方を選択してセレクタ１６４
に与える切換スイッチ１６８は、レジスタ７３の出力Ａ
ｌ）ＭＯＤＥＯと１の組合せによって制御される。この
制御は表２のモードと対応し、モード１．２は２値デー
タ、モード３゜４はディザ信号を出力する。２値データ
を出方する場合、４ビツトの８ＬＩＣＦ！信号によって
セレクタ１６４を駆動し、コンパレータＣＯＭＰＡＤＱ
ｘ、の出力のうち１つを２値デー／ＰＤＡＴＡとする。 ディザな出力する場合には、システムバス９３を通して
μＣＰＵ８から書き込まれたＲＡＭ１６５の内容に応じ
たスライスレベルでスライスした２値データＰＤＡＴＡ
を出力することができる。ＲＡＭ１６５は４×４のマト
リックスに４ピツトの情報（計６４ビット）を記憶する
ものである。几ＡＭ１６５に入力する情報により、任意
のディザパターンでイメージ信号を読み取ることができ
る。 第１２図は主走査線密度変換回路２１の詳細な回路ブロ
ックの一例である。 線密度変換指令パルス発生回路はｍｌ（ｍ−１−１）指
令発生回路２１１と（ｍ　−１）　／　ｍ指令発生回路
２１２から成る。２１３はセレクタ、２１４は線密度演
算回路、２１４Ａ、２１４Ｂ、２１４Ｃはシフトレジス
タ、２１５はセレクタ、２１６゜２１７はカウンタ、２
１８はセレクタ、２１９はシリアルパラレル変換回路で
ある。ＡＮＤＥはアンドゲートである。 レジスタ７３から、ｍの値が３ビツトのバイナリ信号ｍ
　Ｏ，ｍｌ　、　ｍ　２としてｍｌ（ｍ＋１）指令発生
回路２１１と（ｍ−１）／ｍ指令発生回路２１２に与え
られる。Ａ／Ｄ変換回路１６で発生した２値データＰＤ
ＡＴＡに同期したクロックＣＣＫの（ｍ＋１）回に対し
１回のパルスなｍｌ（ｍ＋１）指令発生回路２１１で発
生する。同様Ｋ　（ｍ　−１）　／　ｍ指令発生回路２
１２ではクロック信号ＣＣＫ　ｆ）ｍ回に１回のパルス
を発生する。 今、（ｍ＋１）回に１回のパルスをＮ１回、ｍ回＜ｉ回
のパルスをＮ２回くり返したとすれば、（ｍ　＋　１　
）　Ｎ　１　＋　ｍ　Ｎ　２回のり０ツクバｈｘｃｃＫ
の間に（Ｎ　、＋　Ｎ　２　）回のパルスが発生する。 このパルスの発生時の２値データＰＤＡＴＡを削減すれ
ば、次式で表わされる線密度変換（縮少）が行われるこ
とになる。 Ｎ□十Ｎ２ Ｐ、＝″”　（ｍ＋１）Ｎｌ十ｍＮ２ 次Ｋ（ｍ＋ｘ）Ｎ、＋ｍＮｔ回のり０７クパルＸＣＣＫ
の間に発生する（Ｎ１＋Ｎｚ）回のパルスに同期した２
値データＰＤＡＴＡのみを有効データとすれば、縮少率
Ｐ、は次式になる。 逆に＊　（ｍ＋１　）Ｎ、＋　ｍＮ、回のりｏツクパル
スＣＣＫの間に発生する（Ｎ、＋Ｎ２）回のパルスの発
生期間に２値データＰＤＡＴＡを増加すれば拡大が可能
になる。この拡大率Ｑは次式になる。 上記Ｎ１＋Ｎ、の値をレジスタ７３０ｋ。〜ｋ。 ０４ビツトのバイナリ信号で与え、これをカウンタ２１
７のロード信号とする。またレジスタ７３の信号１゜〜
Ｕ、を例えばＮ工をハイレベル。 Ｎ２をロウレベルとしてセレクタ２１８に入力する。 例えばＮ１＝４．Ｎ２＝５とすると、ｋ０〜に烏に”９
”Ｉｆｆバイナリ信号で与える。そして１０〜８にはｉ
　ｏ＝Ｏ，ｊ　１＝ｌ、　Ｉ　、ｅ＝Ｑ、　ｌ　、＝ｌ
、ノ、＝Ｏ９１　Ｂ＝１．ｌ　＠＝Ｏ，ｌ　７＝１．１
　ｇ＝Ｏ（４：　／’イレペルでｍ／（ｍ−ｚ）のパル
ス、０：ロウレベルテ（ｍ　＋　１　）　／　ｍのパル
スをセレクタ２１３でＭぶと仮定する。）を与える。こ
れにより１０〜ｊ８の信号がくり返しセレクタ２１３に
与えられ、ｍ／（ｍ＋１）と（ｍ＋１）７ｍの出カバル
スが順次、ＴＭＳＫ信号として得られる。 （２）、　（３）、　（４）式より の範囲の縮少・拡大が可能である。 ＰｏとＰ、はレジスタ７３のＬＤＣＭ信号によって区分
される。ＰｌとＰ、の関係はＴＭ８に信号が互いに逆極
性になっているにすぎない。 上記ＴＭ８に信号によって縮少演算回路２１４とレジス
タ２１４Ａ〜Ｃが縮少処理を実行する。 レジスタ７３で与えられた２ビツトの信号ＬＤＬによっ
て１表３に示すような演算を実行しながら２値データＰ
ＤＡＴＡを削減し、縮少（線密度変換）処理を実行する
。２ビツトの信号ＬＤＬはＡ〜Ｄまで４ケ設定すること
ができ、演算を順次切換えることも可能である。 表　３ 縮少されたデータはシリアル−パラレル変換回路２１９
によって８ビツトの信号に変換されてビデオバス９４に
出力される。 （３）式で表わされる拡大率Ｑ□ｔＱ１はＴＭ８に信号
をシリアル出力回路２６に与えることによって達成でき
る。但し、２値データＰＤＡＴＡを拡大して出力するこ
とはできない。拡大に関しては後述する。 第１３図は副走査線密度変換回路２４及びビデオ−バス
９４まわりの回路ブロックの一例である。 ２４０は副走査線密度演算回路、２４１Ａ−Ｃは、８ビ
ツトのラッチ回路で、これらは副走査線密度変換回路２
４を構成する。９４Ａはビデオリードバス、９４Ｂはビ
デオライトバス、９４１゜９４４．９４５はセレクタ、
９４２．９４：１１はラッチ回路、９４６はバススイッ
チである。 第１３図の回路はレジスタ７３のＶＭＯＤＥＯｌの２ビ
ツトの信号により表４に示すような４つのモードで動作
する。 第１のモードはセレクタ９４４，９４１及びラッチ回路
９４２によってＡ／Ｄ変換回路１６の多値情報、４−８
変換回路１６３の出方をビデオリードバス９４Ａに出方
する。上記多値情報はアドレスカウンタ２２からのアド
レス信号のもとにメモリ３に書き込まれる。 第２のモードでは主走査線密度変換回路２１からの２値
データがセレクタ９４４、ラッチ回路９４２、セレクタ
９４１を通して、ビデオリードバス９４Ａに出方され、
同時にラッチ回路２４１Ｃに現ラインのデータとし[Field of Application of the Invention] The present invention relates to an image signal processing processor, and particularly to a processor that can handle various processing of analog image signals output from photoelectric conversion reading sensors and the like. [Background of the Invention] Image signal processing in products equipped with photoelectric conversion reading sensors, such as facsimile machines, OCDs, high-performance copying machines, and hand scanners, varies depending on the product and model. Therefore, these products are equipped with a dedicated image signal processing circuit suitable for each image signal processing, and this image signal processing circuit cannot be applied to another product or model. For example, in the field of facsimile, (1) the size of the transmitted original, the size of the received recording paper, and the linear density, (2) the relative position of the transmitted original and the reading sensor, (3) the amplitude of the image signal from the reading sensor, and (4) the performance (image quality). The image signal processing mode differs depending on the setting values (above) and the like. According to the recommendation of CCITT (International Telegraph and Telephone Consultative Committee), Group M (G■) facsimiles have 1728 pixels per 8 lines.
It is defined as a standard mode that data is transmitted and received line by line from the left side of the screen using the MH code or the MR code at a linear density (main scanning direction) of mm. This paper width is 2
This is for sending and receiving 16mm A4 size or letter size originals. However, in reality, the paper width is 2
A transmitter and A that can send 57 mm B4 size originals
There is also communication between receivers of 4 sizes. Regarding linear density, not only facsimiles with 8 lines/m, but also 12 lines/m
m, 16 lines/mm or 200 lines/inch. It is desirable to be able to manufacture or develop facsimiles of 240 lines/inch, 300 lines/inch, 400 lines/inch, etc. To this end, each type of facsimile must have the ability to reduce and expand image data. In addition, the image signal output of commercially available photoelectric conversion reading sensors such as CCD sensors may be outputted on a separate channel for each pixel, or outputted on a single channel.
Alternatively, there are those that output by shaping the waveform. Further, the amplitude of the image signal also varies due to variations in the brightness of the light source and variations in the sensitivity of the sensor, and changes depending on the density of the original. Since the amplitude of the image signal changes by a factor of 10 or more due to these factors, it is necessary to match the amplitude. Further, there is a systematic dither method as a method for reading halftone images. This is a method in which the level at which the image signal is sliced is switched pixel by pixel according to a certain pattern. It is necessary to set this pattern and also to determine the setting value of r correction during reading. Furthermore, the facsimile machine has a function of changing the scanning pitch in the sub-scanning direction and fast-forwarding an area with a small amount of information. Therefore, a linear density determination function is required to determine the amount of information in the document to be transmitted. Furthermore, the sensor has variations in sensitivity from pixel to pixel, and a function to correct this is required. Conventional signal processing circuits have dedicated circuit configurations that correspond to each of the functions described above, so it is necessary to design and manufacture new processing circuits for each different product or model. [Object of the Invention] An object of the present invention is to provide an image signal processing processor that can handle image signal processing for a plurality of products and models. [Summary of the Invention] In order to achieve this objective, the present invention provides an analog No. 46 processing unit having a signal processing function for correcting distortion included in an input analog signal and converting this analog signal into a digital signal, and a digital signal processing section that inputs the digital signal output from the signal processing section, determines the density of the photoelectric conversion image from this signal, and converts the digital signal into a designated linear density; and a photoelectric conversion reading section. It includes a sensor drive section that generates a drive signal to the sensor, a timer and a sequencer that control each of these sections, and an interface that connects these to an external processing device.This interface connects the analog signal processing section and the digital signal. A register that controls the operation mode or function of a processing section, a sensor drive section, a timer, and a sequencer, and a controller that sets control contents from an external processing device to this register, reads out the control contents, and controls each of the aforementioned sections. It is characterized by the fact that one image signal processing processor can be used in various ways. [Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described in detail. 1st
The figure shows an example of a processor 10 and its peripheral circuit configuration according to the present invention. 1 is an analog signal processing section, 2 is a digital signal processing section, 3 is a line memory, 4 is a sensor controller interface (sensor I/F), 5 is a timer, 6 is a sequencer, 7 is a μCPU interface (μCPU
I/F), 8 is a μCPU. The processor 10 of the present invention is made as a one-chip LSI, and this LSI consists of an analog signal processing section 1, a digital signal processing section 2. Sensor I/F4. Timer 5. It is equipped with a sequencer 6 and a μCPU I/F7. A timing signal for driving a sensor (such as a COD line sensor) is generated at the sensor I/F 4 and an analog image signal synchronized with the timing signal is input to the analog signal processing section 1. The analog signal processing section 1 is almost the same as that described in Japanese Patent Application No. 55-60565. The analog signal processing section 1 converts the image signal coming from the sensor into a positive signal by storing signal distortion characteristics caused by the optical system, such as a lens or a light source. The digitized image signal is input to the digital signal processing section 2. The digital signal processing unit 2 converts the digital signal into an information form necessary for a device such as a facsimile, and sends it to the path line of the μCPU 8 through the μCPU I/F 7 or outputs it as serial information. The functions of the digital signal processing section 2 include linear density conversion (mainly reduction) in the main scanning direction and sub-scanning direction, and the above-mentioned linear density determination. In order to convert the line density in the sub-scanning direction, it is necessary to store information about the previous line or the line before the previous line. Line memory 3 is connected for this purpose. The digital signal processing section 2 can also receive information from the pass line of the μCPU 8 through the μCPU I/F 7 and output it as serial information. This results in
It can play the role of an interface for outputting data to a recording device when receiving a signal from a facsimile, etc. ◎The timer 5 determines the repetition time of sensor drive,
It generates timing signals and the like for cutting out the effective portion of the image signal from the sensor. The sequencer 6 generates timing signals and the like for operating the entire processor. FIG. 2 is an embodiment showing the block diagram of the L8110 shown in FIG. 1 in more detail. Reference numeral 11 corresponds to a sample hold circuit, 12 a peak hold circuit, 13 an A/D/D/A conversion circuit, and a processing section l. 21 is a main scanning line density conversion circuit, 22 is an address counter, 23 is a video bus buffer, 24 is a sub-scanning line density conversion circuit, 25 is a line density determination circuit, 26 is a serial output circuit, and 27 is a latch circuit. These correspond to the digital signal processing section 2. 31 is a RAM that stores distortion characteristic signals. 71 is a controller, 72 is a system bus buffer, 73 is a register, and these are μCP
Configure UI/F71fit. 91 is a control bus of μCPU8, and 92 is a data path. 93 is a system bus which connects the data bus 92 through a system bus buffer.
It is connected to the. 94 is a video bus. FIG. 3 is an operation time chart regarding each block shown in FIG. 2. The operation of the processor 10 shown in FIG. 2 will be explained with reference to FIG. By writing data to the register 73 according to the program of the μCPU 8, the processor 10 can determine the operating mode and start or stop the operation. An example of the operation of this processor 10 will be described below. First, the μCPU 8 inputs a reset signal (RE8BT) to the processor 1o in order to reset (set) registers, counters, and the like. Then the controller 71
Through this, the register 73 is set to determine the operating mode of the processor. Next, the work enable register in the register 73 is rewritten. That is, by raising the processor enable signal (PRCB), the processor IO starts operating in a predetermined mode. At this time, a sensor drive pulse is first generated from the sensor I/F4. The first input image signal usually cannot become overwhelming read data. After driving the sensor multiple times, the peak hold enable signal (PEAKE) in the register 73 is set. This starts the operation of the peak hold circuit 12, and detects the maximum white value of the image signal (the minimum value in the time chart of FIG. 3; the white signal is output on the lower side of the image signal from the sensor). Note that the sample and hold circuit 11 starts operating at the time when the P and RCE signals are output. Next, the white information is read over one line, and the signal distortion number included in this white image information is stored in the RAM 15. A signal distortion storage command signal (WCOM) for this purpose is set by rewriting the register 73. When a COD line sensor is used, the signal distortion often takes the form shown in FIG. 3 due to a decrease in the amount of light around the lens, unevenness in the light source, or variations in the sensitivity of the sensor itself. This signal distortion is generally called a shading waveform. When the W C and OM signals rise, the sample hold circuit 11
In order to detect the initial value of the image signal which is the output of the sensor, the sensor drive is repeated a plurality of times (23 times in this embodiment). The A/D-D/A conversion circuit 13 detects an initial value (minimum value among a plurality of pixels at the beginning of the image signal, 8 pixels in this embodiment; a value that is closer to black). At the time of the next image signal (the 24th time), the KA/D/D/A conversion circuit 13 performs A/D conversion using a follow-up comparison method, and the differential modulation/demodulation circuit 14 modulates it into a differential signal. Then, this difference signal is stored in the AM 15. Note that by using the output voltage of the peak hold circuit 12 as the reference voltage of the A/D-D/A conversion circuit 13, variations in the output amplitude of the image signal from the sensor are corrected. Also, a work enable register for correcting the sensitivity of each pixel of the image signal; each pixel sensitivity correction (AAD
It is created using the l regimen in JN register 3, and is stored in the AM31 via the video bus. The RAM 31 is connected to the outside of the LSI processor 10. After that, when an image signal containing image information is input from the sensor, this image signal is sent to the sample and hold circuit 11.
The waveform is shaped by the peak hold circuit 12, and the peak value is detected by the peak hold circuit 12. This peak value is used as a reference voltage for the A/D-D/A conversion circuit 13. The signal read out from the RAM 15 is demodulated by the differential modulation/demodulation circuit 14 and sent to the A/D
- 1)/A conversion is performed in the D/A conversion circuit 13, and a shading waveform signal is reproduced. The reproduced shading waveform signal is input as a reference voltage to the A/D conversion circuit 16. As a result, a distortion-free digital signal can be output from the A/D conversion circuit 16. Note that when performing sensitivity correction for each pixel of the image signal, AM31 is synchronized with the image signal of the sensor.
', and its output is read out from the A/D/D/A conversion circuit 13.
D/A conversion is performed and distorted reproduction is performed for each pixel. Correction is performed by inputting the distortion for each pixel to the reference voltage of the A/D conversion circuit 16. The sensitivity-corrected digital image signal is input to the digital signal processing section 2, subjected to signal processing in synchronization with the digital image signal, and output to the μCPU 8 via the system bus buffer 72 of the μCPU I/F 7. Alternatively, it is converted into a serial signal by the serial output circuit 26 and output to the outside of the processor 10. In this processor 10, the A/D conversion circuit 16 has an output divided into a multi-value (4-bit binary) mode and a binary mode. The output of halftone information using the dither method described above is included in the binary mode. In the multivalue mode, two 4-bit binary signals for two pixels can be combined into 8 bits and output to the line memory 3. At this time, the corrected information for each pixel of the sensor is
It is also possible to output to the line memory 3. In binary mode, the output is sent to the main scanning line density conversion circuit 2.
1, performs linear density conversion according to the operation specified in the register 73, and stores it in the line memory 3 through the video bus buffer 23. At this time, the address signal of the line memory 3 is synchronized with the binary data of this program 7, and the binary data of the previous line and the line before the previous line read from the line memory 3 is input to the sub-scanning line density conversion circuit 24. . The sub-scanning line density conversion circuit 24 executes a line density conversion operation according to instructions from the register 73. The result is output to the μCPU 8 through the system bus buffer 72. The timer 5 controls the cycle of sensor driving and the extraction of the effective portion of the digital image signal output from the processor 10. The sequencer 6 also generates timing signals and the like necessary to execute the operations described above. The circuit blocks shown in FIG. 2 will be explained in detail below. FIG. 4 is a schematic diagram of the sample and hold circuit 110. FIG. 5 is a time chart of each part of FIG. 4. Table 1 summarizes the register assignments regarding the signals input from the register 73 to each circuit of the sample and hold circuit 11 shown in FIG. 110 is a decoder, TrCl,
TrC2, TrSIe TrS, Tr8. TrC,T
rll. TrI2. TrIO is a MOS transistor. In actual LSI, C-MOS (complementary MO8
), but to simplify the illustration, a single MOS
It is represented by When the gate input is at a high level, the transistor MO8) has a positive logic such that it is in an on state. ANDS 1. ANDS2. ANI) C1, AND
C2 is an AND gate, INI is an inverter, 0F-8 is an operational amplifier, and 01 m "2 + 03 is a capacitor. Image signal 1 (Image Sig, 1) and image signal 2 (Image Sig, 2) are input from the sensor. The signal VBL is a DC voltage indicating the black level and is input from the outside. Image signal output (Image 81g, O) is a sampled and held output signal. Outputs R11l, R112, R113 of the decoder 110,
R114, R115, R116, R1] 7°R118,
The circuit operation of this circuit is determined by the signal of R119. These signals are stored in the 7303-bit register SMD.
It can be obtained by decoding 0.8MDI and SMD2 with the decoder 110. The above input signal R11
1 to 119 are determined as shown in Table 1. The sample and hold circuit 11 operates in six modes. The first mode is Image Sig, which outputs a single-channel image signal from a sensor. 1 and enter it as Figure 5 (
Sample and hold the waveform shown in 1), and keep the level at VBL. Image signal output (Image
Output as Sig, O). In FIG. 5, φ81 is a sampling pulse, φ. □ is a clamp pulse for making the black level of the image signal match the voltage VBL. The second mode operates similarly to the first mode, but with M
OS) Set the transistor TrIO to high Φ impedance and output the sampled and held image signal (
Image 8ig, 0 ) @3rd mode outputs 2 channel sensor output as Image 8ig, 0).
e 8jg, 1.2, and execute sample hold and black level clamp at the timing shown in FIG. 5 (2). φs2 is a sampling pulse, and φc2 is a clamp pulse. At this time, the sample hold signal is output to Image 8ig,O. The fourth mode is similar to the third mode, but the sampled and held image signal (Image81g, O) is not output. The fifth mode is a mode in which the image sampled and held in the external circuit (N%'!-Image signal 1 is input to the operational amplifier 0P-8 from the terminal 1, and the sampling pulse φ8 is applied to the external circuit from the ImageS terminal 2). , apply a clamp pulse φ from the terminal of Image 8igaO to the external circuit. φ8 is φ81 in FIG. 5 (1),
φC is the same signal as φc1 in (1) of the same figure. The sixth mode is a mode in which φB and φC are output in the same way as the fifth mode, and the image signals of Image 81g and 1 are supplied to the inside of the processor 10 as they are as image signals (Image SIg,). . FIG. 6 is an example of a detailed circuit block and lock of the peak hold circuit 12. 120 is a counter, 121 is a decoder, 122 is a bus switch, 123 is a digital comparator, ANPI~3 are AND gates, INP1~3 are inverters, and TrPO. TrPP, TrPI and TrPO~n (in this example, n
= 255) is a MOS) transistor and is written in positive logic. COMPF is an analog comparator, 0P-2 is an operational amplifier, and R-P is a resistor string. FIG. 7 is a time chart for explaining the operation of the peak hold circuit 12 shown in FIG. Sensor start signal φ! The image signal (I
mage8ig. 0) is input. At this time counter 1
20 is reset, decoder l 21
1t, MOS transistor TrPO is selected. Therefore, the output PBAK of the operational amplifier 0P-2 shows v0 volts. (However, input signal API13A from register 73
KF! is low level. ) Next, when the signal PAPW from the timer 5 becomes high level, the counter 12 continues until the output signal of the analog comparator C0MPP is inverted.
0 is driven in UP odd mode. As a result, the peak value (white peak) of the image signal (Image S1g, O) is obtained at the output PBAK of the operational amplifier 0P-2. (However, the output PF of the register 73) AKE is low level) The sensor start signal φTo is down clocked (DOWNCL)
K) and its peak value is lowered by one resistor string. The voltage at each node of the resistor string P is determined as expressed by the following equation. That is, vo to vo are equal comparison numbers. this is. This is to keep the quantization error at a constant rate regardless of the magnitude of the image signal peak value. In this LSI10, ■BL voltage is an external input signal and allows up to a maximum of 3.5V. If VBL is now 3.5■, then V = 3.4 VI VI s a = 1.5
set to V. During this period, if the image signal is divided according to the equation (1), the quantization error of the peak value output PFiAK of the image signal becomes less than i, il. The output signal of counter 120 is applied to system path 93 through bus switch 122. This allows μCP
U8 can read the output signal of counter 120. Also, μCPU8 may be register 73KPEAKO~7
It is also possible to set the peak value output PEAK to a constant value by writing the signal and loading this value into the counter 120. The values of PDM2 to 7 written in the register 73 and the values of Q2 to Q7 of the counter 120 are transferred to the digital comparator 1.
23, and when the output of the counter 123 becomes smaller than the value of PDM2 to PDM7, the incrementing of the counter 123 can be stopped. That is, it is possible to prevent the peak value output PBAK from falling below the values of PDM2 to PDM7. This is the peak value output PEAK when reading a black original.
This is necessary to prevent black information from following up to the black level and to detect black information as black. When the output PBAKE of register 73 is set to high level,
The operation of the counter 120 stops and the peak value output PEAK
holds a constant value. Also, when APEAKB is set to high level, the selected voltage of resistor string R-P becomes PE
The output FLBXG of the digital comparator 123 that is output to the AKO is input to the register 73 and can inform the μCPU 8 whether the peak value of the image signal is lower or higher than the value set in PDMs 2 to 7. Using this function, the μCPU 8 can determine whether the brightness of the light source has decreased or the like. FIG. 8 is an example of a detailed circuit block of the A/D@D/A conversion circuit 13. 130 is a counter, 131 is an addition circuit, 132°133
is a decoder, 134 is an initial value register, 135 is a pass switch, RA is a resistor string, TrA (1 to n',
TrAH, TrAS, TrAA are MOS) transistors,
COMPA is a comparator. OF3-4 are operational amplifiers. FIG. 9 is a time chart for explaining the operation of the A/D-D/A conversion circuit 13 shown in FIG. 8. As explained in FIG. 3, this is when the shading waveform write command WCOM is issued. At that time, first input a signal from timer 5 to 8M8. The rising edge of the image signal for 8 pixels from 8M8K is detected as an initial value. This operation can be performed by providing gate signals for eight pixels (generated by the sequencer 6) to the counter 130 and performing an operation similar to the peak hold shown in FIG. The output of the counter 130 at this time is latched into the initial value register 134. The initial value register 134 contains the system path 93.
Through this, the μCPU 8 can also write and read data. Once the initial value is determined, that value is output to the decoder 132. MOS) Any one of the transistors TrAO to Trn' is selected and turned on, and its output voltage and image signal Image 8ig, 0 are connected to the comparator COM.
Compare with PA. The counter 130 repeatedly increments or decrements in response to the output of the comparator COMPA, and shading waveforms are output from the operational amplifiers 0P-3 and 0P-4. That is, A/D with
The conversion operation is a so-called follow-up comparison type A/D conversion method. The output of the comparator COMPA is input to the differential modulation/demodulation circuit 14. Next, when the image signal Insags 8ig, O is input, the A/D @D/A conversion circuit 13 is synchronized with this.
performs D/A conversion operation. When the demodulated signal demodulated from the differential modulation/demodulation circuit 14 is input to the counter 130, it performs the same operation as that controlled by the output of the combiner icOMPA during writing. As a result, the Habo shading waveform was determined by the output of operational amplifiers 0F-3 and 0F-4 (No. 1 DAO,
It can be played back as 0P4-0. The voltage at each node of the resistor string 'R-person vo~V,'
(d=127)tt, resistance X) phosphorus/n-P
-"Q'le is expressed in the same way as Equation (1), and is an equicomparison number. In addition, both ends of the resistor string R-A are designed so that Be 6 = 4. That is, the shading waveform can be corrected by following the peak value up to 6o-. According to the signals ADMODBO and IK from the register 73,
The output of the decoder 133 is determined, and as a result, this A/D
-D/A conversion circuit 13 operates in three modes shown in Table 2. Table 2 In the first and third modes, the transistor TrAA of FIG.
is in the on state. As a result, the reproduced shading waveform is output to the output 0P4-0 of the operational amplifier 0F-4. In the second mode, transistor T r AS is turned on. In the fourth mode, the transistor T r A H is turned on, and the input signals from the input terminals 5LICB and )ITONE are input to the operational amplifier OP4, and the impedance-converted signal is output to the 0F4-0. Output O
The P 4-00 signal is input to the A/D conversion circuit 16. In the first and third modes, the A/D/D/A conversion circuit 13 operates in exactly the same manner, but the A/D conversion circuit 16 becomes different modes. FIG. 1θ is an example of a circuit block of the differential modulation/demodulation circuit 14 and the RAM 15. 141 is a differential modulation circuit, 142 is a differential demodulation circuit, 143
is a bus switch. When storing the shading waveform as shown in the timing chart in FIG.
to be memorized. The differential modulation circuit 141 is configured using an up/down counter. At times other than when storing the shading waveform, data from the RAM 15 is received by the differential demodulation circuit 142, and a demodulated signal that approximately approximates the difference value with a straight line is generated. The contents of the RAM 15 can be notified to the μCPU 8 through the bus switch 143, system bus 93, and bus buffer 72. It is also possible to write shading data from the μCPU 8 to the RAM 15. FIG. 11 is an example of a detailed circuit block of the A/D conversion circuit 16. 161 is a decoder, 162 is a binary encoder, 16
3 is a 4-8 bit conversion decoder, 164 is a selector, 1
65 is a RAM for dither patterns. 166 is a decoder, 167 is an r correction MO8) transistor group, 168 is a changeover switch, O20 is an operational amplifier, C
OMPAD, ~, is a comparator (Hw in this LSI)
l 5 ), R-ADZ, 2 is a resistor string. T r A D 6~. is an M08 transistor. The A/D conversion circuit 16 and the comparator COMPAD are connected in parallel. -3 allows flash type A/D
Perform the conversion. First, the range for A/D conversion is determined as follows. A/D @D/A conversion circuit 13 operational amplifier OP4 output 0P40 and external DC voltage vo A
1. ("AN VDAL=VIIL) is divided by the resistor string R-ADZ. The divided voltage value is obtained by decoding the signal DALO~3 from the register 73 by the decoder 166,
It is obtained by selecting one of A D6~ゎ, and becomes an output whose impedance is converted by the operational amplifier OP5. This LSI 10 signals DALO~3 is 4 pins) +7)
It is a binary signal. From the above, the resistor string R-AD
The reference voltage of 2 is the output 0P4 of the operational amplifier OP4.
0 and the output OP2O of the operational amplifier OP5. Also, operational amplifier OP4. OP5 output 0P40.0P
50 voltages are divided linearly and the comparator COMPA
In order to obtain better image quality, this L8110 can perform eight types of r correction (including linear) instead of inputting to D0 to D3. The r correction value is the output γ of the register 73.
The selection can be made by decoding C0NT0-2 with the decoder 161 and controlling the r correction MO8)2 register group 167. Comparators COMPAD0~. The output of -1 is converted into a 4-bit binary signal by a binary encoder 162, and further converted by a 4-8 bit conversion circuit 163 into an 8-bit signal in the form of two 4-pits arranged side by side. This 8-bit signal is connected to video bus 94. In addition, the selector 164 selects the output 5LICEO~3 from the register 73 and the output of the dither pattern 几AM165.
The selector switch 168 is used to select the output A of the register 73.
l) Controlled by a combination of MODEO and 1. This control corresponds to the modes shown in Table 2, with modes 1 and 2 outputting binary data and modes 3 and 4 outputting dither signals. When outputting binary data, 4-bit 8LICF! The selector 164 is driven by the signal, and the comparator COMPADQ
One of the outputs of x is binary data/PDATA. In the case of dithered output, binary data PDATA is sliced at a slice level corresponding to the contents of the RAM 165 written from the μCPU 8 through the system bus 93.
can be output. The RAM 165 stores 4 pits of information (64 bits in total) in a 4×4 matrix. Depending on the information input to the AM 165, the image signal can be read with an arbitrary dither pattern. FIG. 12 is an example of a detailed circuit block of the main scanning line density conversion circuit 21. The linear density conversion command pulse generation circuit includes an ml (m-1-1) command generation circuit 211 and an (m-1)/m command generation circuit 212. 213 is a selector, 214 is a linear density calculation circuit, 214A, 214B, 214C are shift registers, 215 is a selector, 216° and 217 are counters, 2
18 is a selector, and 219 is a serial-parallel conversion circuit. ANDE is an AND gate. From the register 73, the value of m is a 3-bit binary signal m.
It is given to the ml(m+1) command generation circuit 211 and the (m-1)/m command generation circuit 212 as O, ml, m2. Binary data PD generated in the A/D conversion circuit 16
The ml(m+1) command generation circuit 211 generates a pulse once every (m+1) times of the clock CCK synchronized with the ATA. Similarly K (m -1) / m command generation circuit 2
12, the clock signal CCK f) generates one pulse every m times. Now, if we repeat the pulse once every (m+1) times N1 times, and repeat the pulse m times < i times N2 times, then (m + 1
) N 1 + m N 2 times 0 Tsukuba hxccK
During this period, (N, +N 2 ) pulses are generated. If the binary data PDATA at the time of generation of this pulse is reduced, linear density conversion (reduction) expressed by the following equation will be performed. N □ ten N2 P, = ″” (m+1) Nl ten mN2 Next K (m + x) N, + mNt times 07 Kupal XCCK
2 synchronized with (N1+Nz) pulses occurring during
If only the value data PDATA is valid data, the reduction rate P is expressed as follows. Conversely, expansion is possible by increasing the binary data PDATA during the generation period of (N, +N2) pulses generated between *(m+1)N, +mN, clock pulses CCK. This expansion rate Q is expressed by the following formula. The value of N1+N is stored in the register 730k. ~k. This is given as a 04-bit binary signal, and this is sent to the counter
7 load signal. Also, the signal 1° of register 73
U, for example, N engineering is a high level. N2 is input to the selector 218 as a low level. For example, N1=4. If N2 = 5, k0~ will have “9” to the crow.
"Iff is given as a binary signal. And for 10 to 8, i
o=O, j 1=l, I, e=Q, l,=l
,ノ,=O91 B=1. l @=O, l 7=1.1
g=O (assuming that the selector 213 generates M pulses of 4: m/(m-z) at /' level and 0: low level (m + 1)/m). As a result, signals 10 to j8 are repeatedly applied to the selector 213, and output signals of m/(m+1) and (m+1)7m are sequentially obtained as TMSK signals. It is possible to reduce or expand the range using equations (2), (3), and (4). Po and P are distinguished by the LDCM signal of register 73. The relationship between Pl and P is simply that the signals in TM8 have opposite polarities. The reduction calculation circuit 214 and registers 214A to 214C execute reduction processing in response to the signal TM8. Using the 2-bit signal LDL given by the register 73, the binary data P is processed while performing the operations shown in Table 3.
Reduce DATA and perform reduction (linear density conversion) processing. Four 2-bit signals LDL, A to D, can be set, and calculations can be sequentially switched. Table 3 Reduced data is sent to serial-parallel converter circuit 219
The signal is converted into an 8-bit signal and output to the video bus 94. The expansion rate Q□tQ1 expressed by equation (3) can be achieved by applying a signal to TM8 to the serial output circuit 26. However, the binary data PDATA cannot be enlarged and output. Expansion will be discussed later. FIG. 13 shows an example of circuit blocks around the sub-scanning line density conversion circuit 24 and the video bus 94. 240 is a sub-scanning line density calculation circuit, 241A-C are 8-bit latch circuits, and these are the sub-scanning line density conversion circuit 2.
4. 94A is a video read bus, 94B is a video write bus, 941°944.945 is a selector,
942.94:11 is a latch circuit, and 946 is a bus switch. The circuit of FIG. 13 operates in four modes as shown in Table 4 depending on the 2-bit signal of VMODEOl of register 73. In the first mode, the selectors 944, 941 and the latch circuit 942 collect the multi-value information of the A/D conversion circuit 16, 4-8
The output of the conversion circuit 163 is output to the video read bus 94A. The above multivalued information is written into the memory 3 based on the address signal from the address counter 22. In the second mode, binary data from the main scanning line density conversion circuit 21 is output to the video read bus 94A through the selector 944, latch circuit 942, and selector 941,
At the same time, the current line data is input to the latch circuit 241C.

【ラ
ッチされる。ビデオリードバス９４Ａの出力信号はライ
ンメモリ３に記憶される。そして前ライン及び前々ライ
ンのデータをラインメモリ３から読み出し、それぞれラ
ッチ回路２４１Ｂと２４１Ａにラッチする。演算回路２
４０では８側素の２値データを同時に演算する。演算回
路２４０はレジスタ７３の５５Ｍ０ＤＥｏと１によって
表５に示す３つの演算を実行し、その結果をラッチ回路
９４３に出力する。 ラッチ回路９４３のデータはラインメモリ３の前々ライ
ンに記憶される。ラッチ回路２４１Ａにラッチされた前
々ラインのデータはすでに演算回路２４０で演算された
結果で、これはセレクタ９４５、バススイッチ９４ｒｙ
を通してシステムバス９３に出力される。モしてμＣＰ
Ｕ８のデータバス９２′に読み出すことができる。この
第２のモードでは、センサの各画素ごとの感度を補正す
ることはできない。 表　４ 表　５ 第３のモードは、センナの各画素ごとの歪感度を補正し
、かつ主走査線密度変換回路２１を通して、主走査方向
のみ縮少したデータなμＣＰＵ８のデータバス９２に出
力する。主走査線密度変換回路２１からの２値データを
セレクタ９４４、ラッチ回路９４２を通して、セレクタ
９４５に入力する。上記２値データをセレクタ９４５で
選び。 バススイッチ９４６でシステムバス９３に出力ｆる。そ
してμＣＰＵ８のデータバス９２に出力する。 第４のモードは主走査線密度変換回路２１で縮少されな
い２値データをセレクタ９４４、ラッチ回路９４２．セ
レクタ９４１ｖ通して、ビデオリードパス９４Ａ及びラ
ッチ回路２４１Ｃに与える・そして副走査線密度演算さ
れたデータをセレクタ９４５、バススイッチ９４６、パ
スバッファ７２を通して、データバス９２に出力する。 この時、センサの各画素ごとの感度補正は可能である。 以上、第３と第４のモードは本Ｌ８１１０への入力クロ
ック信号ＣＬＫに対し１／４の周波数でセンサを駆動す
る場合にのみ動作可能である。後述するがセンサ駆動に
は上記クロック信号ＣＬＫの１／２と】／４の２通りが
ある。 アドレスカウンタ２２はラインメモリ３とＲＡＭ３１の
アドレス信号を発生する。 第１４図はシリアル出力回路２６の詳細な回路ブロック
の一例である。 ２６１は８ビツトのパラレルインシリアルアウトのシフ
トレジスタ、２６２はカウンタ、２６３゜２６４はセレ
クタである。 まずシリアル出力のモードとしては、センサにて読み取
ったデータを、センサ駆動周波数に同期した２値データ
を８ＤＡＴＡとして出力するモードと、μＣＰＵ８のデ
ータバス９２かものデータ（通常、ファクシミリの場合
は受信信号）ｔｉｅ出力するモードとがある。 上記のモードを区別するのは、レジスタ７３の出力Ｒ／
Ｔの信号である。前者のモードでは２値データＰＤＡＴ
Ａ及びクロック信号ＴＣＬＫが主走査線密度変換回路２
１から入力され、セレクタ２６４及び２６３を通って、
それぞれデータ８ＤＡＴＡ及びクロック信号８ＣＬＫに
なる。この時のデータ８ＤＡＴＡは主走査線密度変換回
路２１にて縮少されたデータを出力することができるが
。 拡大は不可能である。 後者のモードでは、システムバス９３からシフトレジス
タ２６１に書き込まれたデータが、外部からの入力クロ
ック信号ＲＣＬＫＩに同期したクロック信号８ＣＬＫと
共にデータ出力８ＤＡＴＡとなる。セレクタ２６３はク
ロック信号ＲＣＬＫＩを選びカウンタ２６２に出力する
。カウンタ２６２は主走査線密度変換回路２１かものＴ
Ｍ８に信号を受けると動作を停止し、かつシフトレジス
タ２６１へのクロックパルス８ＦＣＬＫも停止ｆる。 この時クロック信号８ＣＬＫの出力は停止しない。 こうすることによって、同一のデータを複数回８ＤＡＴ
Ａ信号として出力することができる。これが拡大データ
である。カウンタ２６２がインクリメントされ、８カウ
ントされると、８ビツトのシフトレジメタ２６１の内容
は全て５ＤＡＴＡ信号として出力されたことになる。そ
こで、μＣＰＵ８に対するデータ要求信号ＤＲＦｉＱを
立てる。 ＤＡＣＫ信号を受けると８ビツトのデータがデータバス
９２からバスバッファ７２を通してシフトレジスタ２６
１にとり込まれ、同時にカウンタ２６２がリセットされ
る。外部からのクロックＲＣＬＫＩによって上記動作を
くり返す。この動作はいわゆるＤＭＡＣ（ダイレクトメ
モリアクセスコントローラ）による。 第１５図は線密度判定回路２５０回路回路ブロック例で
ある。 ２５１Ｂ、２５１Ｃはパラレルインシリアルアウトのシ
フトレジスタ、２５２は変化点検出回路、２５３はダウ
ンパルス発生回路、２５４はカウンタ、２５６は判定数
発生回路、２５７はディジタルコンパレータである。 副走査線密度変換回路２４のラッチ回路２４１Ｂと２４
ＩＣからの８ビツトのパラレルデータはシフトレジスタ
２５１Ｂと２５ＩＣによってシリアルデータに変換され
る。シフトレジスタ２５１Ｃの内容は現ラインデータ、
シフトレジスタ２５１Ｂの内容は前ラインのデータであ
る。この２つのデータ間に存在する白から黒、黒から白
への変化点が検出回路２５２で検出され、その数がカウ
ンタ２５４にて計数される。以上は副走査方向に対する
変化点を検出するもので、レジスタ７３の出力ＶＲＯを
１１１１とした場合はシフトレジスタ２５１Ｃノ前ｋ　
９４　ｙ　チー　ｐ、ＶＲｘ＆”ｘ”にｃ？ＪＪ％合は
シフトレジスタ２５１Ｂの前ラインのデータに白から黒
、あるいは黒から白への変化点が検出されてカウンタ２
５４に出力される。 ＷＮ’入力される。これは、細かい文字等による変化点
の数と大きな文字による変化点の数を区別するためのも
のである。ｌライン全体にわたりダウンクロック信号Ｄ
ＯＷＮがカウンタ２５４に入力した場合、大きな文字が
紙面いっばいに書かれている時の変化点数と小さな文字
が紙面の一部に書かれている時との区別がつかなくなる
。線密度判の 定としては、前ｆ天きな文字は粗い線密楊さな文字は密
な線密度にすることが望ましく・。 レジスタ７３からの信号ＬＢＡＫ０，１．２によってダ
ウンクロック信号］）　ＯＷ　Ｎ　）’！、表６のよう
に発生する。 またレジスタ７３からの信号Ｌ　Ｄ　Ｔ　Ｈｏ〜３によ
って、判定数発生回路２５６から表７のようなバイナリ
信号が発生する。この出力信号とカウンタ２５４の出力
とがコンノ（レータ２５７で比較され、カウンタ２５４
の出力が大きくなった時、信号ＬＤＤ８としてレジスタ
７３に入力される。 μＣＰＵ８はこの信号を読み取ることによって送信すべ
き線密度を決定する。 表　６ 表　７ 第１６図はセンサＩ／Ｆ４の回路ブロックの一例である
。４１．４４はクロック信号ＣＬＫの周期をｌ／２にす
るデバイダ、４２はセレクタ、４３はセンサタイミング
発生回路である。 プロセッサ１０の外部からの入力クロック信号ＣＬＫを
デバイダ４１．４４で１／２に分周する。 レジスタ７３からの信号８ＤＲＶにより、セレクタ４２
はＣＬＫ／２かＣＬＫ／４かどちらかの信号を選択して
、センサタイミング発生回路４３に入力する。この入力
信号ＣＣＫはイメージ信号の周波数に同期する。８ＤＲ
Ｖ信号によって、センサ駆動周波数を高速モードと低速
モードに分ける、高速モードは低速モードの２倍のスピ
ードでセンサを駆動する。 センサタイミング発生回路４３は、センサ用のセンサス
タート信号φア。、クロック信号φ□、センサリセット
信号φ８あるいは本プロセッサ１０内のサンプルホール
ド回路１１に必要なサンプリングパルスφ８．クランプ
パルスφ。を発生する。センサスタート信号φＴＯは外
部トリガ信号ＴＲＩＧと、タイマ５の出力信号８Ｍ５Ｋ
とのどちらか長いパルスに同期して発生する。 １１１１７図はタイマ５の詳細な回路ブロックである。 ５１はカウンタ、５２〜５６．６０はディジタルコンパ
レータ、５７〜５９はセットリセット付フリップフロッ
プである。カウンタ５１は１３ビツトあり、センサＩ／
Ｆ４から出力されるセンサ画素周波数に同期したクロッ
ク信号ＣＣＫをカウントする。このカウンタ５１はセン
サスタート信号φ、０から８に画素までカウントするこ
とができる。 第１８図は第１７図に示すタイマ５の動作を説明するた
めのタイムチャートである。センサスタート信号φ、。 が入力した後のクロック信号ＣＣＫによってカウンタ５
１が動作し、通常以下のような信号を発生する。 まず、センサのダミービット数を意味するレジスタ７３
からの設定値ＤＭＢＯ〜５にカウンタ５１の出力力等し
くなった時、コンパレータ５２からパルスが発生し、フ
リップフロップ５７がセットされる。これが８Ｍ８に信
号の始まりである。 そして、カウンタ５１の出力がレジスタ７３かもの設定
値ＴＩＭＥ７〜１２に等しくなった時、フリップフロッ
プ５７がリセットされて８Ｍ５Ｋ信号は終了する。８Ｍ
８に信号なセンサＩ／Ｆ４に入力して次のセンサスター
ト信号φＴＧ　を発生する。但し、外部トリガ信号ＴＲ
ＩＧはロウレベルとする。 同様にレジスタ７３の設定値ＶＭＳＴＯ〜１１に応じて
ＶＭ８に信号が発生する。ところで、とのＶＭＳＫ信号
を終了させる信号ＴＣは以下のようにして得る。ビデオ
アドレスカウンタ２２の出力とレジスタ７３の設定値Ｖ
ＭＦＩＮＤ２〜ｌｌ’にコンパレータ６０で比較し両者
が等しくなった時にＴＣ信号を発生し、この信号によっ
てフリップフロップ５８１にリセットする。 全く同様に、設定値ＰＡＰＷＬ５〜１２とＰＡＰＷＲ５
〜１２の値に応じて、フリップフロップ５９が駆動され
信号ＰＡＰＷを発生する。 ＰＡＰＷ信号はすでに説明したがピークホールド回路１
２に入力され、ハイレベルの期間のみピークホールド動
作が行われる。 ＶＭＳＫ信号はイメージ信号の有効部分を表わシ、ハイ
レベルの期間の信号のみがシステムバス９３に出力され
る。 ８Ｍ８に信号の立上りはＡ／Ｄ・Ｄ／Ａ変換回路１３に
入力して、初期値を設定するのに用いる。 終了はセンサＩ／Ｆ４に入力して、ＴＲＩＧ信号と比べ
長い方に同期してセンサスタート信号φＴＧを発生する
。 シーケンサ６では各回路ブロックへのタイミング信号を
発生する。シーケンサ６はカウンタ、シフトレジスタ及
びゲート回路等で構成される。 μＣＰＵＩ／Ｆ７のうちコントローラ７１はμＣＰＵ８
のコントロールパス９１から信号を受け、レジスタ７３
へのデータの書き込み、読み出しを行ったり、μＣＰＵ
　８へのインクラブド信号を発生したりすることは一般
的なμＣＰＵ８のインターフェイスと同様である。また
、１フアクシミリなどでは、センサの駆動周期と、実際
に必要なデータとが同期しない場合が多い。例えば紙送
りのためのパルスモータ等への駆動同期とセンサ駆動周
期とが一致しない。そのため、本プロセッサ１０の外部
からデータ要求信号８ＣＡＮを入力すると、次のセンサ
スタート信号に続くイメージ信号なディジタル化し、情
報としてデータバス９２に出力するようなコントロール
回路がコントローラ７１に含まれる。 以上説明してきたよ５なレジスタ７３の内容なまとめた
ものが表８である。 コントローラ７１にはレジスタ７３を選ぶための５ビツ
トのアドレスカウンタがあり、その設定値によって、レ
ジスタ７３に内容を書き込んだり、読み出したりする、 Ｃ８はチップセレクト信号でロウレベルの時、ウレベル
でマドレスレジスタ、ハイレベルでコマンドレジスタを
選択する。 Ｃ８，Ｒ８がロウレベルのときアドレスレジスタが選択
される。この時、コントローラ７１に書き込み指令信号
（、Ｒ／Ｗ）のロウレベルが入力すると、データバス９
２のアドレスデータがアドレスレジスタＡ几Ｏ〜４に書
き込まれる。次に′ｋＬＳをハイレベルにすれば、ＡＲ
Ｏ〜４に書き込まれたアドレスにあるコマンドレジスタ
が選ばれる。 書き込み／読み出し指令信号（Ｒ／Ｗ）によって、上記
コマンドレジスタへの内容の、書き込み／読み出しが可
能になる。 本プロセッサではジェネラルリセット信号（ＲｇｓＥ’
ｒ）を入力した後、書き込み指令信号と書き込みデータ
を同期して入力すれば、コマンドレジスタのアドレスは
Ｉｏｌから１ｌｌＤ″までが順次切りかわり、全てのコ
マンドレジスタにデータを書き込むことができる。 コマンドレジスタの内容について以下に説明する。 ｌｌＯｌｌ番地はモード選択レジスタである。ＡＤＭＯ
，ＡＤＭＩは表２で説明したＡＤＭＯＤＥｏ。 １に相当し、８８Ｍ０．１は表５の８８Ｍ０ＤＩｉｉＯ
，ＩＫ相当、シ、ＶＭＯ，ＩＧ’！表４のＶＤＭＯＤＥ
ｏ、１に相当する。ＬＭＬ］１３８８には、ラインメモ
リ３が接続されてないシステム（ＲＡＭ３１も付けられ
ない）の場合に１ｌＩｌを入力する。この場合、２値化
（ディザ信号も可）された画情報をシステムバス９３．
システムバスバッファ７２からシステムバス９２へ出力
し、またはシリアル出力回路２６からシリアルデータと
して出力する。 この時、主走査方向のデータの縮少が可能である。 Ｒ／Ｔは本プロセッサが読み取りモード（Ｔ）で動作す
るのか受信モード（Ｒ）で動作するのかの指令信号で第
１４［ｇ””；リアル出力回路２６などで使われる。 １ｌＩｌ番地にはワークイネーブルレジスタが格納され
ている。ＭＡＧＥは拡大許可信号で１１１１１で拡大を
実行する。ＲＥＤＥは縮少許可信号で、１１ｍで縮少を
実行する。ＩＮＴＥはμＣＰＵ８へのインタラブド信号
の許可信号で、＠Ｏ１１の時はインタラブド信号な発生
しない。ＤＭＡＥはＤＭＡモードでのデータリクエスト
信号（Ｄ：ａＥＱ）の許可信号である。 ＰＲＣＥは本プロセッサの動作許可信号でＩ１１″にな
ると本プロセッサが動作を開始する。 の ＷＣＯＭｔ’！、ＲＡＭ１５ベクエーデイング波形の書
き込み指令信号で、′ｌｌ″にすると一度だけ書き込み
動作を実行する。 ＶＢ８　Ｔは本文の中で特に説明をしなかったが、次の
ような内容である。本プロセッサではラインメモリ３に
記憶された１ライン分の情報をバーストモードで外部に
転送することが可能である。 これは量高速でデータを転送する場合に用いられ。 ＶＢＳＴを立てると本そ−ドでの動作を実行する。 ＡＡＤＪはセンナ各画素の感度補正の実行を許可するレ
ジスタである。 １１２１′〜−７一番地は第１７図、第１８図で説明し
たタイマに関する設定値である。 ｌ　８　＊、ｌ　９　”ｌ地’）ＶＲＯ＊　１．ＬＢＡ
Ｋｏ。 １、　２、ＬＤＴＨ１〜４は第１５図９表６．表７で説
明した線密度判定に関するものである。また８ＭＤＯ〜
２は表１で説明したセンサＩ／Ｆ４に係り、８ＤＲＶは
センサ駆動周波数の設定用で第１６図で説明したもので
ある。 ”　Ａ　”番地はピークホールド回路１２に関するもの
で第６図で説明したものである。 ＊ＢＩ、ＩＣ＠番１（７）ＤＡＬＯ〜３，５ＬＩＣ１０
〜３．ｊｃＯＮＴはＡ／Ｄ変換回路１６に関係し、ｇｔ
ｔ図で説明したものである。 ＡＬＬＲｏ、１はセンサ各画素ごとの感度補正用のレジ
スタで後で説明する。 Ｗ　Ｄ　１．Ｉ　Ｂ　１．Ｉ　Ｆ　Ｉ番地は線密度変換
に関するもので第１２図で説明したものである。 １１０１〜１１７１番地はディザパターン用のＲＡＭ　
１６５で、任意のパターンを書き込むことができる。 １１　Ｂ　１番地のＬＤＬＡ〜Ｄは第１２図のセレクタ
２１５への入力信号を設定するもので演算動作を決定す
る。 ”１９”、”ＩＡ”番地はＶＭＳＫ信号の終了を示すＴ
Ｃ信号な作るためのレジスタで第１７図に説明したもの
である。 １Ｂ番地はピーク値を読んだり設定したりするためのレ
ジスタで、第６図で説明したものである。 １１０１番地はシエデイング波形の初期値に関するもの
で第８図に説明したものである。 １１　］）　Ｉｔ番地はシェーディング波形記憶用ＲＡ
Ｍ１５の内容をり−ド／ライトするもので、約１．５に
ビットのＲＡＭｌ５の内容を見ることができる。 次にセンサ各画素ごとの感度補正の動作について説明す
る。 表８のワークイネーブルレジスタのＡＡＤＪを立てて動
作を開始した場合、第３図のタイミングチャートにある
ＲＡＭ１５へのシェーディング波形の書き込み動作まで
は全く変化がない。次のイメージ信号の入力と同期して
感度補正を実行する。 ｇｌＥ１９図に感度補正時の波形の一例を示す。イメー
ジ信号のピーク値ＰＥＡＫに対し、第８図のＡ／Ｄ　−
Ｄ　／Ａ変換回路１３にあるオペアンプＯＰ４の出力Ｏ
Ｐ　４−０は、イメージ信号のエンベロープになる。第
１９図に示すような感度ばらつきには追従できない。 ０Ｐ４−０信号がｍｌ１図に示すＡ／Ｄ変換回路１６に
入力されると、レジスタ７３からの信号ＤＡＬＯ〜３に
よってオペアンプＯＰ５の出力０Ｐ５−０は第１９図の
ような波形になる。出力信号０Ｐ４−０とＯＦ　５−０
をγ補正用スイッチ１６７により０Ｐ４−０側の電圧ス
テップが大きくなるよ５にしてコンパレータＣＯＭＰＡ
Ｄ０〜１（本ＬＳＩではｎ　＝　１５）の比較電圧にす
る。出力信号０Ｐ４−０と０Ｐ５−０の間の電圧をｎ等
分するのではなく等比級数に近くなるよう公印ｊする。 出力信号０Ｐ４−０と０Ｐ５−０の範囲にあるイメージ
信号の感度ばらつきがディジタル信号に変換され、バイ
ナリエンコーダ１６２．４−８デコーダ１６３で信号変
換されビデオノくス９４カ）らＲＡＭ３１に記憶される
。 次にＲＡＭ３１かも読み出されたデータ１１、ビデオバ
ス９４を通ってラッチ回路２７に入り、ラッチ回路２７
から第８図のＡ／Ｄ−Ｄ／Ａ変換回路１３にある加算回
路１３１に入力される。この時、几ＡＭ３１からの信号
はバイナリ信号である。 カウンタ１３０の出力からは第１９図の出力信号０Ｐ４
−０に相当するデジタル信号が得られ、これに感度ばら
つきに関するラッチ回路２７からのデジタル信号火加算
回路１３１で加える。こうすることによって出力信号０
Ｐ４−０には第１９図の感度ばらつきを有するイメージ
信号が再生される。この信号をもとにＡ／Ｄ変換回路１
６でイメージ信号をディジタル信号に変換すれば、感度
ばらつきを補正したディジタル信号を得ることカーでき
る。 コンパレータの″Ｃ′１番地にあるＡＬＬＲＯ，１によ
る動作は以下のようである。 第１１図にあるＤＡＬｏ〜３を設定することにより、第
１９図の０Ｐ５−０の出力値を選ぶことができる。即ち
、感度補正可能な範囲を変えることができる。この範囲
を変えるときは、第８図での の加算回路１３１べ入力の値も変えなければ、元のイメ
ージ信号を再生することができない。本プロセッサｌＯ
では、加算回路１３２のラッチ回路２７からの桁を変え
ることによって、上記範囲を３つの状態に変えることが
できる。最も小さな範囲を”ｌＩｌとすると、′２″　
１１４１１倍の範囲を選択できる。 第１９図のＰＥＡＫ値なイメージ信号のピーク値より大
きくする（外部回路により、入力ＰＦ３ＡＫＩに入力す
る。）ことにより、第１９図のエンベロープＯＦ　４−
０より上部にとび出した感度に対する補正も可能である
。 以上のようなプロセッサ（ＬＳＩ）１０によれば、プロ
セッサ内部のレジスタの値な変化させることにより、下
記の様な画像伝送および画像読み取り火容易に実行でき
るという効果がある。 （リ　送信原稿サイズと受信記録サイズが異なる場合の
画像伝送。 （２）送信原稿読み取りピッチ（線密度）と受信記録ピ
ッチが異なる場合の画像伝送。 （３）センサ位置に対して、原稿の送信開始位置が異な
る場合の画像読み取り。 （４）光電変換を行うためのコントロール信号やクロッ
ク波形が異なるセンサを用いる場合の画像読み取り。 （５）　光電変換後のイメージ信号の大きさ、出力フォ
ーマットが異なるセンサを用いる場合の画像読み取り。 （６）１ピット単位での歪補正が必要な場合の画像読み
取り。 このように、従来のファクシミリでは、単一機能もしく
は数種の機能のモード選択で対処してきた複雑な操作を
、プロセッサ内部のレジスタ変更のみで自由に実現可能
となるという効果がある。 また、このプロセッサは、前述のファクシミリ用読み取
り操作のみならず、光学的読み取り機能を有する種々の
装置に適用可能である。以下簡単に本プロセッサを適用
した場合の効果について述べる。 （１）　インテリジェント・コピー機 本プロセッサの線密度変換回路を用いて、任意倍率の拡
大縮少ハードウェアを容易に実現できる・また１本プロ
セッサにより処理されたデータを、マイクロプロセッサ
で管理できるため、図面中に定められた記号やわくを書
いておくことにより。 高度な編集操作を行う装Ｒｋソフトウェアのみの変更で
実現できるというメリットがある。 （２）ＯＣＲ 従来、ＯＣＲは高速なプロセッサを多数個用い認識率の
向上な計っていた。また、ＯＣＲはファクシミリと異な
り、読めなかった文字に対しては２値化レベルを変化さ
せ再試行を行な５機能も有している。これらの高級な読
み取り操作に対しても、本プロセッサを用いることによ
り、２値化レベルの変更はもとより、自動的に線密度の
判定を行い、読みたい部分のみを詳しく読むという操作
も容易に実現できる。 （３）　ハンド−スキャナ 本プロセッサはＬＳＩ化を指向しており、ノ１ンド・ス
キャナのような小型化、軽量化、低消費電力化、低価格
化が望まれる装置に対しては充分にそのニーズに対応で
きるものである。 以上のように、本発明のプロセッサはファクシミ＋３以
外の広汎な応用が可能である。 〔発明の効果〕 本発明によれば、駆動波形や出力波形の異なる種々の光
センサ等の光電変換デバイスによって読み取られたアナ
ログの画像信号を、歪やノイズを除去し、ディジタル変
換し、信号処理を行うプロセッサを実現できるので、機
能やセンサが変更されても内部のレジスタの値を変化さ
せるのみで対応でき、ハードウェアの共通化を計ること
ができ、Ｌ’ｌｊ３ｇＭ）ＬＭｆｆｋ６）−に−ｆｈＨ
イＩ＆’Ｔａｔｌｓｌｆヒｆｉｒｅμｍ小型化等の特徴
を充分発揮することができろとい５効来がある。[Latched. The output signal of video read bus 94A is stored in line memory 3. Then, the data of the previous line and the line before the previous line are read from the line memory 3 and latched into the latch circuits 241B and 241A, respectively. Arithmetic circuit 2
40, the binary data of the 8 side elements are calculated simultaneously. The arithmetic circuit 240 executes the three arithmetic operations shown in Table 5 using 55M0DEo and 1 of the register 73, and outputs the results to the latch circuit 943. The data of the latch circuit 943 is stored in the previous line of the line memory 3. The data of the previous line latched by the latch circuit 241A is the result of calculation by the calculation circuit 240, and this is the result of the calculation by the selector 945 and the bus switch 94ry.
The signal is output to the system bus 93 through. μCP
It can be read out to the data bus 92' of U8. In this second mode, it is not possible to correct the sensitivity of each pixel of the sensor. Table 4 Table 5 In the third mode, the distortion sensitivity of each pixel of the senna is corrected, and the data is output to the data bus 92 of the μCPU 8 as data reduced only in the main scanning direction through the main scanning line density conversion circuit 21. Binary data from the main scanning line density conversion circuit 21 is input to a selector 945 through a selector 944 and a latch circuit 942. Select the above binary data with the selector 945. The bus switch 946 outputs the signal to the system bus 93. Then, it is output to the data bus 92 of the μCPU 8. In the fourth mode, binary data that is not reduced by the main scanning line density conversion circuit 21 is transferred to the selector 944, the latch circuit 942. It is applied to the video read path 94A and the latch circuit 241C through the selector 941v, and the data on which the sub-scanning line density has been calculated is outputted to the data bus 92 through the selector 945, the bus switch 946, and the path buffer 72. At this time, sensitivity correction for each pixel of the sensor is possible. As described above, the third and fourth modes can only operate when the sensor is driven at a frequency that is 1/4 of the input clock signal CLK to the main L8110. As will be described later, there are two ways to drive the sensor: 1/2 and /4 of the clock signal CLK. Address counter 22 generates address signals for line memory 3 and RAM 31. FIG. 14 is an example of a detailed circuit block of the serial output circuit 26. 261 is an 8-bit parallel-in serial-out shift register, 262 is a counter, and 263° and 264 are selectors. First, there are two serial output modes: a mode in which the data read by the sensor is output as binary data synchronized with the sensor drive frequency as 8 DATA, and a mode in which the data of the data bus 92 of the μCPU 8 (normally, in the case of facsimile, the received signal ) tie output mode. What distinguishes the above modes is the output R/of register 73.
This is the T signal. In the former mode, binary data PDAT
A and clock signal TCLK are connected to main scanning line density conversion circuit 2.
1, passes through selectors 264 and 263,
The data becomes 8DATA and the clock signal 8CLK, respectively. The data 8DATA at this time can be reduced by the main scanning line density conversion circuit 21 and output. Expansion is not possible. In the latter mode, the data written from the system bus 93 to the shift register 261 becomes the data output 8DATA together with the clock signal 8CLK synchronized with the external input clock signal RCLKI. Selector 263 selects clock signal RCLKI and outputs it to counter 262. The counter 262 is connected to the main scanning line density conversion circuit 21.
When a signal is received at M8, the operation is stopped, and the clock pulse 8FCLK to the shift register 261 is also stopped. At this time, the output of the clock signal 8CLK does not stop. By doing this, the same data can be sent multiple times at 8DAT.
It can be output as an A signal. This is expanded data. When the counter 262 is incremented and counts to 8, it means that the entire contents of the 8-bit shift register 261 have been output as a 5DATA signal. Therefore, a data request signal DRFiQ to the μCPU 8 is set. Upon receiving the DACK signal, 8-bit data is transferred from the data bus 92 to the shift register 26 via the bus buffer 72.
1, and at the same time the counter 262 is reset. The above operation is repeated using an external clock RCLKI. This operation is performed by a so-called DMAC (Direct Memory Access Controller). FIG. 15 is an example of a circuit block of the linear density determination circuit 250. 251B and 251C are parallel-in serial-out shift registers, 252 is a change point detection circuit, 253 is a down pulse generation circuit, 254 is a counter, 256 is a judgment number generation circuit, and 257 is a digital comparator. Latch circuits 241B and 24 of the sub-scanning line density conversion circuit 24
8-bit parallel data from the IC is converted into serial data by shift registers 251B and 25IC. The contents of the shift register 251C are the current line data,
The contents of the shift register 251B are the data of the previous line. The detection circuit 252 detects the points of change from white to black and from black to white that exist between these two data, and the number thereof is counted by the counter 254. The above is for detecting a change point in the sub-scanning direction, and if the output VRO of the register 73 is set to 1111, then k before the shift register 251C.
94 y Chi p, VRx &"x" c? JJ% indicates that a change point from white to black or from black to white is detected in the data of the previous line of the shift register 251B, and the counter 2
54. WN' is input. This is to distinguish between the number of change points caused by small letters and the like and the number of change points caused by large letters. downclock signal D over the entire l line
When OWN is input to the counter 254, it becomes difficult to distinguish between the number of change points when large characters are written all over the paper and the number of change points when small characters are written on a part of the paper. As for the line density determination, it is desirable that characters with large front-height characters have a coarse line density, and characters with a wide front character should have a dense line density. Down clock signal]) OW N )'! by signal LBAK0,1.2 from register 73. , occurs as shown in Table 6. Further, in response to the signal L D T Ho~3 from the register 73, a binary signal as shown in Table 7 is generated from the judgment number generation circuit 256. This output signal and the output of the counter 254 are compared by a controller 257, and the output of the counter 254 is compared with the output of the counter 254.
When the output becomes large, it is input to the register 73 as a signal LDD8. The μCPU 8 determines the linear density to be transmitted by reading this signal. Table 6 Table 7 FIG. 16 is an example of a circuit block of the sensor I/F4. 41 and 44 are dividers that reduce the period of the clock signal CLK to 1/2, 42 is a selector, and 43 is a sensor timing generation circuit. An input clock signal CLK from the outside of the processor 10 is divided into 1/2 by dividers 41 and 44. The selector 42 is activated by the signal 8DRV from the register 73.
selects either CLK/2 or CLK/4 and inputs it to the sensor timing generation circuit 43. This input signal CCK is synchronized with the frequency of the image signal. 8DR
The sensor drive frequency is divided into a high speed mode and a low speed mode by the V signal, and the high speed mode drives the sensor at twice the speed of the low speed mode. The sensor timing generation circuit 43 generates a sensor start signal φa for the sensor. , clock signal φ□, sensor reset signal φ8, or sampling pulse φ8 . Clamp pulse φ. occurs. The sensor start signal φTO is the external trigger signal TRIG and the output signal 8M5K of timer 5.
occurs in synchronization with the longer pulse. Figure 11117 shows a detailed circuit block of timer 5. 51 is a counter, 52 to 56.60 are digital comparators, and 57 to 59 are flip-flops with set/reset functions. The counter 51 has 13 bits, and the sensor I/
The clock signal CCK synchronized with the sensor pixel frequency output from F4 is counted. This counter 51 can count pixels from 0 to 8 based on the sensor start signal φ. FIG. 18 is a time chart for explaining the operation of timer 5 shown in FIG. 17. Sensor start signal φ,. counter 5 by the clock signal CCK after input.
1 operates and typically generates the following signals: First, register 73 which means the number of dummy bits of the sensor.
When the output power of the counter 51 becomes equal to the set value DMBO~5 from the comparator 52, a pulse is generated and the flip-flop 57 is set. This is the beginning of the signal to 8M8. Then, when the output of the counter 51 becomes equal to the set value TIME7-12 of the register 73, the flip-flop 57 is reset and the 8M5K signal ends. 8M
8 is input to the sensor I/F 4 to generate the next sensor start signal φTG. However, the external trigger signal TR
IG is set to low level. Similarly, a signal is generated in VM8 according to the set value VMSTO to 11 of register 73. By the way, the signal TC for terminating the VMSK signal with is obtained as follows. Output of video address counter 22 and setting value V of register 73
A comparator 60 compares MFIND2 to ll', and when they become equal, a TC signal is generated, and the flip-flop 581 is reset by this signal. In exactly the same way, set values PAPWL5 to 12 and PAPWR5
The flip-flop 59 is driven according to the value of .about.12 to generate the signal PAPW. The PAPW signal has already been explained, but peak hold circuit 1
2, and the peak hold operation is performed only during the high level period. The VMSK signal represents a valid portion of the image signal, and only the signal during the high level period is output to the system bus 93. The rising edge of the signal 8M8 is input to the A/D/D/A conversion circuit 13 and used to set an initial value. The end signal is input to the sensor I/F 4, and a sensor start signal φTG is generated in synchronization with the longer signal than the TRIG signal. The sequencer 6 generates timing signals to each circuit block. The sequencer 6 is composed of a counter, a shift register, a gate circuit, and the like. Of the μCPU I/F7, the controller 71 is μCPU8
receives a signal from the control path 91 of the register 73
Writing and reading data to and from the μCPU
Generating included signals to the μCPU 8 is similar to the interface of a general μCPU 8. Furthermore, in the case of one facsimile, the driving cycle of the sensor and the actually required data are often not synchronized. For example, the drive synchronization of a pulse motor or the like for paper feeding does not match the sensor drive cycle. Therefore, when the data request signal 8CAN is input from outside the processor 10, the controller 71 includes a control circuit that digitizes the image signal following the next sensor start signal and outputs it to the data bus 92 as information. Table 8 summarizes the contents of the five registers 73 explained above. The controller 71 has a 5-bit address counter for selecting the register 73, and depending on the set value, the contents are written to or read from the register 73. C8 is a chip select signal, and when it is low level, it is a madres register when it is low level. , selects the command register at high level. When C8 and R8 are at low level, the address register is selected. At this time, when the low level of the write command signal (, R/W) is input to the controller 71, the data bus 9
Address data No. 2 is written into address registers A-O-4. Next, by setting 'kLS to high level, AR
The command register at the address written in O-4 is selected. A write/read command signal (R/W) enables writing/reading of contents into the command register. In this processor, the general reset signal (RgsE'
r) and then input the write command signal and write data in synchronization, the command register addresses will change sequentially from Iol to 1llD'', and data can be written to all command registers.Command register The contents of llOll are explained below. Address llOll is the mode selection register.
, ADMI is ADMODEo explained in Table 2. 1, and 88M0.1 corresponds to 88M0DIiiiO in Table 5.
, IK equivalent, SI, VMO, IG'! VDMODE in Table 4
o, corresponds to 1. LML] 1388 is input with 1lIl in the case of a system in which the line memory 3 is not connected (RAM 31 cannot be attached either). In this case, the binarized (dither signal is also possible) image information is transferred to the system bus 93.
It is outputted from the system bus buffer 72 to the system bus 92 or outputted as serial data from the serial output circuit 26. At this time, it is possible to reduce data in the main scanning direction. R/T is a command signal indicating whether the processor operates in reading mode (T) or receiving mode (R), and is used in the 14th [g''''; real output circuit 26, etc. A work enable register is stored at address 1lIl. MAGE executes enlargement at 11111 with an enlargement permission signal. REDE is a reduction permission signal, and reduction is executed at 11m. INTE is an interwoven signal permission signal to μCPU 8, and when @O11, no interwoven signal is generated. DMAE is a permission signal for a data request signal (D:aEQ) in DMA mode. PRCE is an operation permission signal for this processor, and when it becomes I11'', this processor starts operating. WCOMt'! is a write command signal for the RAM 15 vectoring waveform, and when it is set to 'll', the write operation is executed only once. VB8 T did not specifically explain it in the main text, but the content is as follows. This processor can transfer one line of information stored in the line memory 3 to the outside in burst mode. This is used when transferring data at high speeds. When VBST is raised, the operation at the main command is executed. AADJ is a register that allows execution of sensitivity correction for each pixel of the sensor. Numbers 1121' to -7 are setting values for the timer explained in FIGS. 17 and 18. l 8 *, l 9 "l ground') VRO * 1.LBA
Ko. 1, 2, LDTH1-4 are shown in Figure 15, Table 6. This relates to the linear density determination explained in Table 7. 8MDO again~
2 relates to the sensor I/F 4 explained in Table 1, and 8DRV is for setting the sensor drive frequency and is explained in FIG. 16. Address "A" relates to the peak hold circuit 12 and is explained in FIG. *BI, IC @ No. 1 (7) DALO ~ 3,5 LIC10
~3. jcONT is related to the A/D conversion circuit 16, and gt
This is explained using figure t. ALLRo, 1 is a register for sensitivity correction for each pixel of the sensor and will be explained later. W D 1. I B 1. The I FI address is related to linear density conversion and is explained in FIG. 12. Addresses 1101 to 1171 are RAM for dither patterns
At 165, any pattern can be written. 11B LDLA to D at addresses 1 are used to set input signals to the selector 215 in FIG. 12, and determine arithmetic operations. "19", "IA" address indicates the end of the VMSK signal.
This is a register for creating a C signal and is explained in FIG. Address 1B is a register for reading and setting the peak value, as explained in FIG. Address 1101 relates to the initial value of the shedding waveform and is explained in FIG. 11]) It address is RA for shading waveform storage
It reads/writes the contents of M15, and the contents of RAM15 of about 1.5 bits can be seen. Next, the operation of sensitivity correction for each pixel of the sensor will be explained. When the operation is started by setting AADJ of the work enable register in Table 8, there is no change at all up to the writing operation of the shading waveform to the RAM 15 shown in the timing chart of FIG. Sensitivity correction is performed in synchronization with the input of the next image signal. Figure glE19 shows an example of the waveform during sensitivity correction. For the peak value PEAK of the image signal, A/D − in FIG.
Output O of operational amplifier OP4 in D/A conversion circuit 13
P4-0 becomes the envelope of the image signal. It is not possible to follow sensitivity variations as shown in FIG. When the 0P4-0 signal is input to the A/D conversion circuit 16 shown in FIG. ml1, the output 0P5-0 of the operational amplifier OP5 has a waveform as shown in FIG. 19 due to the signals DALO~3 from the register 73. Output signal 0P4-0 and OF5-0
is set to 5 so that the voltage step on the 0P4-0 side increases by the γ correction switch 167, and the comparator COMPA
Set the comparison voltage to D0 to D1 (n = 15 in this LSI). The voltage between the output signals 0P4-0 and 0P5-0 is not divided into n equal parts, but is marked so that it is close to a geometric series. The sensitivity variation of the image signal in the range of output signals 0P4-0 and 0P5-0 is converted into a digital signal, which is converted into a signal by a binary encoder 162.4-8 decoder 163 and stored in the video node 94) and RAM 31. . Next, the data 11 read from the RAM 31 passes through the video bus 94 and enters the latch circuit 27.
The signal is then input to an adder circuit 131 in the A/D-D/A conversion circuit 13 in FIG. At this time, the signal from the AM31 is a binary signal. From the output of the counter 130, the output signal 0P4 shown in FIG.
A digital signal corresponding to -0 is obtained and added to this digital signal from the latch circuit 27 regarding the sensitivity variation by an adder circuit 131. By doing this, the output signal is 0
An image signal having sensitivity variations shown in FIG. 19 is reproduced at P4-0. Based on this signal, A/D conversion circuit 1
By converting the image signal into a digital signal in step 6, it is possible to obtain a digital signal with sensitivity variations corrected. The operation of ALLRO,1 at address "C'1" of the comparator is as follows.By setting DALo~3 in FIG. 11, the output value of 0P5-0 in FIG. 19 can be selected. That is, the range in which sensitivity can be corrected can be changed.When changing this range, the original image signal cannot be reproduced unless the input value of the adder circuit 131 in FIG. 8 is also changed. This processor lO
Now, by changing the digits from the latch circuit 27 of the adder circuit 132, the above range can be changed into three states. If the smallest range is ``lIl'', then ``2''
A range of 11411 times can be selected. By making the PEAK value in FIG. 19 larger than the peak value of the image signal (input to input PF3AKI by an external circuit), the envelope OF 4- in FIG.
It is also possible to correct sensitivity that rises above 0. According to the processor (LSI) 10 as described above, the following image transmission and image reading operations can be easily performed by changing the values of the registers inside the processor. (I) Image transmission when the transmitted original size and received recording size are different. (2) Image transmission when the transmitted original reading pitch (linear density) and the received recording pitch are different. (3) Transmission of the original with respect to the sensor position. Image reading when the starting position is different. (4) Image reading when using sensors with different control signals and clock waveforms for photoelectric conversion. (5) Image signal size and output format after photoelectric conversion are different. Image reading when using a sensor. (6) Image reading when distortion correction is required in units of pits. In this way, conventional facsimile machines have dealt with this by selecting a mode for a single function or several functions. This has the effect of making it possible to freely perform complex operations simply by changing the registers inside the processor.This processor can also be applied not only to the facsimile reading operations mentioned above, but also to various devices with optical reading functions. It is possible.The effects of applying this processor will be briefly described below.(1) Intelligent copy machineUsing the linear density conversion circuit of this processor, it is possible to easily realize enlargement/reduction hardware with arbitrary magnification. In addition, data processed by a single processor can be managed by a microprocessor by writing designated symbols and frames on the drawing. (2) OCR Previously, OCR used multiple high-speed processors to improve the recognition rate.Also, unlike facsimile, OCR changed the binarization level for characters that could not be read. It also has 5 functions for retrying and retrying.For these advanced reading operations, by using this processor, it is possible to not only change the binarization level but also automatically determine the linear density. (3) Hand-scanner This processor is designed to be integrated into an LSI, and is compact, lightweight, and has low power consumption like a hand-scanner. The processor of the present invention can be applied to a wide range of applications other than facsimile +3. According to the present invention, a processor is provided which removes distortion and noise from analog image signals read by photoelectric conversion devices such as various optical sensors with different drive waveforms and output waveforms, converts them into digital signals, and performs signal processing. Since it can be realized, even if the function or sensor is changed, it can be handled by simply changing the value of the internal register, and it is possible to standardize the hardware.
There are five benefits to being able to take full advantage of features such as miniaturization.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はプロセッサの概略ブロック図、第２図はプロセ
ッサの詳細なブロック図、第３図はタイの ミングチャート、第４図はサンプルホールド１個路分チ
◆呼−図、第５図（１）、　（２）はタイミングチャー
）、　第６図はピークホールド部のブロック図、第７図
はタイミングチャート、第８図はＡ／Ｄ−Ｄ／Ａ変換部
のブロック図、第９図はタイミングチャート、第１０図
は変復調部のブロック図、第１１図はＡ／Ｄ変換部のブ
ロック図、２１２図。 第１３図は線密度変換部のブロック図、ｉ１４図は出力
部のブロック図、第１５図は線密度判定部のブロック図
、第１６図はセンサＩ／Ｐのブロック図、第１７図はタ
イマ部のブロック図、第１８図はタイミングチャー）、
ＦｌＱ図は入出力波形図である。 ｌ・・・・・・アナログ信号処理部、２・・・・・・デ
ィジタル信号処理部、４・・・・・・センサＩ／Ｆ部、
５・・・・・・タイマ部、６・・・・・・シーケンｌｆ
Ｂ、　７・・・・・・μＣＰＵＩ／Ｆ部、１０・・・・
・・信号処理プロセッサＳＬＩ、７１・・・・・・コン
トローラ、７３・・・・・・レジスタ。 ｎ、＼Ｊ−Ｑ−Ｊとに １トーヘくべ ＪＩＪ　・Ｐ−゛ 姪　し　９　Ｎ さ＼　八 琥　電　１ 襞　止 よ　諭　へ 、八　Ｋｋ １八 拠　゛　。 ］ 掲 ｌ ！　− 利 第＋２ｉ１ 第１３ｉ１Fig. 1 is a schematic block diagram of the processor, Fig. 2 is a detailed block diagram of the processor, Fig. 3 is a timing chart, Fig. 4 is a sample/hold one path channel diagram, and Fig. 5 ( 1), (2) are timing charts), Figure 6 is a block diagram of the peak hold section, Figure 7 is a timing chart, Figure 8 is a block diagram of the A/D-D/A converter, and Figure 9 is a block diagram of the A/D-D/A converter. A timing chart, FIG. 10 is a block diagram of the modulation/demodulation section, and FIG. 11 is a block diagram of the A/D conversion section, FIG. 212. Figure 13 is a block diagram of the linear density converter, Figure i14 is a block diagram of the output unit, Figure 15 is a block diagram of the linear density determination unit, Figure 16 is a block diagram of the sensor I/P, and Figure 17 is the timer. (block diagram of the unit, timing chart in Figure 18),
The FlQ diagram is an input/output waveform diagram. l...Analog signal processing section, 2...Digital signal processing section, 4...Sensor I/F section,
5...Timer section, 6...Sequence LF
B, 7...μCPU I/F section, 10...
...Signal processing processor SLI, 71...Controller, 73...Register. n, \J-Q-J and 1 tohekube JIJ ・P-゛ niece shi 9 N sa\ yahiden 1 fold stop yo sato, 8 Kk 18 basis ゛. ] Posted! - Interest+2i1 13i1

Claims (1)

【特許請求の範囲】[Claims] １、光電変換読み取りセンサなどから出力されるアナロ
グ信号を入力し、このアナログ信号をディジタル信号に
変換処理する画像信号処理プロセッサにおいて、入力さ
れるアナログ信号に含まれる歪補正とこのアナログ信号
をディジタル信号に変換する信号処理機能をもつアナロ
グ信号処理部と、このアナログ信号処理部から出力され
るディジタル信号を入力してこの信号から光電変換画像
の粗密ン判定すると共にこのディジタル信号の指定され
た線密度への変換処理を実施するディジタル信号処理部
と、光電変換読み取りセンサへの駆動信号を発生するセ
ンサ駆動部と、これらの各部を制御するタイマ及びシー
ケンサと、これらと外部処理装置を接続するインターフ
ェースをその内部に備え、このインターフェースは前記
アナログ信号処理部とディジタル信号処理部とセンサ駆
動部とタイマとシーケンサの動作モードまたは機能な制
御するレジスタと、このレジスタに外部処理装置から制
御内容を設定し、この制御内容を読み出して前記各部を
制御するコントローラとを備えたことを特徴とする画像
信号処理プロセッサ。1. In an image signal processing processor that inputs an analog signal output from a photoelectric conversion reading sensor, etc., and converts this analog signal into a digital signal, it corrects distortion contained in the input analog signal and converts this analog signal into a digital signal. An analog signal processing unit has a signal processing function for converting into A digital signal processing unit that performs conversion processing, a sensor drive unit that generates a drive signal to the photoelectric conversion reading sensor, a timer and sequencer that control each of these parts, and an interface that connects these with external processing equipment. This interface is provided internally with a register that controls the operation mode or function of the analog signal processing unit, digital signal processing unit, sensor drive unit, timer, and sequencer, and sets control contents to this register from an external processing device. An image signal processing processor comprising: a controller that reads out the control content and controls each of the units.