JPS6091458A - マイクロプロセツサのプログラムデバツグ装置 - Google Patents
マイクロプロセツサのプログラムデバツグ装置Info
- Publication number
- JPS6091458A JPS6091458A JP58198639A JP19863983A JPS6091458A JP S6091458 A JPS6091458 A JP S6091458A JP 58198639 A JP58198639 A JP 58198639A JP 19863983 A JP19863983 A JP 19863983A JP S6091458 A JPS6091458 A JP S6091458A
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- JP
- Japan
- Prior art keywords
- address
- program
- circuit
- information
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、続出専用固定記憶装置に書込まれているプロ
グラムのデバッグを行うマイクロプロセッサのプログラ
ムデバッグ装置に関する。
グラムのデバッグを行うマイクロプロセッサのプログラ
ムデバッグ装置に関する。
（ｂ）技術の背景
最近は集積回路技術の発達により、マイクロプロセッサ
（以下ＭＰＵと略称する）を用いてソフトウェアにより
機器の制御を行う装置が多く出現するようになって来た
。これらに用いられるプログラムは処理スピードやプロ
グラムの記憶形式、即ち電源のオン・オフにより記憶さ
れているプログラムが消去されないことで続出専用固定
記憶装置（以下ＲＯＭと略称する）に書込まれる場合が
多い。
（以下ＭＰＵと略称する）を用いてソフトウェアにより
機器の制御を行う装置が多く出現するようになって来た
。これらに用いられるプログラムは処理スピードやプロ
グラムの記憶形式、即ち電源のオン・オフにより記憶さ
れているプログラムが消去されないことで続出専用固定
記憶装置（以下ＲＯＭと略称する）に書込まれる場合が
多い。
しかし、使用されているプログラムは必ずしも完全なも
のではなく、実際に使用して特定の使用条件が合致した
時のみ問題を起こ讐場合もあり、このような場合は機器
の設置されている場所で使用されているプログラムの内
容を簡単に見て早急に原因を究明したい場合があるが、
書込゛みが出来ないＲＯＭの場合は、プログラムの実行
を特定個所で中止したり、再び実行したりして内容を見
ることは特定の機器がないと出来ない。
のではなく、実際に使用して特定の使用条件が合致した
時のみ問題を起こ讐場合もあり、このような場合は機器
の設置されている場所で使用されているプログラムの内
容を簡単に見て早急に原因を究明したい場合があるが、
書込゛みが出来ないＲＯＭの場合は、プログラムの実行
を特定個所で中止したり、再び実行したりして内容を見
ることは特定の機器がないと出来ない。
ＲＯＭを搭載しているＭＰＵを用いた機器の保守業務を
容易にするためにも、又ＲＯＭに書き込んだプログラム
のデバッグ作業を容易にするためにも。
容易にするためにも、又ＲＯＭに書き込んだプログラム
のデバッグ作業を容易にするためにも。
特別の機器がなくとも簡単に特定個所でプログラムの中
止、再実行が出来るプログラムデバッグ装置の開発が望
まれる。
止、再実行が出来るプログラムデバッグ装置の開発が望
まれる。
（Ｃ）従来技術と問題点
ＭＰＩＩのプログラムをデバッグする場合、特定の命令
番地でデバッグすべきプログラムの実行を中止し、記憶
装置の内容を参照したいことがある。
番地でデバッグすべきプログラムの実行を中止し、記憶
装置の内容を参照したいことがある。
プログラムがデータ書込み可能なランダム・アクセスメ
モリ（以下ＲＡＭと略称する）に書込みされている場合
は、停止したい番地の命令を割り込み命令に変えておき
、その割り込み命令を実行することにより、デバッグす
べきプログラムの実行を中止することが出来る。
モリ（以下ＲＡＭと略称する）に書込みされている場合
は、停止したい番地の命令を割り込み命令に変えておき
、その割り込み命令を実行することにより、デバッグす
べきプログラムの実行を中止することが出来る。
しかし、電源の切断を自由にしたい個所で使用する場合
は記憶情報が永久に消失することのないＲＯＭを使用す
る必要があるが、 ＲＯＭに書き込まれた内容は書き換
えることが出来ないため、 ＲＯＭ書込みのプログラム
をデバッグする場合、 ＲＡＭでプログラムデバッグを
して最終のプログラムにしてＲＯＭに書き込むか、持ち
運び不便な特定の装置（例えば専用ＭＰｔｌを持ちキー
ボード付きのディスプレイにプログラム内容を表示する
インサーキットエミュレータ等）を接続してプログラム
デバッグをする等の方法をとる必要があった。
は記憶情報が永久に消失することのないＲＯＭを使用す
る必要があるが、 ＲＯＭに書き込まれた内容は書き換
えることが出来ないため、 ＲＯＭ書込みのプログラム
をデバッグする場合、 ＲＡＭでプログラムデバッグを
して最終のプログラムにしてＲＯＭに書き込むか、持ち
運び不便な特定の装置（例えば専用ＭＰｔｌを持ちキー
ボード付きのディスプレイにプログラム内容を表示する
インサーキットエミュレータ等）を接続してプログラム
デバッグをする等の方法をとる必要があった。
しかし、実際の稼働状態で簡単にしかも早急にプログラ
ムの不良個所を見つけたい場合は即座に対応出来ないと
言う問題があった。
ムの不良個所を見つけたい場合は即座に対応出来ないと
言う問題があった。
（ｄ）発明の目的
本発明は、上記問題点を解消した新規なＭＰ［Ｉのプロ
グラムデバッグ装置を提供することを目的とし、特にＲ
ＯＭに書き込まれたプログラムを特定の装置を接続する
ことなく、ＲＯＭを搭載している装置の既存のハードウ
ェアに組み込まれた機能により、装置の実際の稼働場所
でプログラムの使用状態を簡単に検証することが可能な
ｌ’ｌＰυのプログラムデバッグ装置を実現することに
ある。
グラムデバッグ装置を提供することを目的とし、特にＲ
ＯＭに書き込まれたプログラムを特定の装置を接続する
ことなく、ＲＯＭを搭載している装置の既存のハードウ
ェアに組み込まれた機能により、装置の実際の稼働場所
でプログラムの使用状態を簡単に検証することが可能な
ｌ’ｌＰυのプログラムデバッグ装置を実現することに
ある。
（８）発明の構成
本発明は、実行すべきプログラムが続出専用固定記憶装
置に書込まれており、前記続出専用固定記憶装置に書込
まれている実行すべきプログラムを読み取り制御するマ
イクロプロセッサを備えてなる装置において、前記続出
専用固定記憶装置に書込まれているプログラムをデバッ
グするために。
置に書込まれており、前記続出専用固定記憶装置に書込
まれている実行すべきプログラムを読み取り制御するマ
イクロプロセッサを備えてなる装置において、前記続出
専用固定記憶装置に書込まれているプログラムをデバッ
グするために。
前記プログラムの実行を中止したり、再実行したりする
特定番地をセットする手段と、前記マイクロプロセッサ
が前記続出専用固定記憶装置に書込まれている情報を読
出す度に、読出した情報の番地をラッチする手段と、前
記特定番地をセットする手段の出力情報と前記読出した
情報の番地をラッチする手段の出力情報とを比較する手
段とを備え、前記続出専用固定記憶装置に書き込まれた
プログラムを前記装置の既存のハードウェアに組み込ま
れた機能により実際の稼働場所でプログラムの使用状態
をｉ＊＊に検証することが可能なることを特徴とするＭ
ＰＩＪのプログラムデバッグ方法により達成することが
出来る。
特定番地をセットする手段と、前記マイクロプロセッサ
が前記続出専用固定記憶装置に書込まれている情報を読
出す度に、読出した情報の番地をラッチする手段と、前
記特定番地をセットする手段の出力情報と前記読出した
情報の番地をラッチする手段の出力情報とを比較する手
段とを備え、前記続出専用固定記憶装置に書き込まれた
プログラムを前記装置の既存のハードウェアに組み込ま
れた機能により実際の稼働場所でプログラムの使用状態
をｉ＊＊に検証することが可能なることを特徴とするＭ
ＰＩＪのプログラムデバッグ方法により達成することが
出来る。
（ｆ）発明の実施例
以下本発明を図面を参照して説明する。
第１図は本発明に係る装置の一実施例、第２図は他の実
施例の動作順序をそれぞれ示す。
施例の動作順序をそれぞれ示す。
図において、１は中央処理装置（以下ＣＰＩＩと略称す
る）、２はアドレスラッチ回路、３は命令フェッチ検出
回路、４はレジスタ回路、５は比較器回路、６はテスト
用コンソールをそれぞれ示す。
る）、２はアドレスラッチ回路、３は命令フェッチ検出
回路、４はレジスタ回路、５は比較器回路、６はテスト
用コンソールをそれぞれ示す。
本実施例はプログラムにより装置（図示してない）全体
の動作を制御するＣＰＩＩＩ、 ＣＰＩＩＩがＲＯＭ
（図示してない）から取り出した情報のアドレスを次の
情報を取り出すまで記憶するアドレスラッチ回路２．ア
ドレスランチ回路２へ記憶しているアドレスからＣＰＵ
ＩがＲＯＭ （図示してない）から「命令」を取り出し
たことを検出し、取り出した「命令」のアドレスを比較
器回路５に出力する命令フェッチ検出回路３．ＣＰＩＩ
Ｉを停止したいアドレス（ブレイクアドレスと言う）を
設定しておくレジスタ回路４．命令フェッチ検出回路３
の出力して来たアドレスとレジスタ回路４に設定したブ
レイクアドレスを比較して一致した時信号を出力する比
較器回路５．装置（図示してない）に接続してＣＰＵＩ
に各種の試験命令を投入して装置（図示してない）の機
能試験を行うテスト用コンソール６から構成されている
。
の動作を制御するＣＰＩＩＩ、 ＣＰＩＩＩがＲＯＭ
（図示してない）から取り出した情報のアドレスを次の
情報を取り出すまで記憶するアドレスラッチ回路２．ア
ドレスランチ回路２へ記憶しているアドレスからＣＰＵ
ＩがＲＯＭ （図示してない）から「命令」を取り出し
たことを検出し、取り出した「命令」のアドレスを比較
器回路５に出力する命令フェッチ検出回路３．ＣＰＩＩ
Ｉを停止したいアドレス（ブレイクアドレスと言う）を
設定しておくレジスタ回路４．命令フェッチ検出回路３
の出力して来たアドレスとレジスタ回路４に設定したブ
レイクアドレスを比較して一致した時信号を出力する比
較器回路５．装置（図示してない）に接続してＣＰＵＩ
に各種の試験命令を投入して装置（図示してない）の機
能試験を行うテスト用コンソール６から構成されている
。
尚アドレスラッチ回路２．命令フ工ツチ検出回路３．レ
ジスタ回路４．比較器回路５は装置（図示してない）内
に初期から実装されるものとする。
ジスタ回路４．比較器回路５は装置（図示してない）内
に初期から実装されるものとする。
又テスト用コンソール６は通常は接続されてなく機能テ
スＩ・の時のみ接続する携帯用で簡単に持ち運び可能な
ものとする。
スＩ・の時のみ接続する携帯用で簡単に持ち運び可能な
ものとする。
次に本実施例の動作を動作ステップに順じて説明する。
〔ステップ１〕 ：レジスタ回路４に実行を中止したい
特定アドレスをテスト用コンソール６よりセットする。
特定アドレスをテスト用コンソール６よりセットする。
〔ステップ２〕 ：テスト用コンソール６より実行開始
コマンドを投入する。この時、 ＣＰＵＩがＲＯＭから
情報を読み出すたびに、そのアドレスがアドレスラッチ
回路２にラッチされる。もし、その情報が「命令」の時
は命令フェッチ検出回路３により。
コマンドを投入する。この時、 ＣＰＵＩがＲＯＭから
情報を読み出すたびに、そのアドレスがアドレスラッチ
回路２にラッチされる。もし、その情報が「命令」の時
は命令フェッチ検出回路３により。
そのアドレスが比較器回路５に出力される。
〔ステップ３〕 ；レジスタ回路４にセットされている
アドレスと命令フェッチ検出回路３から入力されたアド
レスが一致した時は、比較器回路５はＣＰＵＩに対して
割り込み信号を出力する。
アドレスと命令フェッチ検出回路３から入力されたアド
レスが一致した時は、比較器回路５はＣＰＵＩに対して
割り込み信号を出力する。
（ステップ４） ：ＣＰＵ１は比較器回路５からの割り
込み信号により実行を中止したアドレス等をテスト用コ
ンソール６に出力する。
込み信号により実行を中止したアドレス等をテスト用コ
ンソール６に出力する。
〔ステップ５〕 二次の操作により〔ステップ１〕に戻
る。
る。
次にその他の実施例として、デバッグしたいＲＯＭ （
図示してない）と同−ＭＰＩＩ （図示してない）内の
他目的に使用しているＲＡＭ （図示してない）の一部
に上記実施例と同一内容の処理プログラムを書き込んで
行う実施例について説明する。
図示してない）と同−ＭＰＩＩ （図示してない）内の
他目的に使用しているＲＡＭ （図示してない）の一部
に上記実施例と同一内容の処理プログラムを書き込んで
行う実施例について説明する。
尚本実施例の動作は第２図で示す如＜ＭＰＩＩ （図示
してない）の持つシングルステップ動作（１命令実行毎
に割り込み発生）を利用したものである。
してない）の持つシングルステップ動作（１命令実行毎
に割り込み発生）を利用したものである。
〔ステップ１〕 ：テスＩ・用コンソール６を装Ｗ（図
示してない）に接続してテスト用コンソール６からＲＯ
Ｍ （図示してない）用ストップコマンドを打ち込みＲ
ＯＭ （図示してない）テストモードに切り換える。
示してない）に接続してテスト用コンソール６からＲＯ
Ｍ （図示してない）用ストップコマンドを打ち込みＲ
ＯＭ （図示してない）テストモードに切り換える。
〔ステップ２〕 ：テスト用コンソール６よりブレイク
アドレスをＲＡＭ （図示してない）に格納する。
アドレスをＲＡＭ （図示してない）に格納する。
［ステップ３］ ：ＭＰＵ （図示してない）をシング
ルステップ動作にする。
ルステップ動作にする。
〔ステップ４〕 ：デバッグすべきプログラムを一命令
実行させる。
実行させる。
〔ステップ５〕 ：シングルステンプ割り込み処理。
〔ステップ６〕 ：割り込み処理した「命令」のアドレ
スをめる。
スをめる。
〔ステップ７〕 ：割り込み処理した「命令」のアドレ
スとＲＡＭ （図示してない）に格納したブレイクアド
レスをＭＰＵ （図示してない）内で比較し。
スとＲＡＭ （図示してない）に格納したブレイクアド
レスをＭＰＵ （図示してない）内で比較し。
ＭＰＵ （図示してない）内での比較結果が一致すれば
、その時の「命令」の記憶内容をテスト用コンソール６
の表示部分に表示させる。
、その時の「命令」の記憶内容をテスト用コンソール６
の表示部分に表示させる。
〔ステップ８〕 ： 〔ステップ７〕での比較結果が一
致しなければ、再度ＭＰ［Ｉ （図示してない）をシン
グルステップ動作にする。
致しなければ、再度ＭＰ［Ｉ （図示してない）をシン
グルステップ動作にする。
〔ステップ９〕 ； 〔ステップ４〕に戻り、一致する
まで繰り返す。
まで繰り返す。
以上のように本発明はハードウェアの追加がなくとも、
既存のハードウェアの一部にプログラムを追加すること
によっても実施することが可能である。
既存のハードウェアの一部にプログラムを追加すること
によっても実施することが可能である。
（ｇ）発明の効果
以上の本発明によれば、 ＲＯＭに書込まれたプログラ
ムであっても通常使用している装置及び装置に付随する
ハードウェアを用いてデバッグが可能なＭＰＬＩのプロ
グラムデバッグ装置を提供出来ると言う効果がある。
ムであっても通常使用している装置及び装置に付随する
ハードウェアを用いてデバッグが可能なＭＰＬＩのプロ
グラムデバッグ装置を提供出来ると言う効果がある。
第１図は本発明に係る装置の一実施例、第２図は他の実
施例の動作順序をそれぞれ示す。 図において、１はＣＰＵ、２はアドレスラッチ回路、３
は命令フェッチ検出回路、４はレジスタ回路、５は比較
器回路、６はテスト用コンソールをそれぞれ示す。 １ 郭１図
施例の動作順序をそれぞれ示す。 図において、１はＣＰＵ、２はアドレスラッチ回路、３
は命令フェッチ検出回路、４はレジスタ回路、５は比較
器回路、６はテスト用コンソールをそれぞれ示す。 １ 郭１図
Claims (1)
- 実行すべきプログラムが続出専用固定記憶装置に書込ま
れており９前記続出専用固定記憶装置に書込まれている
実行すべきプログラムを読み取り制御するマイクロプロ
セッサを備えてなる装置において、前記続出専用固定記
憶装置に書込まれているプログラムをデバッグするため
に、前記プログラムの実行を中止したり、再実行したり
する特定番地をセントする手段と、前記マイクロプロセ
ッサが前記続出専用固定記憶装置に書込まれている情報
を読出す度に、読出した情報の番地をラッチする手段と
、前記特定番地をセットする手段の出力情報と前記読出
した情報の番地をラッチする手段の出力情報とを比較す
る手段とを備えたことを特徴とするマイクロプロセッサ
のプログラムデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198639A JPS6091458A (ja) | 1983-10-24 | 1983-10-24 | マイクロプロセツサのプログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198639A JPS6091458A (ja) | 1983-10-24 | 1983-10-24 | マイクロプロセツサのプログラムデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091458A true JPS6091458A (ja) | 1985-05-22 |
Family
ID=16394551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198639A Pending JPS6091458A (ja) | 1983-10-24 | 1983-10-24 | マイクロプロセツサのプログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091458A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453842A (en) * | 1977-10-05 | 1979-04-27 | Nec Corp | Program run control circuit |
-
1983
- 1983-10-24 JP JP58198639A patent/JPS6091458A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453842A (en) * | 1977-10-05 | 1979-04-27 | Nec Corp | Program run control circuit |
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