JPH0635760A - トレース機能付バッファ装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ユーザシステムの開発後に発生する
バグの解析を、通常存在するバスバッファを利用して新
たにハードウェアを追加せずにでき、そのうえマルチＣ
ＰＵ等に対しても適用する。 【構成】コンピュータにおけるＣＰＵとマルチバスとの
間に接続し、ＣＰＵから発せられたアクセス等をトレー
スメモリ(23)に履歴としてセーブし、このトレースメモ
リ(23)へのセーブをトレースロジック(21)によりスター
ト及びストップ制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
用いたパーソナルコンピュータや制御コンピュータに対
するＲＡＳ（reliability ：信頼性、availability：稼
働性、serviceability：保守性）を検討するに適用され
るトレース機能付バッファ装置に関する。

【０００２】

【従来の技術】マイクロプロセッサには８ビット、１６
ビット、３２ビットのものがある。これらマイクロプロ
セッサに対してはプログラムデバック及びバグの調査が
行われている。

【０００３】この調査は、ＣＰＵから発せられた命令の
実行やメモリに対するリード・ライト等のアクセスの結
果をトレースメモリにリアルタイムで蓄積し、そしてト
リガ成立後にトレースメモリに蓄積されたＣＰＵのアク
セスの結果を読み出すことによって行っている。

【０００４】このようなデバックの開発サポートツール
としては、例えばインサーキットエミュレータ（in cir
cuit emulator ：ＩＣＥ）が用いられている。このＩＣ
Ｅは、ＩＣＥ側のＣＰＵをユーザシステム内部で動作さ
せ、ＣＰＵの実行内容を逐次ＩＣＥのソフトウェアで追
跡し監視するものである。又、このＩＣＥは、ＣＰＵの
実行をある条件により停止させたり、メモリ内容を変
更、Ｉ／Ｏ実行等をＩＣＥのソフトウェアを介入して制
御し、実機と近似した条件で、回路条件が正常であるか
どうか、又機能が十分に満足されているかを把握するも
の機能を有している。

【０００５】このＩＣＥを実際に用いる場合は、図２に
示すようにＩＣＥ本体１のアダプタ２をＣＰＵを搭載し
た処理装置３のＣＰＵソケット４に接続し、かつＩＣＥ
本体１に対してプローブボックスやメモリ、パーソナル
コンピュータ等の解析装置５を接続することになる。な
お、このＩＣＥとしては、例えばインテル社３８６Ｄ
Ｘ、４８６ＤＸやモトローラ社６８０００シリーズの各
機能に対応したものがある。

【０００６】これらＩＣＥは、その豊富な機能、コンパ
イラ、アセンブラ等の言語処理、マンマシンインタフェ
ース等の統合された開発環境を提供し、ソフトウェア開
発者にとっては非常に有益なものである。

【０００７】しかしながら、ユーザシステムの開発後に
発生するバグ、例えばハードウェアの読みマージン不
足、処理タイミングによって希に発生するエラー、スタ
ックのpush及びpop の操作の食い違い等は、実際にはユ
ーザシステムの動作中に起こる場合が多い。このため、
上記ＩＣＥを取り付けた状態で、かかるバグを解析する
ことは困難である。又、マルチＣＰＵ、ＤＭＡ等に対し
てバグを解析するには、各ＣＰＵに対してＩＣＥを接続
しなければならない。そのうえ、ＩＣＥは高価である。

【０００８】

【発明が解決しようとする課題】以上のようにＩＣＥを
取り付けた状態で、ユーザシステムの開発後に発生する
バグを解析することで困難であり、又マルチＣＰＵ等に
対しては各ＣＰＵに対してＩＣＥを接続しなければなら
ない。

【０００９】そこで本発明は、ユーザシステムの開発後
に発生するバグの解析を、通常存在するバスバッファを
利用して新たにハードウェアを追加せずにできるものと
し、そのうえマルチＣＰＵ等に対しても適用できるトレ
ース機能付バッファ装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、コンピュータ
におけるＣＰＵとマルチバス等との間に接続されるバッ
ファ装置において、

【００１１】トレースメモリと、少なくともＣＰＵから
発せられたアクセスをトレースメモリに履歴としてセー
ブし、かつこの履歴のセーブのスタート及びストップを
制御するトレース制御手段とを備えて上記目的を達成し
ようとするトレース機能付バッファ装置である。

【００１２】

【作用】このような手段を備えたことにより、コンピュ
ータにおけるＣＰＵとマルチバス等との間に接続され、
ＣＰＵから発せられたアクセスはトレースメモリに履歴
としてセーブされる。この場合、ＣＰＵのアクセスのト
レースメモリへのセーブは、トレース制御手段によりス
タート及びストップ制御される。

【００１３】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００１４】図１はトレース機能付バッファ装置１０の
構成図である。このバッファ装置１０は、バスバッファ
として機能するもので、バスの調停ロジック及びバスバ
ッファを有している。すなわち、例えばインテル社３８
６ＤＸ、４８６ＤＸクラスでは、マルチバスや共通メモ
リを使用する場合が多く、これには調停ロジック及びバ
スバッファが必要となる。

【００１５】本バッファ装置１０は、かかるバスバッフ
ァを利用したもので、ＡＳＩＣ（特定用途向け集積回
路）、例えばゲートアレイにより構成されている。そし
て、このバッファ装置１０は、コンピュータにおけるＣ
ＰＵとマルチバスやＩ／Ｏバス、システムバス、共有メ
モリバスとの間に接続されている。なお、同図ではＣＰ
Ｕとマルチバスとの間に接続されている。

【００１６】このバッファ装置１０には、シリアルポー
トを有するアドレス用バス１１、ステータス用バス１２
及びデータ用バス１３が設けられ、これらバス１１〜１
３のうちアドレス用バス１１がＣＰＵからのアドレスバ
ス１４に接続され、ステータス用バス１２がＣＰＵから
のステータスバス１５に接続され、データ用バス１３が
ＣＰＵからのデータバス１６に接続されている。

【００１７】又、アドレス用バス１１には一方向バッフ
ァ１７が接続され、データ用バス１３には双方向バッフ
ァ１８が接続され、それぞれマルチバス側のアドレス用
バス１９、データバス２０に接続され、かつこれらバス
１１、１２、１３にトレースロジック２１、レジスタ２
２及びトレースメモリ２３が接続されている。このうち
トレースロジック２１は、次の各機能を有している。

【００１８】すなわち、トレースメモリ２３に履歴をセ
ーブするスタート・ストップのトリガ条件や履歴の内容
を読み出す条件をレジスタ２２に設定するインタフェー
ス機能。

【００１９】このレジスタ２２に設定された条件に従っ
て、ＣＰＵから発せられたアクセス、例えば、命令実行
サイクル、コードフェッチ、メモリのリードライト等を
履歴としてトレースメモリ２３にセーブし、かつトリガ
条件と一致したときに履歴のセーブを停止するトレース
制御機能を有している。

【００２０】かかる構成であれば、ＣＰＵからアクセス
の履歴をセーブするスタート・ストップのトリガ条件や
履歴の内容を読み出す条件が発せられると、これら条件
はトレースロジック２１によりレジスタ２２に設定され
る。

【００２１】この状態に、ＣＰＵからアクセス、例えば
コードフェッチ、メモリ、Ｉ／Ｏのリードライト等が発
せられると、これらアクセスはステータスバス１５を通
ってトレースロジック２１に入力する。このトレースロ
ジック２１は、これらアクセスを逐次トレースメモリ２
３に蓄積し、かつこのときアドレスバス１４及びデータ
バス１６に乗っているアドレス及びデータをモニタして
トレースメモリ２３に蓄積する。なお、アドレス及びデ
ータは、それぞれ一方向バッファ１７、双方向バッファ
１８を通ってマルチバス側に伝送される。

【００２２】このようにＣＰＵからのアクセスをトレー
スメモリ２３に蓄積している状態に、例えばプログラム
実行の状態がレジスタ２２に設定されたストップのトリ
ガ条件に一致すると、トレースロジック２１は、アクセ
ス履歴のトレースを停止する。

【００２３】そして、ＣＰＵから履歴内容の読み出し指
令が発せられると、この指令はトレースロジック２１を
通してトレースメモリ２３に入力し、この状態にＣＰＵ
はトレースロジック２１から履歴内容の読み出す。

【００２４】このように上記一実施例においては、コン
ピュータにおけるＣＰＵとマルチバスとの間に接続し、
ＣＰＵから発せられたアクセスをトレースメモリ２３に
履歴としてセーブし、このトレースメモリ２３へのセー
ブをトレースロジック２１によりスタート及びストップ
制御するようにしたので、トレースメモリ２３にセーブ
されたアクセスの履歴を読み取ることによって、ユーザ
システムの開発後に発生するバグの解析を行うことがで
きる。そのうえ、このバグの解析は、通常存在するバス
バッファを利用して新たにハードウェアを追加せずにで
きる。又、大規模ＡＳＩＣを使用することにより、マル
チＣＰＵ等に対しても適用できる。そして、マルチＣＰ
Ｕの各ＣＰＵに対してアクセス履歴のトレース機能を持
たせることができるので、共通要因があれば、各ＣＰＵ
のサンプルデータを得て解析が容易となる。さらに、レ
ジスタ２２に設定されるトリガ条件は変更が可能であ
り、かつトレースメモリ２３の履歴をＣＰＵにより任意
に読み出すことができる。なお、本発明は上記一実施例
に限定されるものでなくその要旨を変更しない範囲で変
形してもよい。

【００２５】

【発明の効果】以上詳記したように本発明によれば、ユ
ーザシステムの開発後に発生するバグの解析を、通常存
在するバスバッファを利用して新たにハードウェアを追
加せずにできるものとし、そのうえマルチＣＰＵ等に対
しても適用できるトレース機能付バッファ装置を提供で
きる。

【図面の簡単な説明】

【図１】本発明に係わるトレース機能付バッファ装置の
一実施例を示す構成図。

【図２】従来装置の構成図。

【符号の説明】

１０…トレース機能付バッファ装置、１７…一方向バッ
ファ、１８…双方向バッファ、２１…トレースロジッ
ク、２２…レジスタ、２３…トレースメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 コンピュータにおけるＣＰＵとマルチバ
   ス等との間に接続されるバッファ装置において、 トレースメモリと、少なくとも前記ＣＰＵから発せられ
   たアクセスを前記トレースメモリに履歴としてセーブ
   し、かつこの履歴のセーブのスタート及びストップを制
   御するトレース制御手段とを具備したことを特徴とする
   トレース機能付バッファ装置。