JPS6087522A - 論理信号増倍回路 - Google Patents
論理信号増倍回路Info
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- JPS6087522A JPS6087522A JP59197014A JP19701484A JPS6087522A JP S6087522 A JPS6087522 A JP S6087522A JP 59197014 A JP59197014 A JP 59197014A JP 19701484 A JP19701484 A JP 19701484A JP S6087522 A JPS6087522 A JP S6087522A
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- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
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- Physics & Mathematics (AREA)
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- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Traffic Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明ゆ消費電力の少ない論理信号増倍回路に関する
ものである。
ものである。
腕時計、電卓、補聴器などのような小型の携帯用装置の
たいていの電子回路は電池すなわちセルから給電され、
その電圧はリチウム・セルでは1.5メルトまたは3ボ
ルトの値に標阜化されている。これらの比較的低い電圧
で回路の正しい動作を確保するだめの技術特にCMOS
技術が採用されたが、それにもかかわらず電源電圧よシ
も高い電圧を回路から得る必要がある用途がまだ存在す
る。事実、ディスプレイ(液晶式ディスプレイまたはス
テップ・モータ)の制御で持ち出された問題が既に知ら
れておシ、この問題はスイス国特許第621,917号
明細書に述べられたようにダイオ−1電圧増倍回路の使
用で解決され、或は他のスイス国特許第59351O号
明細書に述べられたように先行例のダイオ−PがMOS
)ランジスタで置換された増倍回路の助けを借りて解
決された。
たいていの電子回路は電池すなわちセルから給電され、
その電圧はリチウム・セルでは1.5メルトまたは3ボ
ルトの値に標阜化されている。これらの比較的低い電圧
で回路の正しい動作を確保するだめの技術特にCMOS
技術が採用されたが、それにもかかわらず電源電圧よシ
も高い電圧を回路から得る必要がある用途がまだ存在す
る。事実、ディスプレイ(液晶式ディスプレイまたはス
テップ・モータ)の制御で持ち出された問題が既に知ら
れておシ、この問題はスイス国特許第621,917号
明細書に述べられたようにダイオ−1電圧増倍回路の使
用で解決され、或は他のスイス国特許第59351O号
明細書に述べられたように先行例のダイオ−PがMOS
)ランジスタで置換された増倍回路の助けを借りて解
決された。
電圧増倍回路を提供できることが必要な他の特に重要な
分野は切換え式のコンデンサ回路の分野である。これら
の回路は、所定のシーケンスに従ってコンデンサ間で電
荷の転送を確保するコンデンサ、増幅器およびスイッチ
の使用に依存する。このような回路は、「電子部品の科
学と技術」第9巻、第4号(1982年)、第263〜
273ページに掲載されたイー・ビト、z (JC,V
ittoz ) Mの論文1マイクロワット切換え式コ
ンデンサ回路の設計°′に述べられている。前述したよ
うに、基本素子の1つはMOS トランジスタで実施さ
れるスイッチである。MOSトランジスタは、通常、電
源電圧に大体等しい値をもちYlる信号tζよって制御
される。これは、そのルインに印加された電圧の全ての
値に対しpチャネルまたunチャ4ルのMOS )ラン
ジスタ中で完全導通を確保させない。従って、この欠点
の音響を少なくするために、しばしば伝送グー)[頼る
。この伝送ゲートは、pチャネルMOS )ランジスタ
およびnチャネルMOS )ランジスタを並列に置くこ
とによって構成され、逆相信号で制御される。
分野は切換え式のコンデンサ回路の分野である。これら
の回路は、所定のシーケンスに従ってコンデンサ間で電
荷の転送を確保するコンデンサ、増幅器およびスイッチ
の使用に依存する。このような回路は、「電子部品の科
学と技術」第9巻、第4号(1982年)、第263〜
273ページに掲載されたイー・ビト、z (JC,V
ittoz ) Mの論文1マイクロワット切換え式コ
ンデンサ回路の設計°′に述べられている。前述したよ
うに、基本素子の1つはMOS トランジスタで実施さ
れるスイッチである。MOSトランジスタは、通常、電
源電圧に大体等しい値をもちYlる信号tζよって制御
される。これは、そのルインに印加された電圧の全ての
値に対しpチャネルまたunチャ4ルのMOS )ラン
ジスタ中で完全導通を確保させない。従って、この欠点
の音響を少なくするために、しばしば伝送グー)[頼る
。この伝送ゲートは、pチャネルMOS )ランジスタ
およびnチャネルMOS )ランジスタを並列に置くこ
とによって構成され、逆相信号で制御される。
上述のスイス国特許第593,510号の問題点は、電
力効率が低いのでその用途が比較的遅い回路の制御に制
限されることである。伝送ゲートには、2個のトランジ
スタおよびスイッチ毎[2種類の制御信号を要するので
、スイッチの数が多くなると有効な使用範囲が制限され
る従って、この発明の目的は、前述した問題点をもたな
い論理信号増倍回路を提供することである。
力効率が低いのでその用途が比較的遅い回路の制御に制
限されることである。伝送ゲートには、2個のトランジ
スタおよびスイッチ毎[2種類の制御信号を要するので
、スイッチの数が多くなると有効な使用範囲が制限され
る従って、この発明の目的は、前述した問題点をもたな
い論理信号増倍回路を提供することである。
この目的は、0MO8技術で実施できる論理信号増倍回
路において、第1の電源端子(0)と第2の電源端子(
■DD)との間に接続された複数対の相補MO8)ラン
ジスタ(Tl−’r2.’ri−Till、T3−T4
)であって、各対がトランジスタのゲートへ接続された
制御入力端子および前記トランジスタの導通路中にある
出カッ−+’(A+ 工、B)を提供するイン・々−タ
段を構成するものと、インバー1段の出力ノードを後続
のインバータ段の出カッ−Pへ接続するコンデンサ(c
l、ai)と、全備え、前記制御入力端子へ印加された
制御信号(φ1.φ1、φ2)は、第1の相では前記コ
ンデンサが各々電源電圧に近い値1で連続して充電され
得るが、第2の相および第3の相では前記インバータ段
が同相で制御されて前記コンデンサを直列に設定しかつ
前記第2の相において最後の段の出カッ−1’(B)を
電源電圧に事実上等しい電圧まで上げその後前記の第3
の相において最初の段の出カッ−P(A )を零に事実
上等しい電圧まで下げるような論理状態を与え、更に、
前記第2および第3の相中前記コンデンサの放電を防止
するだめの手段を設けたことを特徴とする論理信号増倍
回路で達成される。
路において、第1の電源端子(0)と第2の電源端子(
■DD)との間に接続された複数対の相補MO8)ラン
ジスタ(Tl−’r2.’ri−Till、T3−T4
)であって、各対がトランジスタのゲートへ接続された
制御入力端子および前記トランジスタの導通路中にある
出カッ−+’(A+ 工、B)を提供するイン・々−タ
段を構成するものと、インバー1段の出力ノードを後続
のインバータ段の出カッ−Pへ接続するコンデンサ(c
l、ai)と、全備え、前記制御入力端子へ印加された
制御信号(φ1.φ1、φ2)は、第1の相では前記コ
ンデンサが各々電源電圧に近い値1で連続して充電され
得るが、第2の相および第3の相では前記インバータ段
が同相で制御されて前記コンデンサを直列に設定しかつ
前記第2の相において最後の段の出カッ−1’(B)を
電源電圧に事実上等しい電圧まで上げその後前記の第3
の相において最初の段の出カッ−P(A )を零に事実
上等しい電圧まで下げるような論理状態を与え、更に、
前記第2および第3の相中前記コンデンサの放電を防止
するだめの手段を設けたことを特徴とする論理信号増倍
回路で達成される。
この発明の増倍回路は、制御信号(φl)で制御される
第1のインバータ(Tl−T2)、り(T3−T4)、
および第1と第2のインバータの出力ツー1間に接続さ
れたコンデンサ(C)を備え、制御信号が3つの相すな
わち(I)コンデンサ(0)のトランジスタ(Tl、T
4)を通る充電、(II)ノード(A)の電圧の2vD
Dへの上昇、オヨヒ(III)ノー1−″(A)ノ大地
電位への設定を規定し、ダイオード(DI−D2)がト
ランジスタ(Tl、T4)の導通時コンデンサ(0)の
放電を防止する。
第1のインバータ(Tl−T2)、り(T3−T4)、
および第1と第2のインバータの出力ツー1間に接続さ
れたコンデンサ(C)を備え、制御信号が3つの相すな
わち(I)コンデンサ(0)のトランジスタ(Tl、T
4)を通る充電、(II)ノード(A)の電圧の2vD
Dへの上昇、オヨヒ(III)ノー1−″(A)ノ大地
電位への設定を規定し、ダイオード(DI−D2)がト
ランジスタ(Tl、T4)の導通時コンデンサ(0)の
放電を防止する。
この発明の他の目的、特色および利点は、誰何図面に例
示した特定の実施例に関する以下の説明を読めばもつと
明白になるだろう。
示した特定の実施例に関する以下の説明を読めばもつと
明白になるだろう。
第1図はこの発明の論理信号増倍回路の回路図を示す。
この回路の第1の枝路は、電源の正端子VDDと負端子
00間に接続され、直列接続された第1のpチャネルM
OS )ランジスタTl、第1のダイオ−rDlおよび
第1のnチャネルMOS )ランノスタT2から成シ、
トランジスタT1およr):T2のゲートは−、r、/
liに梓杆式幻でから、クロック信号φlを受ける第1
の入力端子へ接続される。第2の枝路2も正端子■と負
端子Oの間に接続され、足動接続された第2のpチャネ
ルMO3+・ランノスタT3、第2のダイオ−ISD2
および第2のnチャネル+aOS トラン・ノスクT4
から成り、トランジスタT3およびT4のグー!・は、
クロック信号φ2を受ける第2の入力苓;子へ一緒に接
続される。
00間に接続され、直列接続された第1のpチャネルM
OS )ランジスタTl、第1のダイオ−rDlおよび
第1のnチャネルMOS )ランノスタT2から成シ、
トランジスタT1およr):T2のゲートは−、r、/
liに梓杆式幻でから、クロック信号φlを受ける第1
の入力端子へ接続される。第2の枝路2も正端子■と負
端子Oの間に接続され、足動接続された第2のpチャネ
ルMO3+・ランノスタT3、第2のダイオ−ISD2
および第2のnチャネル+aOS トラン・ノスクT4
から成り、トランジスタT3およびT4のグー!・は、
クロック信号φ2を受ける第2の入力苓;子へ一緒に接
続される。
この回路は、])1、T2間の共結点とT3、D2間の
共結点との間に接続されたコンデンサCも備える。第1
図には、回路の出カッ−PAでの霜、荷を表わすコンデ
ンサCLおよび出力/−ト°Bでの′にf生電荷を表わ
すコンデンサapも示されている。
共結点との間に接続されたコンデンサCも備える。第1
図には、回路の出カッ−PAでの霜、荷を表わすコンデ
ンサCLおよび出力/−ト°Bでの′にf生電荷を表わ
すコンデンサapも示されている。
クロック信号φ1 f lくわす第2.a図、クロック
信号φ2を表わす第2.b図訃よび回路のそれぞれノー
rA、Bでの電圧を示す第2.c図について、回路動作
を今からf!’I’ t、 <説明する。第1の相(す
なわち相1)中、クロック信号φ2は論理状態II I
IIにあるが、クロック信号φ1は論理状態II Q
II Kある。この相1中、トランジスタT1および
T牛は導通し、トランジスタT2およびT3&″!、オ
フであり、そしてコンデンサCはトランジスタTl、ダ
イオードゝD1、ダイオ−PD2およびトランジスタT
4’を通して電圧V −V =V −2V まで充電さ
れる。たA B DD D だし、v 、VB はそれぞれ/−pA、Bの電圧であ
”、vDDは電源電圧であり、そしてVDは各ダイオ−
rD1.D2での電圧降下である。第2の相(すなわち
相■)中、クロック信号φlおよびφ2は両方共論理状
態“O°′にあり、トランジスタT1およびT3は導通
ずるが1〜ランジスタT2およびT+はオフである。/
−1” B (d、電源電圧vDDまで上昇され、これ
はノー1Aの電圧を値 ■A−(vDD−VD )(l+ o+。L )まで上
昇させる。ただし、O,OLはそれぞれコンデンサCの
容量、ノー1Aでの容量性電荷の値である。ダイオード
DIの存在は、導通時のトランジスタ’1’ l (r
辿るコンデンサCの放電を防止する。第3の相(すなわ
ち相■)中、クロック信号φlおよびφ2は両刃共論理
状態゛1パにあシ、そして!・ランノスタT2およびT
牛は導通ずるがトランジスタT1およびT3はオフであ
る。/ −1:′ΔはトランジスタT2の導通によシ大
地電位すなわち0ボルトまで電位低下するが、これUよ
ノー+y Bの電圧を負の値V =−(1→−−)(V
−V ) BO2−cLDDD 捷で低下させる。ダイオ−rD2の存在は導通時のトラ
ンジスタT4を通るコンデンサCの放電を防止する。
信号φ2を表わす第2.b図訃よび回路のそれぞれノー
rA、Bでの電圧を示す第2.c図について、回路動作
を今からf!’I’ t、 <説明する。第1の相(す
なわち相1)中、クロック信号φ2は論理状態II I
IIにあるが、クロック信号φ1は論理状態II Q
II Kある。この相1中、トランジスタT1および
T牛は導通し、トランジスタT2およびT3&″!、オ
フであり、そしてコンデンサCはトランジスタTl、ダ
イオードゝD1、ダイオ−PD2およびトランジスタT
4’を通して電圧V −V =V −2V まで充電さ
れる。たA B DD D だし、v 、VB はそれぞれ/−pA、Bの電圧であ
”、vDDは電源電圧であり、そしてVDは各ダイオ−
rD1.D2での電圧降下である。第2の相(すなわち
相■)中、クロック信号φlおよびφ2は両方共論理状
態“O°′にあり、トランジスタT1およびT3は導通
ずるが1〜ランジスタT2およびT+はオフである。/
−1” B (d、電源電圧vDDまで上昇され、これ
はノー1Aの電圧を値 ■A−(vDD−VD )(l+ o+。L )まで上
昇させる。ただし、O,OLはそれぞれコンデンサCの
容量、ノー1Aでの容量性電荷の値である。ダイオード
DIの存在は、導通時のトランジスタ’1’ l (r
辿るコンデンサCの放電を防止する。第3の相(すなわ
ち相■)中、クロック信号φlおよびφ2は両刃共論理
状態゛1パにあシ、そして!・ランノスタT2およびT
牛は導通ずるがトランジスタT1およびT3はオフであ
る。/ −1:′ΔはトランジスタT2の導通によシ大
地電位すなわち0ボルトまで電位低下するが、これUよ
ノー+y Bの電圧を負の値V =−(1→−−)(V
−V ) BO2−cLDDD 捷で低下させる。ダイオ−rD2の存在は導通時のトラ
ンジスタT4を通るコンデンサCの放電を防止する。
第2.0図1ri、回路(1)/ −l’A、B [お
けるそれぞれの電圧の変化を示す。ノー+y Aでの出
カイを号はOボルトと実際には電源電圧■。ゎ02倍の
値との間で変るが、)−ドBでの出力信号は事実上−■
と→−”DDの間で変る。ノードAでDD の出力4i号ば、nテートネルMO3I・ランジスタ・
スイッチが浮遊しているときでさえこれらのスイッチの
良好な動作を保証しながらこれらのスイッチを制御する
ために使用されイ4)る。実際には前縁が例えばできる
限り急に立上る制御信号を使用することが望せしいけれ
ど、pチャネルMO8トランジスタ・スイッチをfli
制御するためにノーPBでの出力信号を使用することが
可能である。これは、第2.a図および第2.b図のク
ロック信号に対して少しシフトされた制御信号によって
制御される第1図の回路で容易に達成される。これらの
制御信号はその前縁が同相であるようなものであるが、
φ2の立下りはφ1の立下シよシも期間ΔTだけ遅れる
。
けるそれぞれの電圧の変化を示す。ノー+y Aでの出
カイを号はOボルトと実際には電源電圧■。ゎ02倍の
値との間で変るが、)−ドBでの出力信号は事実上−■
と→−”DDの間で変る。ノードAでDD の出力4i号ば、nテートネルMO3I・ランジスタ・
スイッチが浮遊しているときでさえこれらのスイッチの
良好な動作を保証しながらこれらのスイッチを制御する
ために使用されイ4)る。実際には前縁が例えばできる
限り急に立上る制御信号を使用することが望せしいけれ
ど、pチャネルMO8トランジスタ・スイッチをfli
制御するためにノーPBでの出力信号を使用することが
可能である。これは、第2.a図および第2.b図のク
ロック信号に対して少しシフトされた制御信号によって
制御される第1図の回路で容易に達成される。これらの
制御信号はその前縁が同相であるようなものであるが、
φ2の立下りはφ1の立下シよシも期間ΔTだけ遅れる
。
相lがコンデンycの充電を確保するのに役立ちかつ第
2.0図が7−1AおよびBでの中間レベルの電圧の存
在を示すことは前述した。たいていの用途では、この中
間レベルが不都合でない。しかし、相工の期間△TI′
i、低い値のコンデンサOX4通抵抗ができるだけ低い
トランジスタT1およびT4として大きなチャネルを有
するトランジスタ、および低抵抗のグイ、1−rを選ぶ
ことで短縮できるのは明らかである。
2.0図が7−1AおよびBでの中間レベルの電圧の存
在を示すことは前述した。たいていの用途では、この中
間レベルが不都合でない。しかし、相工の期間△TI′
i、低い値のコンデンサOX4通抵抗ができるだけ低い
トランジスタT1およびT4として大きなチャネルを有
するトランジスタ、および低抵抗のグイ、1−rを選ぶ
ことで短縮できるのは明らかである。
第3図の回路は、単一の制御信号φから所要の制御信号
φlおよびφ2が発生される増倍回路を示す。第3図に
おいてもf! 1図と同一の素子は同一符号で示す。従
って、トランジスタT1〜T4、コンデンサC1ダイオ
ードD1およびD2並びvc/−PAの容量性電荷OL
がある。制御信号φは、一方ではトランジスタTlおよ
びT2のゲートへ印加され、他方ではトランジスタT5
およびT6のゲートへ印加される。
φlおよびφ2が発生される増倍回路を示す。第3図に
おいてもf! 1図と同一の素子は同一符号で示す。従
って、トランジスタT1〜T4、コンデンサC1ダイオ
ードD1およびD2並びvc/−PAの容量性電荷OL
がある。制御信号φは、一方ではトランジスタTlおよ
びT2のゲートへ印加され、他方ではトランジスタT5
およびT6のゲートへ印加される。
トランジスタT5&j:p型であって、トランジスタT
3とノー1Bの間でトランジスタT3と直列に接続され
る。トランジスタT6はn型であって、トランジスタT
4と並列に接続さオする。
3とノー1Bの間でトランジスタT3と直列に接続され
る。トランジスタT6はn型であって、トランジスタT
4と並列に接続さオする。
トランジスタ対T 5− T 6はトランジスタ対T3
−T+と共に制御信号φとトランジスタT3およびT4
のゲートに存在する信号との間でOR++機能を行う論
理ゲートを形成する。上述のゲートに存在する信号は、
相補トランジスタ対T7−T8によって形成されたイン
バータで反転されかつコンデンサCOで遅延された、ノ
ードAでの信号である。このように、第3図の回路では
乗算回路の動作を確保するのに単一の制御信号が必要で
ある。
−T+と共に制御信号φとトランジスタT3およびT4
のゲートに存在する信号との間でOR++機能を行う論
理ゲートを形成する。上述のゲートに存在する信号は、
相補トランジスタ対T7−T8によって形成されたイン
バータで反転されかつコンデンサCOで遅延された、ノ
ードAでの信号である。このように、第3図の回路では
乗算回路の動作を確保するのに単一の制御信号が必要で
ある。
第1図および第3図の回路は、浮遊ダイオ−1(すなわ
ち基板または電源端子から離れた、回路の任意の点に接
続され得るダイオード)をもつ必要があることt示す。
ち基板または電源端子から離れた、回路の任意の点に接
続され得るダイオード)をもつ必要があることt示す。
スイス特許第581904号はこの条件を満足するダイ
オ−1の製造方法に言及する。他の解決策は、バイポー
ラ・トランジスタ(そのコレクタが基板へ接続されてい
る)のペース−エミッタ・ダイオ−1を使用することで
あり、これも等しく可能である。そのような構成は、例
えば[固体回路のIEEE J J第5c−13巻、第
6号(1978年12月号)に掲載されたヤニス・ビー
・テシイビデイス(Yannis P、Tsividj
、s )他著の論文” C!MOS電圧基準”に述べら
れている。第4.8図はn段の増倍回路を示す。第1図
と同一の素子には同一符号を付けた。従って、枝路1は
トランジスタTIおよびT2によって構成され、信号φ
IKよって制御されかつダイオードD1と直列に接続さ
れ、他方枝路2はトランジスタT3およびT4によって
構成され、信号φ2によって制御されかっダイオ−PD
2と直列に接続される。第4.8図の回路は図示の枝路
1のような中間の枝路の存在によって第1図の回路と区
別され、中間の各枝路は電源端子0とVの間で2個のダ
イオ−1:′’ D ”1およびDi+1と直列に接続
された相浦型過トランジスタ対T1およびTi→−1t
こよって構成されかつ信号φ1によって制御される。ダ
イ=−’ 1.’ DiおよびDi−)lに共通の点I
は、中間枝路lのノーPを作シかつ一方ではコンデンサ
C1(その他端は後続の中間枝路のノーI?または枝路
2のノー1Bへ接続されている)の一端へ接続され他方
では先行の中間枝路へ接続されたコンデンサまたはコン
デンサC1の一端へ接続される。
オ−1の製造方法に言及する。他の解決策は、バイポー
ラ・トランジスタ(そのコレクタが基板へ接続されてい
る)のペース−エミッタ・ダイオ−1を使用することで
あり、これも等しく可能である。そのような構成は、例
えば[固体回路のIEEE J J第5c−13巻、第
6号(1978年12月号)に掲載されたヤニス・ビー
・テシイビデイス(Yannis P、Tsividj
、s )他著の論文” C!MOS電圧基準”に述べら
れている。第4.8図はn段の増倍回路を示す。第1図
と同一の素子には同一符号を付けた。従って、枝路1は
トランジスタTIおよびT2によって構成され、信号φ
IKよって制御されかつダイオードD1と直列に接続さ
れ、他方枝路2はトランジスタT3およびT4によって
構成され、信号φ2によって制御されかっダイオ−PD
2と直列に接続される。第4.8図の回路は図示の枝路
1のような中間の枝路の存在によって第1図の回路と区
別され、中間の各枝路は電源端子0とVの間で2個のダ
イオ−1:′’ D ”1およびDi+1と直列に接続
された相浦型過トランジスタ対T1およびTi→−1t
こよって構成されかつ信号φ1によって制御される。ダ
イ=−’ 1.’ DiおよびDi−)lに共通の点I
は、中間枝路lのノーPを作シかつ一方ではコンデンサ
C1(その他端は後続の中間枝路のノーI?または枝路
2のノー1Bへ接続されている)の一端へ接続され他方
では先行の中間枝路へ接続されたコンデンサまたはコン
デンサC1の一端へ接続される。
第4.1図の回路動作は第1図のものに似ている。しか
しながら、中間枝路と同数の相補制御信号φ工があるこ
と、そして各中間枝路iが一方では先行枝路のために枝
路2の役割tなし他方では後続枝路のため(枝路lの役
割をなす。
しながら、中間枝路と同数の相補制御信号φ工があるこ
と、そして各中間枝路iが一方では先行枝路のために枝
路2の役割tなし他方では後続枝路のため(枝路lの役
割をなす。
第4.b図ないし第牛、d図は、わずか3つの枝路すな
わち枝路1、枝路iおよび枝路2から成る第4.8図と
同様な回路の制御信号を示す。相I′の間中、信号φi
およびφ2は“1″状態にあるが、信号φ゛lは゛0″
状態にある。コンデンサC1rliトランジスタ、T1
、ダイオ−1−”DI。
わち枝路1、枝路iおよび枝路2から成る第4.8図と
同様な回路の制御信号を示す。相I′の間中、信号φi
およびφ2は“1″状態にあるが、信号φ゛lは゛0″
状態にある。コンデンサC1rliトランジスタ、T1
、ダイオ−1−”DI。
ダイオ−1’Di+1およびトランジスタT i、 +
1を而して充電される。′相工“の間中、信号φ2は°
゛1″1″状態が、信号φlおよびφ11.11101
1状態にある。コンデンサ0iu)うyジメタT1、ダ
イオ−)’D i、ダイオ−1・ゝD2およびトランジ
スタ対 相1′ および■“はコンデンサc1およびclを充電
するのに役立つ。相■の間中、全ての信号φ1.φ1お
よびφ2は°゛0′′0′′状態ノー1”Bでの電位は
電源電圧に近い値まで上昇し、枝路1のノーPIの電位
は電源電圧の2倍に近い値まで上昇し、そしてノードA
の電位は電源電圧の3倍Vこ近い値1で上昇する。ノー
PAで達した実際の値は、使用した技術で許容できる電
圧(ダイオ−1このブレイクダウン電圧)および各ノー
ドニ存在する漏洩に依存する。相In中、全ての信号φ
1.φ1およびφ2は゛1″状態にあり、これは/−r
Aでの電位をOまで下降させる。
1を而して充電される。′相工“の間中、信号φ2は°
゛1″1″状態が、信号φlおよびφ11.11101
1状態にある。コンデンサ0iu)うyジメタT1、ダ
イオ−)’D i、ダイオ−1・ゝD2およびトランジ
スタ対 相1′ および■“はコンデンサc1およびclを充電
するのに役立つ。相■の間中、全ての信号φ1.φ1お
よびφ2は°゛0′′0′′状態ノー1”Bでの電位は
電源電圧に近い値まで上昇し、枝路1のノーPIの電位
は電源電圧の2倍に近い値まで上昇し、そしてノードA
の電位は電源電圧の3倍Vこ近い値1で上昇する。ノー
PAで達した実際の値は、使用した技術で許容できる電
圧(ダイオ−1このブレイクダウン電圧)および各ノー
ドニ存在する漏洩に依存する。相In中、全ての信号φ
1.φ1およびφ2は゛1″状態にあり、これは/−r
Aでの電位をOまで下降させる。
この発明を特定の実施例について説明したが範囲を超え
ないかぎ!ll変形や変更を行なえることは明らかであ
る。
ないかぎ!ll変形や変更を行なえることは明らかであ
る。
この発明によ、ltば、消費電力が極めて少ない増倍回
路が得られる効果がある。
路が得られる効果がある。
第1図はこの発明に係る増4H’G回路を示す回路図、
第2.a図ないし第2.シ図は第1図の回路の人力(i
:t ””7および出力4.1号を示す波形図、第3図
は単一の制御人力を要する池の増倍回路を示す回路図、
第4−6dし1は11段の増倍回路を示す回路図、そし
て第牛、b図ないし第1.6図は3段の増倍回路のだめ
の制御信号を示す波形図である。 T1〜T牛・・トランジスタ、D1〜D2・・・ダイオ
−1、c・・・コンデンサ。 FIG、 3
第2.a図ないし第2.シ図は第1図の回路の人力(i
:t ””7および出力4.1号を示す波形図、第3図
は単一の制御人力を要する池の増倍回路を示す回路図、
第4−6dし1は11段の増倍回路を示す回路図、そし
て第牛、b図ないし第1.6図は3段の増倍回路のだめ
の制御信号を示す波形図である。 T1〜T牛・・トランジスタ、D1〜D2・・・ダイオ
−1、c・・・コンデンサ。 FIG、 3
Claims (1)
- 1.0MO8技術で実施できる論理信号増倍回路におい
て、 第1の電源端子(0)と第2の電源端子(〜■DD)と
の間に接続された複数対の補助MOSトランジスタ(T
l−T2.Ti−Ti+1゜’r3−’r4)であって
、各対がトランジスタのゲートへ接続された制御入力端
子および前記トランジスタのzn゛通路中にある出カッ
−P(A、■+ B )?L−提供するインバータ段を
構成するものと、 インバータ段の出カッ−rを後続のインバータ段の出力
/−yへ接続するコンデンサ(C1,Oi)と、を(I
iiiえ、 前記制御入力端子へ印加された制御信号(φ1.φ1.
φ2)は、第1の相では前記コンデンサが各々電源電圧
に近い値まで連続して充電され得るが、第2の相および
第3の相では前記インバータ段が同相で制御されて前記
コンデンサを直列に設定しかつ前記第2の相において最
後の段の出カッ−r(B)を電源電圧に事実上等しい電
圧まで上げその後前記の第3の相において最初の段の出
カッ−1(A’)を零に事実上等しい電圧まで下げるよ
うな論理状態を与え、 更に、前記第2および第3の相中前記コンデンサの放電
を防止するだめの手段 を設けたことを特徴とする論理信号増倍回路。 2、 コンデンサの放電を防止するだめの手段は、最初
の段の出カッ−r(A)と電源の正端子(■DD)との
間で前記最初の段のトランジスタの導通路中に接続され
た第1のダイオ−)’(DI)と、 最後の段の出カッ−1(B)と電源の負端子(0)との
間で前記最後の段の・トランジスタの導通路中に接続さ
れた第2のダイオ−1(D2)と、 中間の段のトランジスタの導通路中に接続された第3の
ダイオ−r(Dl)およヒ第牛のダイオ−1’ (D
j、 + 1 )と、にょって構成され、 前記第3のダイオ−rが出力/−1’(1)と正端子(
■DD)の間に接続され、そして前記第4のダイオ−1
が前記出カッ−1(1)と負端子(0)の間VC接続さ
れる、 ことを特徴とする特許請求の範囲第1項記載の論理信号
増倍回路。 3、 ダイオ−12は、互に逆のタイプのドープ剤でド
−ゾされた連h’、領域を有する多結晶シリコン層中に
形成されることf:特徴とする特許請求の範囲第2項記
載の論理信号増倍回路。 4、 ダイオ−1ばバイアj−゛−ラ・トランジスタの
ペース・エミッタ接合によって形成され、前記バイポー
ラ・トランジスタのコレクタが回路の基鈑へ接続される
’l’1.;’I’錆求の範囲第2項記載の論理信号増
倍回路。 5 最初の段の制御信号から前記制御信号を発生するた
めの手段を設けた ことを特徴とする特許請求の範囲第
1項記載の論理信号増倍回路。 6、第1のトランジスタ対(TlおよびT2)によって
構成された第1の段、第2のトランジスタ対(T3およ
びTり[よって構成された第2の段、並びに前記第1の
段と前記第2の段との間に接続された第1のコンデンサ
(0)を備えた論理信号増倍回路において、前記第1の
段の制御信号から前記第2の段の制御信号を供給するだ
めの手段は、 前記第1の段の制御信号(φ)[よって制御される第3
のインバータ段を形成し、かつ前記第2のトランジスタ
対のトランジスタと一緒に: OR−T型論理ゲートを
構成するように接続された第3の相補トランジスタ対(
T5およびT6)と、 電源端子間で直列に接続され、前記第1の段の出カッ−
H1l / A)に接続される入力端子および前記第2
の段の制御人力端子に接続される出力4’+子を41す
る第4のインバータ段を形成する第4の相補トランジス
タ対(T7およびT8)と、 前記第4のインバータ段の出カ端、子に共通の点と前記
第2の段の制御入力端子に共通の点との間に接続きれ、
かつ前記第1のコンデンサの充電を二′1−ずのVこ充
分な遅延を確保する第2のコンデンサ(CO)と、 を合むことを特徴とする特許請求の範囲第5項記載の論
理信シ)増倍回路。 7 増倍回路の出力信−シ」は、切換え式コンデンサ回
路中でスイッチとして使用されるMOS トランジスタ
のゲートへ印加されることを特徴とする特ir 請求の
範囲第1項ないし第6項のいずれか記載の論理信号増倍
回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH5127/83-9 | 1983-09-21 | ||
CH512783A CH651177GA3 (ja) | 1983-09-21 | 1983-09-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6087522A true JPS6087522A (ja) | 1985-05-17 |
JPH07105714B2 JPH07105714B2 (ja) | 1995-11-13 |
Family
ID=4288381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59197014A Expired - Lifetime JPH07105714B2 (ja) | 1983-09-21 | 1984-09-21 | 論理信号増倍回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4656574A (ja) |
JP (1) | JPH07105714B2 (ja) |
CH (1) | CH651177GA3 (ja) |
DE (1) | DE3432418C2 (ja) |
GB (1) | GB2148618B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108333915A (zh) * | 2018-03-30 | 2018-07-27 | 宗仁科技(平潭)有限公司 | 时间信号赋值电路、减法计数器以及倒计时装置 |
Families Citing this family (7)
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---|---|---|---|---|
GB8811458D0 (en) * | 1988-05-13 | 1988-06-15 | Am Int | Two phase multiplexer circuit |
JP3000633B2 (ja) * | 1990-07-18 | 2000-01-17 | セイコーエプソン株式会社 | 電子機器 |
DE4103675C2 (de) * | 1991-02-07 | 1993-10-21 | Telefunken Microelectron | Schaltung zur Spannungsüberhöhung von Wechselspannungs-Eingangssignalen |
US5870639A (en) * | 1996-03-04 | 1999-02-09 | Eastman Kodak Company | Optical data recording circuit for a photographic camera |
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FR2773019B1 (fr) * | 1997-12-24 | 2001-10-12 | Sgs Thomson Microelectronics | Dispositif de generation d'une impulsion de tension |
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JPS574182B2 (ja) * | 1974-02-14 | 1982-01-25 | ||
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CH581904A5 (ja) * | 1974-08-29 | 1976-11-15 | Centre Electron Horloger | |
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CH1057575A4 (ja) * | 1975-08-14 | 1977-03-15 | ||
US4049979A (en) * | 1976-08-24 | 1977-09-20 | National Semiconductor Corporation | Multi-bootstrap driver circuit |
CH621917B (fr) * | 1977-06-27 | Centre Electron Horloger | Dispositif integre de commande. | |
DE2947712C2 (de) * | 1979-11-27 | 1984-07-05 | EUROSIL electronic GmbH, 8057 Eching | Schaltungsanordnung in integrierter MOS-Technik zur impulsartigen Speisung einer Last |
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DE3327393A1 (de) * | 1983-07-29 | 1985-02-14 | Robert Bosch Gmbh, 7000 Stuttgart | Steuereinrichtung zum schnelleren schalten eines elektromagnetischen verbrauchers, insbesondere in verbindung mit brennkraftmaschinen |
-
1983
- 1983-09-21 CH CH512783A patent/CH651177GA3/fr not_active IP Right Cessation
-
1984
- 1984-09-04 DE DE3432418A patent/DE3432418C2/de not_active Expired - Fee Related
- 1984-09-06 GB GB08422543A patent/GB2148618B/en not_active Expired
- 1984-09-17 US US06/651,335 patent/US4656574A/en not_active Expired - Lifetime
- 1984-09-21 JP JP59197014A patent/JPH07105714B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS52120746A (en) * | 1976-04-05 | 1977-10-11 | Mitsubishi Electric Corp | Pulse circuit |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN108333915A (zh) * | 2018-03-30 | 2018-07-27 | 宗仁科技(平潭)有限公司 | 时间信号赋值电路、减法计数器以及倒计时装置 |
CN108333915B (zh) * | 2018-03-30 | 2023-05-23 | 宗仁科技(平潭)有限公司 | 时间信号赋值电路、减法计数器以及倒计时装置 |
Also Published As
Publication number | Publication date |
---|---|
CH651177GA3 (ja) | 1985-09-13 |
JPH07105714B2 (ja) | 1995-11-13 |
US4656574A (en) | 1987-04-07 |
DE3432418C2 (de) | 1995-07-13 |
GB2148618A (en) | 1985-05-30 |
GB2148618B (en) | 1987-01-28 |
DE3432418A1 (de) | 1985-03-28 |
GB8422543D0 (en) | 1984-10-10 |
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