JPS6084877A - 高周波用バイポ−ラトランジスタの製造方法 - Google Patents
高周波用バイポ−ラトランジスタの製造方法Info
- Publication number
- JPS6084877A JPS6084877A JP59145202A JP14520284A JPS6084877A JP S6084877 A JPS6084877 A JP S6084877A JP 59145202 A JP59145202 A JP 59145202A JP 14520284 A JP14520284 A JP 14520284A JP S6084877 A JPS6084877 A JP S6084877A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- insulating material
- insulating
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 150000003377 silicon compounds Chemical class 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
- H01L29/66303—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor with multi-emitter, e.g. interdigitated, multi-cellular or distributed emitter
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/02—Contacts, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/151—Simultaneous diffusion
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高周波、即ち例えば100MHz以上の周波数
で動作する、バイポーラトランジスタの製造方法に関す
る。
で動作する、バイポーラトランジスタの製造方法に関す
る。
一般的には、高周波の下で動作させるノくイポーラトラ
ンジスタは、その1主面上におけるコレクター接続と、
例えば平行かつ交互の領域で構成ささる他の主面上にお
けるエミッタ領域および、ベース領域とを包含する。こ
のようなトランジスタの動作特性を改善するために、こ
れら領域はできるだけ狭くかつ近接して配置することが
好ましい。
ンジスタは、その1主面上におけるコレクター接続と、
例えば平行かつ交互の領域で構成ささる他の主面上にお
けるエミッタ領域および、ベース領域とを包含する。こ
のようなトランジスタの動作特性を改善するために、こ
れら領域はできるだけ狭くかつ近接して配置することが
好ましい。
所定の表面を有するトランジスタに対し、前記配置によ
り、より一層高い高周波の下で動作させる、:とができ
、また所定の周波数で動作するトランジスタに対しては
、該配置は動作出力を増大させることを可能とし、かつ
雑音特性を低減することを可能とする。
り、より一層高い高周波の下で動作させる、:とができ
、また所定の周波数で動作するトランジスタに対しては
、該配置は動作出力を増大させることを可能とし、かつ
雑音特性を低減することを可能とする。
本発明はエミッタ領域およびベース領域の寸法を最小化
し、かつこれら2種の領域間の距離を著しく減少させる
ことを可能とする、トランジスタの製造方法を目的とし
、またかくして得られるトランジスタの新規な構造にも
関連する。本発明の方法によれば、ベース領域およびエ
ミッタ領域を画成するために、従ってこれらの間の間隔
を制限するために、わざわざマスクを連続的に配列する
必要がなく、逆に、エミッタ領域およびベース領域の寸
法および構造は最初のただ1度のマスク形成によって決
定され、これによって連続的なマスク配列のための位置
決めに関る、許容誤差を見積る必要がなくなる。
し、かつこれら2種の領域間の距離を著しく減少させる
ことを可能とする、トランジスタの製造方法を目的とし
、またかくして得られるトランジスタの新規な構造にも
関連する。本発明の方法によれば、ベース領域およびエ
ミッタ領域を画成するために、従ってこれらの間の間隔
を制限するために、わざわざマスクを連続的に配列する
必要がなく、逆に、エミッタ領域およびベース領域の寸
法および構造は最初のただ1度のマスク形成によって決
定され、これによって連続的なマスク配列のための位置
決めに関る、許容誤差を見積る必要がなくなる。
本発明のトランジスタは、その半導体チップ表面に、ベ
ース領域とエミッタ領域とを形成している明らかに導電
性型の交互領域を含んでいる。ベース領域は金属珪素化
合物から構成される少なくとも1つの第1導電体居と絶
縁性の第2層とを含むサンドイッチ構造で被覆されてお
り、絶縁性盛り部が該サンドイッチの側壁に適用されて
いて、ベースおよびエミッタ領域の境界を覆うように広
がっている。また、エミッタ領域は、前記絶縁性第2層
上にはみ出している少なくとも1つの導体層で覆われて
いる。
ース領域とエミッタ領域とを形成している明らかに導電
性型の交互領域を含んでいる。ベース領域は金属珪素化
合物から構成される少なくとも1つの第1導電体居と絶
縁性の第2層とを含むサンドイッチ構造で被覆されてお
り、絶縁性盛り部が該サンドイッチの側壁に適用されて
いて、ベースおよびエミッタ領域の境界を覆うように広
がっている。また、エミッタ領域は、前記絶縁性第2層
上にはみ出している少なくとも1つの導体層で覆われて
いる。
本発明のトランジスタの製造方法は、
a) 第1の型の導電性珪素基板上に、第1の型の導電
性のドーパントでドープした金属珪素化合物の第1層を
形成し、 b) 第1の絶縁物質の第2層を積層し、C) 平行な
帯状領域網を所定の位置に与えるように、前記第1層お
よび第2層を除去し、d) 第2の絶縁物質の第3層を
均一に積層し、e) 平担部を除去するが、前記第1層
および第2層により構成される帯状領域の縁部に対し、
所定の位置に盛り部が残されるように、第3層を異方性
エツチングに付し、 [) 一方ではエミッタ領域を形成するために、前記帯
状領域間の間隙から、第2の型の導電性物質のドーピン
グを行い、他方ではベース接続領域を形成するために、
前記珪素化合物中に含まれるドーパントを拡散させる、 各工程を含むことを特徴とする。前記珪素化合物はチタ
ンの珪素化合物であり得、第1絶縁物質は窒化珪素であ
り、また第2絶縁物質は酸化珪素であり得る。
性のドーパントでドープした金属珪素化合物の第1層を
形成し、 b) 第1の絶縁物質の第2層を積層し、C) 平行な
帯状領域網を所定の位置に与えるように、前記第1層お
よび第2層を除去し、d) 第2の絶縁物質の第3層を
均一に積層し、e) 平担部を除去するが、前記第1層
および第2層により構成される帯状領域の縁部に対し、
所定の位置に盛り部が残されるように、第3層を異方性
エツチングに付し、 [) 一方ではエミッタ領域を形成するために、前記帯
状領域間の間隙から、第2の型の導電性物質のドーピン
グを行い、他方ではベース接続領域を形成するために、
前記珪素化合物中に含まれるドーパントを拡散させる、 各工程を含むことを特徴とする。前記珪素化合物はチタ
ンの珪素化合物であり得、第1絶縁物質は窒化珪素であ
り、また第2絶縁物質は酸化珪素であり得る。
本発明の前記目的、特徴並びにその他の特徴は、添付第
1図〜第5図を参照して記載される特定の実施態様に関
する以下の記述から、より一層明らかとなるであろう。
1図〜第5図を参照して記載される特定の実施態様に関
する以下の記述から、より一層明らかとなるであろう。
これらの図は本発明のトランジスタの製造の連続的な工
程を示すものである。
程を示すものである。
これら各挿図において、いずれの寸法も、半導体の表示
において使用される縮尺で示されているわけではないこ
とは明らかである。
において使用される縮尺で示されているわけではないこ
とは明らかである。
本発明のトランジスタを製造するための初めの構造は、
例えば珪素などの半導体チップであり、N”(図示せず
)、N−およびP型にドープされた連続層を含んでいる
。該N+およびN一層はコレクタおよびコレクタ接続用
の層であり、コレクタの金属被覆はN+層上に堆積され
る。N−型の層1は、例えばエビクキシーによってN+
型の基板上に形成され、P型の層2は、例えば拡散法ま
たはイオン注入および再分配による方法もしくはまたエ
ピタキシー法によって形成される。
例えば珪素などの半導体チップであり、N”(図示せず
)、N−およびP型にドープされた連続層を含んでいる
。該N+およびN一層はコレクタおよびコレクタ接続用
の層であり、コレクタの金属被覆はN+層上に堆積され
る。N−型の層1は、例えばエビクキシーによってN+
型の基板上に形成され、P型の層2は、例えば拡散法ま
たはイオン注入および再分配による方法もしくはまたエ
ピタキシー法によって形成される。
P型層2の表面上には、第1図に示したように、連続的
に金属珪素化合物層3右よび絶縁物質の層4が積層され
る。この金属珪素層3は、P型のドーパント、例えば硼
素で強くドープされている。
に金属珪素化合物層3右よび絶縁物質の層4が積層され
る。この金属珪素層3は、P型のドーパント、例えば硼
素で強くドープされている。
これはチタンの珪素化合物Tl512またはタングステ
ンの珪素化合物WSi2の層であり得る。該層の厚さは
、例えば2000〜3000人の範囲内であり得る。
ンの珪素化合物WSi2の層であり得る。該層の厚さは
、例えば2000〜3000人の範囲内であり得る。
この層は各種方法、例えば珪素と金属とを同時にスパッ
タリングするか、もしくは電子ビームによる蒸着によっ
て形成することができる。この層の重要な特徴は抵抗率
が低い点にある。
タリングするか、もしくは電子ビームによる蒸着によっ
て形成することができる。この層の重要な特徴は抵抗率
が低い点にある。
絶縁層4は、例えば窒化珪素の層であり得る。
これは2000人程度0厚さであり得る。
この後、2つの層3および4に同時に帯状領域5を形成
する。この領域はエミッタ用領域を形成するのに適した
領域となる。この除去はあらゆる公知の古典的方法によ
って行うことができ、例えば真空下でマスク形成し、次
いでプラズマエツチングすることにより実施できる。
する。この領域はエミッタ用領域を形成するのに適した
領域となる。この除去はあらゆる公知の古典的方法によ
って行うことができ、例えば真空下でマスク形成し、次
いでプラズマエツチングすることにより実施できる。
第2図に示したように、次いで例えば酸化珪素などの第
2の絶縁物質の均一な層6を積層する。
2の絶縁物質の均一な層6を積層する。
この積層は低圧かつそれ程高くない温度下で気相中で行
われる。この層の厚さは以下で明らかにされるように、
必要に応じて選ばれる。
われる。この層の厚さは以下で明らかにされるように、
必要に応じて選ばれる。
第3図に示された工程においては、珪素層6を活性プラ
ズマイオンにより、もしくはイオンスパッタリング装置
により異方性エツチング処理する。
ズマイオンにより、もしくはイオンスパッタリング装置
により異方性エツチング処理する。
このエツチングの結果、存在するシリカ層が完全に除去
され、完全に平担になる。しかしながら、層3および4
の一部の重りによって形成される帯状領域の境界におけ
るシリカの盛り部7は残される。これら盛り部の底部に
おける大きさaは酸化物層6の厚さに本質的に依存する
。この厚さはまたエツチング法を考慮して選択され、そ
の結果以下に述べるように、エミッタ領域とベース接続
領域との間のあらゆる接触を回避するのに十分な大きさ
aの盛り部が得られる。
され、完全に平担になる。しかしながら、層3および4
の一部の重りによって形成される帯状領域の境界におけ
るシリカの盛り部7は残される。これら盛り部の底部に
おける大きさaは酸化物層6の厚さに本質的に依存する
。この厚さはまたエツチング法を考慮して選択され、そ
の結果以下に述べるように、エミッタ領域とベース接続
領域との間のあらゆる接触を回避するのに十分な大きさ
aの盛り部が得られる。
この後、第4図に示すように、該チップの表面上にN型
に強くドープされた多結晶珪素層8が積層され、一方で
エミッタ領域を形成するように多結晶珪素層8中に含ま
れるN型ドーパント原子を基板中に拡散させ、他方で金
属珪素層3中に含有された、例えば硼素などのP型ドー
パント原子を基板中に拡散させるために、チップを加熱
する。
に強くドープされた多結晶珪素層8が積層され、一方で
エミッタ領域を形成するように多結晶珪素層8中に含ま
れるN型ドーパント原子を基板中に拡散させ、他方で金
属珪素層3中に含有された、例えば硼素などのP型ドー
パント原子を基板中に拡散させるために、チップを加熱
する。
絶縁性盛り部7の大きさaは、エミッタ領域9およびベ
ース接続領域10が該拡散工程によって再結合しないよ
うな値として選ばれる。
ース接続領域10が該拡散工程によって再結合しないよ
うな値として選ばれる。
最後に、第5図に示したように、各エミッタ領域が抵抗
、いわゆる安定抵抗の介在により連結されなければなら
ないような一般的な場合には、多結晶珪素層8上に接続
用金属層を積層する。更に、安定抵抗が垂直である場合
、もしくはまた安定抵抗が存在しないような場合には、
エミッタ接続用金属層は第5図に示すように指状に分岐
させずに連続的に形成することができる。ベース領域2
における金属接続は、チタンの珪素化合物の帯状領域上
の、該領域2の各側部に設けられる。
、いわゆる安定抵抗の介在により連結されなければなら
ないような一般的な場合には、多結晶珪素層8上に接続
用金属層を積層する。更に、安定抵抗が垂直である場合
、もしくはまた安定抵抗が存在しないような場合には、
エミッタ接続用金属層は第5図に示すように指状に分岐
させずに連続的に形成することができる。ベース領域2
における金属接続は、チタンの珪素化合物の帯状領域上
の、該領域2の各側部に設けられる。
第4図および第5図においては、多結晶珪素層8および
接続用層11が、エミッタの領域にのるように、帯状形
に切断されたものとして示されている。この切断を可能
とするマスク形成は厳密な位置決めを必要としないこと
に注目すべきである。というのは、層8および11は多
少とも窒化珪素の帯状領域4の上方にはみ出すことが可
能であるからである。
接続用層11が、エミッタの領域にのるように、帯状形
に切断されたものとして示されている。この切断を可能
とするマスク形成は厳密な位置決めを必要としないこと
に注目すべきである。というのは、層8および11は多
少とも窒化珪素の帯状領域4の上方にはみ出すことが可
能であるからである。
更にまた、多結晶珪素層8および接続用層11はエミッ
タの領域の輪郭に従って帯状形に切断される必要はない
が、チップ表面上に均一に設けられ、その結果3および
lOの格子状接触領域を、窒化硼素層4によって分離で
きる。
タの領域の輪郭に従って帯状形に切断される必要はない
が、チップ表面上に均一に設けられ、その結果3および
lOの格子状接触領域を、窒化硼素層4によって分離で
きる。
本発明の1変形に従えば、エミッタ領域を、多結晶珪素
層からの拡散以外の拡散法によっても形成できる。例え
ば、古典的なガス相による拡散法、注入法並びに今日好
ましいものとされている多結晶珪素を用いることを含む
前述のような方法を利用することができる。
層からの拡散以外の拡散法によっても形成できる。例え
ば、古典的なガス相による拡散法、注入法並びに今日好
ましいものとされている多結晶珪素を用いることを含む
前述のような方法を利用することができる。
既に記載したような本発明の方法の大きな利点の1つは
、第1図に示したような単一の厳密なマスク形成のみが
全工程を通して必要であるにすぎず、その結果エミッタ
領域とベース領域との間の大きな保護領域を予め準備す
る必要がないことにある。かくして、所定のエツチング
法に対して、例えば第1図に示した工程においては1.
2μの間隔て2μの幅を有する帯状領域を形成できるの
で、従来の連続的なマスクの配列を形成する方法によっ
て達成されるよりも、はぼ2倍の集積密度を達成するこ
とができる。
、第1図に示したような単一の厳密なマスク形成のみが
全工程を通して必要であるにすぎず、その結果エミッタ
領域とベース領域との間の大きな保護領域を予め準備す
る必要がないことにある。かくして、所定のエツチング
法に対して、例えば第1図に示した工程においては1.
2μの間隔て2μの幅を有する帯状領域を形成できるの
で、従来の連続的なマスクの配列を形成する方法によっ
て達成されるよりも、はぼ2倍の集積密度を達成するこ
とができる。
第1図〜第5図は、夫々本発明による高周波型バイポー
ラトランジスタの製造工程を説明するための概略的な図
である。 (主な参照番号) I N−型層、2 P型層、3 第1層、4 絶縁層、
5 帯状領域間の間隙、6 第2絶縁層、 7 盛り
部、 8 多結晶珪素層、 9 エミッタ領域、lOベース領
域、 11 金属層 代 理 人 弁理士 新居 正彦
ラトランジスタの製造工程を説明するための概略的な図
である。 (主な参照番号) I N−型層、2 P型層、3 第1層、4 絶縁層、
5 帯状領域間の間隙、6 第2絶縁層、 7 盛り
部、 8 多結晶珪素層、 9 エミッタ領域、lOベース領
域、 11 金属層 代 理 人 弁理士 新居 正彦
Claims (4)
- (1) a) 第1の型の導電性珪素基板2上に、第1
の型の導電性ドーパントで強くドープされた金属珪素化
合物の第1層3を形成し、 b) 第1の絶縁物質の第2層4を積層し、C) 該第
1層および絶縁性第2層を除去して、平行な帯状領域を
形成し、 d) 第2の絶縁性物質の均一な第3層6を積層し、 e) 平面部を除去し、かつ一方で盛り部7が、前記第
1および第2層から構成される帯状領域の縁部に残され
るように、前記第3層を異方性エツチングし、 f) 一方ではエミッタ領域を形成するために、前記帯
状領域間の間隙部5から、第2の型の導電 ゛性物質の
ドーピングを行い、他方でベース接続領域の形成のため
に、前記珪素化合物層3内に含まれるドーパントを拡散
させる、 各工程を含むことを特徴とする高周波型バイポーラトラ
ンジスタの製造方法。 - (2)前記絶縁性感り部の形成後、エミッタ領域を拡散
によって形成するため、第2の型の導電体によりドープ
された多結晶珪素層を積層することからなる工程を包含
することを特徴とする特許請求の範囲第1項記載の方法
。 - (3)前記金属珪素化合物がチタンの珪素化合物である
ことを特徴とする特許請求の範囲第1項記載の方法。 - (4)前記第1の絶縁性物質が窒化珪素であり、かつ前
記第2の絶縁性物質がシリカであることを特徴とする特
許請求の範囲第1項記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8311737 | 1983-07-13 | ||
FR8311737A FR2549293B1 (fr) | 1983-07-13 | 1983-07-13 | Transistor bipolaire haute frequence et son procede de fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6084877A true JPS6084877A (ja) | 1985-05-14 |
Family
ID=9290832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59145202A Pending JPS6084877A (ja) | 1983-07-13 | 1984-07-12 | 高周波用バイポ−ラトランジスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4586968A (ja) |
EP (1) | EP0135408A1 (ja) |
JP (1) | JPS6084877A (ja) |
FR (1) | FR2549293B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8267372B2 (en) | 2008-12-19 | 2012-09-18 | Ckd Corporation | Cover-equipped manual valve |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60220975A (ja) * | 1984-04-18 | 1985-11-05 | Toshiba Corp | GaAs電界効果トランジスタ及びその製造方法 |
US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
US4632713A (en) * | 1985-07-31 | 1986-12-30 | Texas Instruments Incorporated | Process of making Schottky barrier devices formed by diffusion before contacting |
US4843033A (en) * | 1985-09-27 | 1989-06-27 | Texas Instruments Incorporated | Method for outdiffusion of zinc into III-V substrates using zinc tungsten silicide as dopant source |
US4755479A (en) * | 1986-02-17 | 1988-07-05 | Fujitsu Limited | Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers |
US4707457A (en) * | 1986-04-03 | 1987-11-17 | Advanced Micro Devices, Inc. | Method for making improved contact for integrated circuit structure |
EP0250721B1 (de) * | 1986-07-04 | 1993-09-15 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
US4868633A (en) * | 1986-10-22 | 1989-09-19 | Texas Instruments Incorporated | Selective epitaxy devices and method |
JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
US4738624A (en) * | 1987-04-13 | 1988-04-19 | International Business Machines Corporation | Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor |
US5059546A (en) * | 1987-05-01 | 1991-10-22 | Texas Instruments Incorporated | BICMOS process for forming shallow NPN emitters and mosfet source/drains |
US4816423A (en) * | 1987-05-01 | 1989-03-28 | Texas Instruments Incorporated | Bicmos process for forming shallow npn emitters and mosfet source/drains |
US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
GB2219434A (en) * | 1988-06-06 | 1989-12-06 | Philips Nv | A method of forming a contact in a semiconductor device |
US4898841A (en) * | 1988-06-16 | 1990-02-06 | Northern Telecom Limited | Method of filling contact holes for semiconductor devices and contact structures made by that method |
US5204274A (en) * | 1988-11-04 | 1993-04-20 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
US5318917A (en) * | 1988-11-04 | 1994-06-07 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
KR930004720B1 (ko) * | 1988-11-04 | 1993-06-03 | 마쯔시따 덴끼 산교 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
US5374846A (en) * | 1990-08-31 | 1994-12-20 | Nec Corporation | Bipolar transistor with a particular base and collector regions |
JP2960506B2 (ja) * | 1990-09-19 | 1999-10-06 | 株式会社日立製作所 | ターンオフ形半導体素子 |
US5086016A (en) * | 1990-10-31 | 1992-02-04 | International Business Machines Corporation | Method of making semiconductor device contact including transition metal-compound dopant source |
JPH04290224A (ja) * | 1991-03-19 | 1992-10-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US5273934A (en) * | 1991-06-19 | 1993-12-28 | Siemens Aktiengesellschaft | Method for producing a doped region in a substrate |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4485552A (en) * | 1980-01-18 | 1984-12-04 | International Business Machines Corporation | Complementary transistor structure and method for manufacture |
US4322882A (en) * | 1980-02-04 | 1982-04-06 | Fairchild Camera & Instrument Corp. | Method for making an integrated injection logic structure including a self-aligned base contact |
US4381953A (en) * | 1980-03-24 | 1983-05-03 | International Business Machines Corporation | Polysilicon-base self-aligned bipolar transistor process |
IE52791B1 (en) * | 1980-11-05 | 1988-03-02 | Fujitsu Ltd | Semiconductor devices |
US4424101A (en) * | 1980-11-06 | 1984-01-03 | The Perkin-Elmer Corp. | Method of depositing doped refractory metal silicides using DC magnetron/RF diode mode co-sputtering techniques |
US4418468A (en) * | 1981-05-08 | 1983-12-06 | Fairchild Camera & Instrument Corporation | Process for fabricating a logic structure utilizing polycrystalline silicon Schottky diodes |
FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
JPS5866359A (ja) * | 1981-09-28 | 1983-04-20 | Fujitsu Ltd | 半導体装置の製造方法 |
US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
US4443930A (en) * | 1982-11-30 | 1984-04-24 | Ncr Corporation | Manufacturing method of silicide gates and interconnects for integrated circuits |
US4450620A (en) * | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
-
1983
- 1983-07-13 FR FR8311737A patent/FR2549293B1/fr not_active Expired
-
1984
- 1984-07-06 US US06/628,408 patent/US4586968A/en not_active Expired - Lifetime
- 1984-07-10 EP EP84401459A patent/EP0135408A1/fr not_active Withdrawn
- 1984-07-12 JP JP59145202A patent/JPS6084877A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8267372B2 (en) | 2008-12-19 | 2012-09-18 | Ckd Corporation | Cover-equipped manual valve |
Also Published As
Publication number | Publication date |
---|---|
FR2549293A1 (fr) | 1985-01-18 |
US4586968A (en) | 1986-05-06 |
FR2549293B1 (fr) | 1986-10-10 |
EP0135408A1 (fr) | 1985-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6084877A (ja) | 高周波用バイポ−ラトランジスタの製造方法 | |
EP0558100B1 (en) | Bipolar transistor | |
US4794445A (en) | Semiconductor device | |
CA1129118A (en) | Semiconductor devices and method of manufacturing the same | |
US4402128A (en) | Method of forming closely spaced lines or contacts in semiconductor devices | |
US4545113A (en) | Process for fabricating a lateral transistor having self-aligned base and base contact | |
CA1179786A (en) | Lateral transistor structure having self-aligned base and base contact and method of fabrication | |
US5217909A (en) | Method for manufacturing a bipolar transistor | |
JPH11501465A (ja) | Soi上にセルフアラインバーチカルバイポーラトランジスタを製造する方法 | |
JPH05160141A (ja) | エミッタ金属接点形成方法 | |
JPH0697693B2 (ja) | Mos型fetのゲート構造の製造方法 | |
JPS62179764A (ja) | 壁スペ−サを有するバイポ−ラ半導体装置の製造方法 | |
US5530273A (en) | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range | |
EP0443253B1 (en) | Self-aligned contact technology | |
JPH0482180B2 (ja) | ||
EP0102075A2 (en) | Semiconductor device with a multilayer structure | |
JPS61245571A (ja) | 半導体装置及びその製造方法 | |
EP0619612B1 (en) | Method of manufacturing a semiconductor device having a bipolar transistor | |
JP2845044B2 (ja) | 半導体装置 | |
EP0078221A2 (en) | Polycrystalline silicon diode with metal silicide contact | |
JPH03163832A (ja) | 半導体装置 | |
JPH01270270A (ja) | 半導体装置の製造方法 | |
JPH0658965B2 (ja) | 半導体装置の製造方法 | |
JPH06132295A (ja) | バイポーラトランジスタおよびその製造方法 | |
JPS61198673A (ja) | 半導体装置の製造方法 |