JPS607825B2 - メモリ−システム - Google Patents
メモリ−システムInfo
- Publication number
- JPS607825B2 JPS607825B2 JP1093178A JP1093178A JPS607825B2 JP S607825 B2 JPS607825 B2 JP S607825B2 JP 1093178 A JP1093178 A JP 1093178A JP 1093178 A JP1093178 A JP 1093178A JP S607825 B2 JPS607825 B2 JP S607825B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- memory
- address
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はアドレスデータを蓄わえたレジスタからメモリ
ー（記憶装置）のアドレス指定を行なうメモリーシステ
ムに関するものである。
ー（記憶装置）のアドレス指定を行なうメモリーシステ
ムに関するものである。
従来、メモリー内の一領域をアクセスする場合、２つの
方式がある。
方式がある。
第１の方式は、アクセスするメモリーのアドレス（番地
）を外部より直接メモリー内に入力し、メモリー内のデ
コーダを通して指定されたメモリーのアドレスをアクセ
スする方式がある。第２の方式は、レジス外こアクセス
するメモリーのアドレスを格納しておき、その内容をデ
コーダを通して指定されたメモリーのアドレスをアクセ
スする方式である。第１図は上記第２の方式によるメモ
リーシステムを示し、１はメモリーセルアレイ、２はセ
レクト信号でデータバス３からアドレスデータを取込む
レジスタ、４はデコーダ、５はセレクト信号と講出し・
書込み信号Ｒ／Ｗでセルアレィ１からデータをバス３に
議出したり、セルアレィ１にデータを書込んだりするた
めのゲート回路である。
）を外部より直接メモリー内に入力し、メモリー内のデ
コーダを通して指定されたメモリーのアドレスをアクセ
スする方式がある。第２の方式は、レジス外こアクセス
するメモリーのアドレスを格納しておき、その内容をデ
コーダを通して指定されたメモリーのアドレスをアクセ
スする方式である。第１図は上記第２の方式によるメモ
リーシステムを示し、１はメモリーセルアレイ、２はセ
レクト信号でデータバス３からアドレスデータを取込む
レジスタ、４はデコーダ、５はセレクト信号と講出し・
書込み信号Ｒ／Ｗでセルアレィ１からデータをバス３に
議出したり、セルアレィ１にデータを書込んだりするた
めのゲート回路である。
この方式の欠点は、割込み命令時にレジスタ２内のデー
タを補助レジスタとかスタツクに退避させる更成であっ
たため、該補助レジスタとかスタツクが高価となり、ま
たデータを退避させたり戻したりするステップをプログ
ラムに付加しなければならないため、プログラムステッ
プ数が増加する等の問題があった。本発明は上記事情に
鑑みてなされたもので、メモリー（もしくはメモリーセ
ルアレイ）自体を上記補助レジスタとかスタツクの代り
に使用できる構成とすることにより、コストの低減化及
びプログラムステップの簡略化がはかれるメモリーシス
テムを提供しようとするものである。
タを補助レジスタとかスタツクに退避させる更成であっ
たため、該補助レジスタとかスタツクが高価となり、ま
たデータを退避させたり戻したりするステップをプログ
ラムに付加しなければならないため、プログラムステッ
プ数が増加する等の問題があった。本発明は上記事情に
鑑みてなされたもので、メモリー（もしくはメモリーセ
ルアレイ）自体を上記補助レジスタとかスタツクの代り
に使用できる構成とすることにより、コストの低減化及
びプログラムステップの簡略化がはかれるメモリーシス
テムを提供しようとするものである。
以下第２図を参照して本発明の一実施例を説明する。
なお本実施例はＭＯＳ集積回路でシステムを実現した場
合の例である。図において１１は例えば演算データを記
憶しておくためのメモリーセルアレィで、このメモリー
セルアレイ１１は例えばＲＡＭ（ランダム・アクセス・
メモリー）で実現される。１２はデータバス１３に接続
される議出し・書込み可能なしジスタで、このレジスタ
１２は、例えばＣＰＵ（中央処理装置）側からの選択信
号Ｓ，で駆動されかつ読出し・書込み信号Ｒ／Ｗで動作
モードが指定される。
合の例である。図において１１は例えば演算データを記
憶しておくためのメモリーセルアレィで、このメモリー
セルアレイ１１は例えばＲＡＭ（ランダム・アクセス・
メモリー）で実現される。１２はデータバス１３に接続
される議出し・書込み可能なしジスタで、このレジスタ
１２は、例えばＣＰＵ（中央処理装置）側からの選択信
号Ｓ，で駆動されかつ読出し・書込み信号Ｒ／Ｗで動作
モードが指定される。
デコーダ１４はしジスタ１２に格納されたアドレス内容
をデコードしメモリーセルアレイ（以下単にメモリーと
云う）１１のアドレス指定を行なう。デコーダ１４はフ
リツプフロツプ１５からの信号とＣＰＵ側からの選択信
号Ｓ２とが共に所定レベルにある時のみメモリー１１の
アドレス指定を行なう。レジスタ１６はデータバス１１
３に接続されるもう一つのレジスタで、このレジスタ１
６はＣＰＵ側からの選択信号Ｓ３で駆動されるとデータ
の書込みを行なう。このレジスタ１６のビット長はしジ
スタ１２のそれと同じでよい。デコーダ１７はしジスタ
１６に格納されたアドレス内容をデコードし、メモリー
１１のアドレス指定を行なう。このデコーダ１７はフリ
ップフロツプ１５からの信号とＣＰＵ側からの選択信号
Ｓ２とが共に所定レベルにある時にのみメモリー１１の
アドレス指定を行なう。つまりメモリー１１はデコーダ
１４側からでもデコーダー７側からでもアドレス指定さ
れるものである。フリップフロップ１５は、信号Ｓ３に
よりセット状態となってデコーダー７を選択し、信号Ｓ
２を遅延回路１８で少し遅らせた信号でリセット状態と
なってデコーダー４を選択する。メモリー１１のデータ
入出力端とバス１３との間にはゲート回路１９が設けら
れる。このゲート回路１９は選択信号Ｓ２が与えられる
と、信号Ｒ／Ｗが議出しモード‘こあるか或いは書込み
モードにあるかに応じてデータの通過方向を選択してい
る。なおこの時信号Ｒ／Ｗはメモリー１１の講出し／書
込みモードも選択する。次に上記のように構成されたメ
モリーシステムの動作を説明する。
をデコードしメモリーセルアレイ（以下単にメモリーと
云う）１１のアドレス指定を行なう。デコーダ１４はフ
リツプフロツプ１５からの信号とＣＰＵ側からの選択信
号Ｓ２とが共に所定レベルにある時のみメモリー１１の
アドレス指定を行なう。レジスタ１６はデータバス１１
３に接続されるもう一つのレジスタで、このレジスタ１
６はＣＰＵ側からの選択信号Ｓ３で駆動されるとデータ
の書込みを行なう。このレジスタ１６のビット長はしジ
スタ１２のそれと同じでよい。デコーダ１７はしジスタ
１６に格納されたアドレス内容をデコードし、メモリー
１１のアドレス指定を行なう。このデコーダ１７はフリ
ップフロツプ１５からの信号とＣＰＵ側からの選択信号
Ｓ２とが共に所定レベルにある時にのみメモリー１１の
アドレス指定を行なう。つまりメモリー１１はデコーダ
１４側からでもデコーダー７側からでもアドレス指定さ
れるものである。フリップフロップ１５は、信号Ｓ３に
よりセット状態となってデコーダー７を選択し、信号Ｓ
２を遅延回路１８で少し遅らせた信号でリセット状態と
なってデコーダー４を選択する。メモリー１１のデータ
入出力端とバス１３との間にはゲート回路１９が設けら
れる。このゲート回路１９は選択信号Ｓ２が与えられる
と、信号Ｒ／Ｗが議出しモード‘こあるか或いは書込み
モードにあるかに応じてデータの通過方向を選択してい
る。なおこの時信号Ｒ／Ｗはメモリー１１の講出し／書
込みモードも選択する。次に上記のように構成されたメ
モリーシステムの動作を説明する。
まずデータ議出しの場合の説明を行なう。いまフリツプ
フロツプ１５がリセツト状態でデコーダ１４が選択され
ている場合、選択信号Ｓ，とＲ／Ｗの書込み信号でレジ
ス夕１２にバス１３からアドレスデータが格納される。
ここで選択信号Ｓ２とＲ／Ｗの論出し信号でデコーダ１
４を通してメモリー１１内のアドレスが指定され、その
アドレス内のデータがゲート回路１９を通してバス１３
に出力される。この時デコーダ１７はフリップフロップ
１５で非能動状態とされているため、アクセスに関して
全く無視される。次にメモリー１１にデータの書込みを
行なう場合には、信号Ｓ２でフリツプフロッブ１５はリ
セット状態にありかつデコーダー４は能動状態にされる
から、レジスター２のアドレス内容に応じてメモリ１１
のアドレス指定が行なわれる。またこの時上記信号Ｓ２
とＲ／Ｗの書込み信号でゲート回路１９が開くから、バ
ス１３のデータはメモリー１１の指定された番地に書込
まれる。次にプログラムの途中で割込みがかかり、レジ
スター２内のデータを退避させる場合には、アドレスデ
ータをバス１３にのせかつ選択信号Ｓ３によりレジスタ
１６を能動状態とし、バス１３のデータをレジスタ１６
に書込む。
フロツプ１５がリセツト状態でデコーダ１４が選択され
ている場合、選択信号Ｓ，とＲ／Ｗの書込み信号でレジ
ス夕１２にバス１３からアドレスデータが格納される。
ここで選択信号Ｓ２とＲ／Ｗの論出し信号でデコーダ１
４を通してメモリー１１内のアドレスが指定され、その
アドレス内のデータがゲート回路１９を通してバス１３
に出力される。この時デコーダ１７はフリップフロップ
１５で非能動状態とされているため、アクセスに関して
全く無視される。次にメモリー１１にデータの書込みを
行なう場合には、信号Ｓ２でフリツプフロッブ１５はリ
セット状態にありかつデコーダー４は能動状態にされる
から、レジスター２のアドレス内容に応じてメモリ１１
のアドレス指定が行なわれる。またこの時上記信号Ｓ２
とＲ／Ｗの書込み信号でゲート回路１９が開くから、バ
ス１３のデータはメモリー１１の指定された番地に書込
まれる。次にプログラムの途中で割込みがかかり、レジ
スター２内のデータを退避させる場合には、アドレスデ
ータをバス１３にのせかつ選択信号Ｓ３によりレジスタ
１６を能動状態とし、バス１３のデータをレジスタ１６
に書込む。
この時上記信号Ｓ３によりフリップフロップ１５がセッ
ト状態に反転する。次に信号Ｓ２が供給されるとデコー
ダ１７は能動状態となり、レジスター６内のデー外こ応
じたメモリー１１のアドレス指定が行なわれる。なお前
記フリップフロップ１５は上記信号Ｓ２が供給されても
、遅延回路１３の動きで、一定時間セット状態を保って
いる。ここで選択信号Ｓ，が供給されるとき、Ｒ／Ｗが
議出しモードであるとすると、レジスタ１２のアドレス
データはバス１３に送出され、バス１３に一時記憶され
る。なおこのデータの一時記憶は本システムがＭＯＳ集
積回路構成であることにより可能である。ここでデータ
が記憶されている間にＲ／Ｗが書込みモ−ド‘こ切換わ
り、選択信号Ｓ２が供給された時点でゲート回路１９が
開くから、バス１３で記憶されているレジスタ１２から
のデータは、デコーダ１７で指定されるメモリー１１の
アドレスに記憶される。次にレジスタ１２にもとあった
データを再びレジスタ１２に戻すには、信号Ｓ３で、レ
ジスタ１２に戻すべきデータが記憶されているメモリー
１１のアドレス内容をバス１３を介してレジス夕１６に
書込む。
ト状態に反転する。次に信号Ｓ２が供給されるとデコー
ダ１７は能動状態となり、レジスター６内のデー外こ応
じたメモリー１１のアドレス指定が行なわれる。なお前
記フリップフロップ１５は上記信号Ｓ２が供給されても
、遅延回路１３の動きで、一定時間セット状態を保って
いる。ここで選択信号Ｓ，が供給されるとき、Ｒ／Ｗが
議出しモードであるとすると、レジスタ１２のアドレス
データはバス１３に送出され、バス１３に一時記憶され
る。なおこのデータの一時記憶は本システムがＭＯＳ集
積回路構成であることにより可能である。ここでデータ
が記憶されている間にＲ／Ｗが書込みモ−ド‘こ切換わ
り、選択信号Ｓ２が供給された時点でゲート回路１９が
開くから、バス１３で記憶されているレジスタ１２から
のデータは、デコーダ１７で指定されるメモリー１１の
アドレスに記憶される。次にレジスタ１２にもとあった
データを再びレジスタ１２に戻すには、信号Ｓ３で、レ
ジスタ１２に戻すべきデータが記憶されているメモリー
１１のアドレス内容をバス１３を介してレジス夕１６に
書込む。
この時上記信号Ｓ３でフリップフロツプ１５はセット状
態にあるから、信号Ｓ２が供されるとデコーダ１７はフ
リッブフロップ１５が遅延回路１８を介してリセットさ
れるまでの間能動状態となり、レジスタ１６の内容に応
じたメモリー１１の番地指定が行なわれる。これにより
レジスター２に戻すべきデータは、ゲート回路１９を介
してバス１３に出力され、該バス１３に一時記憶される
。なお上記信号Ｓ２によるフリップフロツブ１、５の切
換えは、メモリー１１のデータがバス１３に出力される
まで遅延回路１８で遅延されるので、デコーダ１７に動
作上の問題は生じない。次にＲ／Ｗを書込みモード‘こ
切換えて選択信号Ｓ，をレジスタ１２に供給すると、バ
ス１３に記憶されたデータはしジスタ１２に格納される
。第２図の如き構成であれば、次のような利点が具備さ
れる。
態にあるから、信号Ｓ２が供されるとデコーダ１７はフ
リッブフロップ１５が遅延回路１８を介してリセットさ
れるまでの間能動状態となり、レジスタ１６の内容に応
じたメモリー１１の番地指定が行なわれる。これにより
レジスター２に戻すべきデータは、ゲート回路１９を介
してバス１３に出力され、該バス１３に一時記憶される
。なお上記信号Ｓ２によるフリップフロツブ１、５の切
換えは、メモリー１１のデータがバス１３に出力される
まで遅延回路１８で遅延されるので、デコーダ１７に動
作上の問題は生じない。次にＲ／Ｗを書込みモード‘こ
切換えて選択信号Ｓ，をレジスタ１２に供給すると、バ
ス１３に記憶されたデータはしジスタ１２に格納される
。第２図の如き構成であれば、次のような利点が具備さ
れる。
即ちプログラム処理中に割込みがかかった場合のレジス
ター２のデータ退避にメモリー．１ １が使用できるの
で、従来のようにデータ退避用の補助レジスタとかスタ
ツクを別途設ける必要がないため、構成が簡単化される
。またレジスター２の内容を固定して通常は該内容に応
じたメモリー１１のアドレス指定を行ない、途中で一時
アドレス内容を変更するような処理を行なう場合、レジ
スタ１２内のデータをそのまま残しておき、一時レジス
タ１６側からのアドレス指定に切換え、再びレジスタ１
２側に戻せば、該レジスター２には前のデータが残存し
たままであるから、前の処理を続行することができる。
この場合レジスタ１２のデータをメモリー１１に退避さ
せたり元にもどしたりする必要がないから、その分だけ
プログラムステップ数を減少させることができるもので
ある。なお本発明は上記実施例のみに限定されるもので
はなく、例えばメモリー１１のアドレス指定の能動／非
能動の切換えを、デコーダ１４，１７側ではなく、レジ
スター２，１６側で行なうようにしてもよい。
ター２のデータ退避にメモリー．１ １が使用できるの
で、従来のようにデータ退避用の補助レジスタとかスタ
ツクを別途設ける必要がないため、構成が簡単化される
。またレジスター２の内容を固定して通常は該内容に応
じたメモリー１１のアドレス指定を行ない、途中で一時
アドレス内容を変更するような処理を行なう場合、レジ
スタ１２内のデータをそのまま残しておき、一時レジス
タ１６側からのアドレス指定に切換え、再びレジスタ１
２側に戻せば、該レジスター２には前のデータが残存し
たままであるから、前の処理を続行することができる。
この場合レジスタ１２のデータをメモリー１１に退避さ
せたり元にもどしたりする必要がないから、その分だけ
プログラムステップ数を減少させることができるもので
ある。なお本発明は上記実施例のみに限定されるもので
はなく、例えばメモリー１１のアドレス指定の能動／非
能動の切換えを、デコーダ１４，１７側ではなく、レジ
スター２，１６側で行なうようにしてもよい。
また上記実施例ではＭＯＳ集積回路構造としたため、バ
ス１３にデータを一時記憶できたが、バィポーラ集積回
路で第２図の構成を実現した場合はバス１３上にデータ
を一時記憶することが困難である。したがってこの場合
には、レジスタ１２側のＲ／Ｗ線と、メモリー１１及び
ゲート１９側のＲ／Ｗ線とを共通とせず、レジスター２
のデータをメモリー１１に退避する場合は上記しジスタ
１２側のＲ／Ｗ線を議出しモードとしかつメモリー１１
及びゲート１９側のＲ／Ｗ線を書込みモードとすること
により、上記データ退避が可能となる。この退避データ
をレジスタ１２に戻す場合は上記各Ｒ／Ｗ線の動作モー
ドを逆関係にすればよい。以上説明した如く本発明によ
れば、従来システムで必要としたデータ退避用の補助レ
ジスタとかスタックを省略できるのでコスト低減が可能
となり、また同じアドレス指定をしている際一時のみア
ドレス変更を行なうのにアドレスデータの退避を行なう
必要がないから、プログラムが簡単化されるメモリーシ
ステムが提供できるものである。
ス１３にデータを一時記憶できたが、バィポーラ集積回
路で第２図の構成を実現した場合はバス１３上にデータ
を一時記憶することが困難である。したがってこの場合
には、レジスタ１２側のＲ／Ｗ線と、メモリー１１及び
ゲート１９側のＲ／Ｗ線とを共通とせず、レジスター２
のデータをメモリー１１に退避する場合は上記しジスタ
１２側のＲ／Ｗ線を議出しモードとしかつメモリー１１
及びゲート１９側のＲ／Ｗ線を書込みモードとすること
により、上記データ退避が可能となる。この退避データ
をレジスタ１２に戻す場合は上記各Ｒ／Ｗ線の動作モー
ドを逆関係にすればよい。以上説明した如く本発明によ
れば、従来システムで必要としたデータ退避用の補助レ
ジスタとかスタックを省略できるのでコスト低減が可能
となり、また同じアドレス指定をしている際一時のみア
ドレス変更を行なうのにアドレスデータの退避を行なう
必要がないから、プログラムが簡単化されるメモリーシ
ステムが提供できるものである。
第１図は従来のメモリーシステムを示す構成図、第２図
は本発明の一実施例を示す構成図である。 １１……メモリーセルアレイ、１２，１６……レジスタ
、１３……データバス、１４，１７…・・・デコーダ、
１５……フリツプフロツプ、１９……ゲート回路。 第１図 第２図
は本発明の一実施例を示す構成図である。 １１……メモリーセルアレイ、１２，１６……レジスタ
、１３……データバス、１４，１７…・・・デコーダ、
１５……フリツプフロツプ、１９……ゲート回路。 第１図 第２図
Claims (1)
- １ データの読出し及び書込み可能なメモリーセルアレ
イと、該セルアレイのアドレスを指定するための第１の
レジスタ及び第１のデコーダと、前記セルアレイのアド
レスを指定するための第２のレジスタ及び第２のデコー
ダと、前記第２のレジスタにアドレスデータが書込まれ
ると前記第２のレジスタと第２のデコーダを選択し、前
記セルアレイを前記第２のレジスタと第２のデコーダに
よりアクセスすると自動的に前記第１のレジスタと第１
のデコーダを選択する手段と、前記第１及び第２のレジ
スタに接続されるデータバスと、該バスと前記セルアレ
イのデータ入出力端との間に設けられるゲート回路とを
具備し、割込みに対し、前記第１のレジスタの内容を前
記セルアレイの一領域に退避することを特徴とするメモ
リーシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093178A JPS607825B2 (ja) | 1978-02-02 | 1978-02-02 | メモリ−システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093178A JPS607825B2 (ja) | 1978-02-02 | 1978-02-02 | メモリ−システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54104246A JPS54104246A (en) | 1979-08-16 |
| JPS607825B2 true JPS607825B2 (ja) | 1985-02-27 |
Family
ID=11763968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093178A Expired JPS607825B2 (ja) | 1978-02-02 | 1978-02-02 | メモリ−システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607825B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147333A (ja) * | 1984-12-20 | 1986-07-05 | Matsushita Electric Ind Co Ltd | レジスタセレクト回路 |
| JPS629445A (ja) * | 1985-07-05 | 1987-01-17 | Fujitsu Ltd | 外部レジスタの書込・読出制御方法 |
-
1978
- 1978-02-02 JP JP1093178A patent/JPS607825B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54104246A (en) | 1979-08-16 |
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