JPS607782A - ホール効果装置の製造方法 - Google Patents
ホール効果装置の製造方法Info
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- JPS607782A JPS607782A JP59118045A JP11804584A JPS607782A JP S607782 A JPS607782 A JP S607782A JP 59118045 A JP59118045 A JP 59118045A JP 11804584 A JP11804584 A JP 11804584A JP S607782 A JPS607782 A JP S607782A
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- 230000005355 Hall effect Effects 0.000 title claims description 29
- 238000000034 method Methods 0.000 title description 4
- 239000004065 semiconductor Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 21
- 230000000694 effects Effects 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims 2
- 239000002019 doping agent Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 238000001514 detection method Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000007935 neutral effect Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002485 urinary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホール効尿装置およびその製造方法に関するも
ので、どくに半導体チップ上で集積化しうるボール効実
装置d3よびぞの製造方法に係わるものである。
ので、どくに半導体チップ上で集積化しうるボール効実
装置d3よびぞの製造方法に係わるものである。
ホール効果は磁界中で移動する電荷が導体または半導体
に加えた電流と磁界の強さに比例する[1−レンツ力を
受(〕ることに基くもので、電流の流れている金属また
は半導体を電流と直角な方向の磁界内に置いたとぎ、そ
の拐オニ4内に電流J3よび磁界の双方に直交づ゛る方
向に電界が発生フる現象である。
に加えた電流と磁界の強さに比例する[1−レンツ力を
受(〕ることに基くもので、電流の流れている金属また
は半導体を電流と直角な方向の磁界内に置いたとぎ、そ
の拐オニ4内に電流J3よび磁界の双方に直交づ゛る方
向に電界が発生フる現象である。
伝導に寄与する粒子、すなわち電子や正孔にはたらくロ
ーレンツ力は、これら電流や正孔を材わ1のある面の近
傍に移動さuJ、うとづるが、系内に平衡を維持しなt
プればならないため、[コーレンツ力に等しい蓄積静電
界による電荷が生じ、その結果材料の両面に電位差すな
わちボール電圧が発生するこのようなホール効果をリニ
アあるいはスイツヂング用の半導体集積回路に用いるこ
とは周知であり、実用のホール効実装置としては感度が
高く、作動温度範囲が広く、機械的応力に対する抵抗が
大きく、かつ寿命が長いこと等が要求される。
ーレンツ力は、これら電流や正孔を材わ1のある面の近
傍に移動さuJ、うとづるが、系内に平衡を維持しなt
プればならないため、[コーレンツ力に等しい蓄積静電
界による電荷が生じ、その結果材料の両面に電位差すな
わちボール電圧が発生するこのようなホール効果をリニ
アあるいはスイツヂング用の半導体集積回路に用いるこ
とは周知であり、実用のホール効実装置としては感度が
高く、作動温度範囲が広く、機械的応力に対する抵抗が
大きく、かつ寿命が長いこと等が要求される。
しかして、ホール効果を用いた発電器、プリアンプ、信
号処理回路、トリガ回路等を同一のチップ上に集積化し
た回路を製作することによりシリコンの低易動度や低感
痕を克服することが、近年におけるシリコン技術の進歩
により可能となっている。(例えば米国特許第4,14
1,026号参照) 第1図に典型的なホール効果素子のトポロジーを示す。
号処理回路、トリガ回路等を同一のチップ上に集積化し
た回路を製作することによりシリコンの低易動度や低感
痕を克服することが、近年におけるシリコン技術の進歩
により可能となっている。(例えば米国特許第4,14
1,026号参照) 第1図に典型的なホール効果素子のトポロジーを示す。
同図においてシリコンホールゼネレータ10はP小型ア
インレーション領域14に囲まれたN型エピタキシ1ノ
ル領域12により形成されている。これらの領域12.
14の上面には二酸化シリコン等の絶縁層が形成され、
この絶縁層に形成された開口部を介して、領域12の面
内に形成されたN十型領域と導体が接触する。これらと
導体はホール効実装置にJ3ける電流端子ないし出力端
子16.18と電圧検出端子20.22を形成する。従
って磁界が発生していない場合にはホールゼネレータ1
0は第2図に示t J:うな抵抗ブリッジ型の等価回路
となり、理想的なゼネレータではR1=R2かつR3−
R4であり、このときオフセツl−i圧vO3=v1−
V2=Oどなる。他方、二酸化シリコン層の表面電位が
変化するど下層シリコンの抵抗が変化する。たとえばフ
ラットバンド電圧以下のマイナス表面電位はN型シリコ
ン面の空乏化を促し、この結果エピタキシャル層におけ
る中性領域の厚みが減少し、抵抗が局部的に増大する結
果となる。逆に表面電位がフラットバンド電圧より高い
と、これが下層のシリコン界面に蓄積して導電度が増大
し、局部的な抵抗の減少を招く。上述のような抵抗の変
化はオフセット電圧に直接的な影響を及ばず。
インレーション領域14に囲まれたN型エピタキシ1ノ
ル領域12により形成されている。これらの領域12.
14の上面には二酸化シリコン等の絶縁層が形成され、
この絶縁層に形成された開口部を介して、領域12の面
内に形成されたN十型領域と導体が接触する。これらと
導体はホール効実装置にJ3ける電流端子ないし出力端
子16.18と電圧検出端子20.22を形成する。従
って磁界が発生していない場合にはホールゼネレータ1
0は第2図に示t J:うな抵抗ブリッジ型の等価回路
となり、理想的なゼネレータではR1=R2かつR3−
R4であり、このときオフセツl−i圧vO3=v1−
V2=Oどなる。他方、二酸化シリコン層の表面電位が
変化するど下層シリコンの抵抗が変化する。たとえばフ
ラットバンド電圧以下のマイナス表面電位はN型シリコ
ン面の空乏化を促し、この結果エピタキシャル層におけ
る中性領域の厚みが減少し、抵抗が局部的に増大する結
果となる。逆に表面電位がフラットバンド電圧より高い
と、これが下層のシリコン界面に蓄積して導電度が増大
し、局部的な抵抗の減少を招く。上述のような抵抗の変
化はオフセット電圧に直接的な影響を及ばず。
従来の装置ではオフセット電圧は装置ごとに予測不能の
変化を示し、しかも機械的応力に影響される。またとく
にプラスチックでカプセル化した装置の場合は、温瓜変
化に起因ツる応力も問題である。例えばリニアホール効
果集積回路の出力ドリフトは通常1℃につき4−10ガ
ウスの入力ど等価である。オフセット電圧がこのにうに
不安定であると、半導体小−ル効実装置の有用性はいち
じるしく制約されてしまう。
変化を示し、しかも機械的応力に影響される。またとく
にプラスチックでカプセル化した装置の場合は、温瓜変
化に起因ツる応力も問題である。例えばリニアホール効
果集積回路の出力ドリフトは通常1℃につき4−10ガ
ウスの入力ど等価である。オフセット電圧がこのにうに
不安定であると、半導体小−ル効実装置の有用性はいち
じるしく制約されてしまう。
故に本発明の目的は安定でかつ制御のしやすいオフセッ
ト電圧特性を有する小−ル効実装置を提供することにあ
る。
ト電圧特性を有する小−ル効実装置を提供することにあ
る。
さらに本発明の他の目的は活性ホール素子の表面に面電
位シールド層を右するシリコンホール効実装置を提供す
ることにある。
位シールド層を右するシリコンホール効実装置を提供す
ることにある。
さらに本発明の他の目的はP小型のイオン注入領域を有
するN型エピタキシAフル半導体層内にシリコンホール
索子を形成して、このエピタキシャル半導体層の表面に
おりる面電位の変動を抑止するようにしたボール効実装
置を提供することにある。
するN型エピタキシAフル半導体層内にシリコンホール
索子を形成して、このエピタキシャル半導体層の表面に
おりる面電位の変動を抑止するようにしたボール効実装
置を提供することにある。
〔問題点を解決しようとするための手段〕本発明ににる
ホール効実装置は、例えば1〕型の基板上に例えばN型
のエピタキシャル半導体層を形成し、このエピタキシャ
ル半導体層の上面に例えばイオン注入法によりボール素
子の活性領域上に例えばP小型の領域を形成りることに
より、該ボール素子の表面をこれらP十型領域によって
効果的にシールドして面電位の変動を抑止して、装置4
のオフセラ1−電圧が安定でかつ制御しやすくしたもの
である。このホール効実装置の電流および電圧検出接点
は例えばN小型の領域を上記P十型領域と貫通させて上
記N小型のエピタキシャル半導体層と接触ざ往ることに
にり構成する。
ホール効実装置は、例えば1〕型の基板上に例えばN型
のエピタキシャル半導体層を形成し、このエピタキシャ
ル半導体層の上面に例えばイオン注入法によりボール素
子の活性領域上に例えばP小型の領域を形成りることに
より、該ボール素子の表面をこれらP十型領域によって
効果的にシールドして面電位の変動を抑止して、装置4
のオフセラ1−電圧が安定でかつ制御しやすくしたもの
である。このホール効実装置の電流および電圧検出接点
は例えばN小型の領域を上記P十型領域と貫通させて上
記N小型のエピタキシャル半導体層と接触ざ往ることに
にり構成する。
次に図面を参照して本発明の詳細な説明する。
第1図は上記のようなホール効実装置の典型的な例を示
す上面図である。本発明によるホール効実装置は本図に
示す表面1へポロジーと同様なトポロジーとなるように
製作するのが好便である。
す上面図である。本発明によるホール効実装置は本図に
示す表面1へポロジーと同様なトポロジーとなるように
製作するのが好便である。
第7図に本発明装置の一実施例の完成品の断面を示す。
本図では図示を簡略にづ゛るため、第1図と同等のニレ
メン]・を同一の符号で示しである。
メン]・を同一の符号で示しである。
シリコンホール効実装置10は、1〕型基板24の上面
に形成されたN型エピタキシャル層12を右づる。基板
24の上面にはさらに1〕十型領域14が通常の方法に
より形成され、基板24の上面に接して活性なホール素
子を形成する層12の一部をアイソレートしている。こ
のエピタキシャル層12の上面には比較的博いP+型領
域26が接して前記ホール素子を被覆し、好ましくは周
囲のアイソレーション領域14と一部が重なり合ってい
る。該ホール素子の電流iJ3 J:び電圧検出接点は
領域26を貴通しかつ下面のエピタキシャル層12と接
触するN十型領域28,30J:り形成される。これら
N十型領域のうち領域28は電圧接点であり、領域30
は電流接点である。ホール素子の上方にはたどえば二酸
化シリコンの絶縁層32が設けられ、前記N十型領域2
8.30に対して開口する開口部が複数個形成である。
に形成されたN型エピタキシャル層12を右づる。基板
24の上面にはさらに1〕十型領域14が通常の方法に
より形成され、基板24の上面に接して活性なホール素
子を形成する層12の一部をアイソレートしている。こ
のエピタキシャル層12の上面には比較的博いP+型領
域26が接して前記ホール素子を被覆し、好ましくは周
囲のアイソレーション領域14と一部が重なり合ってい
る。該ホール素子の電流iJ3 J:び電圧検出接点は
領域26を貴通しかつ下面のエピタキシャル層12と接
触するN十型領域28,30J:り形成される。これら
N十型領域のうち領域28は電圧接点であり、領域30
は電流接点である。ホール素子の上方にはたどえば二酸
化シリコンの絶縁層32が設けられ、前記N十型領域2
8.30に対して開口する開口部が複数個形成である。
この絶縁層32の上面にはパターン化した。例えばアル
ミニウム等の導電層が形成され、前記領域28゜30と
接触することにJζり完成時のホール効実装置の端子を
形成する。図示の例ではこれら導電層を電流検出端子1
8と電圧検出端子20により描成しである。
ミニウム等の導電層が形成され、前記領域28゜30と
接触することにJζり完成時のホール効実装置の端子を
形成する。図示の例ではこれら導電層を電流検出端子1
8と電圧検出端子20により描成しである。
1つ小型のシールド領域26の効果を第8図に示す。同
図は装置内に発生覆る電位を二酸化シリコンの絶縁層3
2の上面からの距離のl’A数として示したもので、曲
線a、b、cはぞれぞれ該Fj32に対づる面電位Va
、Vb 、Vcの電位断面形状を示すものである。図
中領域34は発生した電位にJ:るP小型層の表面空乏
領域であり、斜線で示J′領域36は層26において面
電位の影響を受けない中性領域であり、また領域38は
層26の残余の部分J3よびN小型エピタキシAlル層
12の一部に印加バイアス電圧にJ:り形成される空乏
領域である。また、曲線40はホール効果センリ゛の典
型的なポテンシャル断面形状を示ずもので、このセンI
すは二酸化シリコンの絶縁層32の面電位による影響を
受番ノない。
図は装置内に発生覆る電位を二酸化シリコンの絶縁層3
2の上面からの距離のl’A数として示したもので、曲
線a、b、cはぞれぞれ該Fj32に対づる面電位Va
、Vb 、Vcの電位断面形状を示すものである。図
中領域34は発生した電位にJ:るP小型層の表面空乏
領域であり、斜線で示J′領域36は層26において面
電位の影響を受けない中性領域であり、また領域38は
層26の残余の部分J3よびN小型エピタキシAlル層
12の一部に印加バイアス電圧にJ:り形成される空乏
領域である。また、曲線40はホール効果センリ゛の典
型的なポテンシャル断面形状を示ずもので、このセンI
すは二酸化シリコンの絶縁層32の面電位による影響を
受番ノない。
層26の中性領域36の幅は層32−F面の初期電位に
より変動し、たとえば、電位■aに対応づる曲線aの場
合、領域36の幅は斜線領域の幅であり、従って領域3
6の一端はvaがゼ1コとなる点ずなわち曲線aがX@
と交差する点に位置J−る。
より変動し、たとえば、電位■aに対応づる曲線aの場
合、領域36の幅は斜線領域の幅であり、従って領域3
6の一端はvaがゼ1コとなる点ずなわち曲線aがX@
と交差する点に位置J−る。
このため、領域36の幅はより低い面電位V1)。
Vcの場合には増大し、該幅は曲線1+、cがX@と交
差する点とそれぞれ対応することとなる。
差する点とそれぞれ対応することとなる。
第3図ないし第7図に本発明にJこるホール効実装置の
各製作工程における構造を示す。このホール効実装置の
製作は、まず基板どして結晶方位が〈111〉でかつ比
抵抗が約10ないし2゜o h a+ −c mのP型
シリコン基板24を作成することがら始める。ついで、
この基板24に比抵抗が約1ないし10 ohIIl−
cmのN型エピタキシャル半導体層12を厚みが約5な
いし50ミクロンとなるように被着する。このように本
例では基板24をP型、エピタキシャル半導体層12を
N型としているが、所望ならば基板24をN型、エピタ
キシャル半導体層12をP型としてもよい。ただしN型
エピタキシャル半導体層12は電子易動度が大ぎくてホ
ール感度が高いためP型のものにり好ましい。次にエピ
タキシャル半導体層12の上面に二酸化シリコン層32
を例えば高’IM fIff化d1化上1、厚みが約7
000オンゲストロームとなるように形成し、通常のフ
第1−リソグラフィ法にJ:るパターン形成を行なって
開口部42を形成して半導体層12を露出させる。つい
でこ・れら開口部42を介して硼素等、適当なP型不純
物を被着することtこより領域44を形成づ゛る。この
ようにして形成された領域44は熱拡散を行なって第4
図に破線で示1ように基板24の上面にまで延在づるア
イソレーション領域14を形成する。この拡散プロセス
中に上記二酸化シリコンは開口部42内で再成長を行な
う。なお活性ホール領域の形成は接合アイソレーション
法による代りに酸化物アイソレージ」ン法により行なっ
て乙よいが、接合アイソレージ」ン法の方が製作が簡便
である。
各製作工程における構造を示す。このホール効実装置の
製作は、まず基板どして結晶方位が〈111〉でかつ比
抵抗が約10ないし2゜o h a+ −c mのP型
シリコン基板24を作成することがら始める。ついで、
この基板24に比抵抗が約1ないし10 ohIIl−
cmのN型エピタキシャル半導体層12を厚みが約5な
いし50ミクロンとなるように被着する。このように本
例では基板24をP型、エピタキシャル半導体層12を
N型としているが、所望ならば基板24をN型、エピタ
キシャル半導体層12をP型としてもよい。ただしN型
エピタキシャル半導体層12は電子易動度が大ぎくてホ
ール感度が高いためP型のものにり好ましい。次にエピ
タキシャル半導体層12の上面に二酸化シリコン層32
を例えば高’IM fIff化d1化上1、厚みが約7
000オンゲストロームとなるように形成し、通常のフ
第1−リソグラフィ法にJ:るパターン形成を行なって
開口部42を形成して半導体層12を露出させる。つい
でこ・れら開口部42を介して硼素等、適当なP型不純
物を被着することtこより領域44を形成づ゛る。この
ようにして形成された領域44は熱拡散を行なって第4
図に破線で示1ように基板24の上面にまで延在づるア
イソレーション領域14を形成する。この拡散プロセス
中に上記二酸化シリコンは開口部42内で再成長を行な
う。なお活性ホール領域の形成は接合アイソレーション
法による代りに酸化物アイソレージ」ン法により行なっ
て乙よいが、接合アイソレージ」ン法の方が製作が簡便
である。
第5図に示す−一うに、エピタキシャル半導体層12の
上面にはアイソレーション領域14の一部と重なる開口
部46が形成され、ついでこの領域46内で酸化物の再
成長を行なわせて厚さ約3000オンゲストロームとす
ることによりマスフを形成して、引ぎ続くイオン注入工
程にお(プる損傷の可能性を低減させる。次に打込みエ
ネルギ約110keV、打込ミ最約1013ナイシ1o
14atoms /cm2で、例えば硼素のイオンをな
うことによりP+型シールド領域26を形成し、さらに
第6図に示すように、二酸化シリコン層32に開口部4
8を形成して)晶度約1000℃ないし1100℃で燐
を拡filさせることによって、接合深さ約1ないし5
ミクロン、シート抵抗的2ないL/ l Q olv−
cm(7) N十型接触領域28.30を形成する。形
成された1〕十型シールド領域26の最終厚さはほぼ0
.5ないし2.0ミクロンとなる。
上面にはアイソレーション領域14の一部と重なる開口
部46が形成され、ついでこの領域46内で酸化物の再
成長を行なわせて厚さ約3000オンゲストロームとす
ることによりマスフを形成して、引ぎ続くイオン注入工
程にお(プる損傷の可能性を低減させる。次に打込みエ
ネルギ約110keV、打込ミ最約1013ナイシ1o
14atoms /cm2で、例えば硼素のイオンをな
うことによりP+型シールド領域26を形成し、さらに
第6図に示すように、二酸化シリコン層32に開口部4
8を形成して)晶度約1000℃ないし1100℃で燐
を拡filさせることによって、接合深さ約1ないし5
ミクロン、シート抵抗的2ないL/ l Q olv−
cm(7) N十型接触領域28.30を形成する。形
成された1〕十型シールド領域26の最終厚さはほぼ0
.5ないし2.0ミクロンとなる。
かくて前記開口部48内で再成長した二酸化物を除去し
たのち、例えばアルミニウムの蒸着、パターン形成およ
びシンタリングプロセスを行なって導電層18.20<
第7図)を形成することによりボール効実装置が完成す
る。
たのち、例えばアルミニウムの蒸着、パターン形成およ
びシンタリングプロセスを行なって導電層18.20<
第7図)を形成することによりボール効実装置が完成す
る。
上記製造方法においてP+型シールド領域26の不純物
温度はあまり大ぎ、(ホず、N十型接触領域28.30
が該826を透通してエピタキシャル半導体層12と接
触しつる程度とり−るのが肝要である。さらに、アバラ
ンシェ降伏電圧は同一のチップ上の関連回路ににり要求
されるJ:りも高くする必要がある。またP+型シール
ド領域26の表面濃度はMO8反転Pil値電1■がホ
ール動作電圧より高く、従ってP+型層の反転が生じな
いような値とし、一方、該層26の不純物製電はあまり
小さくu゛ずに、上述のように二酸化シリコン層32の
面電位の変動を効果的に抑止づるJζうにすることが重
要である。
温度はあまり大ぎ、(ホず、N十型接触領域28.30
が該826を透通してエピタキシャル半導体層12と接
触しつる程度とり−るのが肝要である。さらに、アバラ
ンシェ降伏電圧は同一のチップ上の関連回路ににり要求
されるJ:りも高くする必要がある。またP+型シール
ド領域26の表面濃度はMO8反転Pil値電1■がホ
ール動作電圧より高く、従ってP+型層の反転が生じな
いような値とし、一方、該層26の不純物製電はあまり
小さくu゛ずに、上述のように二酸化シリコン層32の
面電位の変動を効果的に抑止づるJζうにすることが重
要である。
なd5、上に述べた本発明にJζる小−ル効実装置の製
造方法は、ホール素子の製作と同時に関連装置や回路群
の製作を行なって、完全に集積化されたホール効果型セ
ンザやボール効果型スイッチ回路を製造するように実施
してもよいことはいうまでもない。
造方法は、ホール素子の製作と同時に関連装置や回路群
の製作を行なって、完全に集積化されたホール効果型セ
ンザやボール効果型スイッチ回路を製造するように実施
してもよいことはいうまでもない。
本発明によるホール効実装置においては上記のように、
例えば[〕型の基板上にN型のエピタキシャル半導体層
を形成し、このエピタキシャル半導体層の上面に例えば
イオン注入法により小−ル素子の活性領域上に例えばP
+型の領域を形成することにより、該ホール素子の表面
をこれらP+型領域によって効果的にシールドしで面電
位の変動を101止J゛るようにしたので、装置のオフ
ゼツ1〜電圧が安定でかつ制御しやづいという効果があ
る。
例えば[〕型の基板上にN型のエピタキシャル半導体層
を形成し、このエピタキシャル半導体層の上面に例えば
イオン注入法により小−ル素子の活性領域上に例えばP
+型の領域を形成することにより、該ホール素子の表面
をこれらP+型領域によって効果的にシールドしで面電
位の変動を101止J゛るようにしたので、装置のオフ
ゼツ1〜電圧が安定でかつ制御しやづいという効果があ
る。
第1図は公知のホール効実装胃を示す平面図、第2図は
第1図に示した装置の抵抗モデルを示り一概略図、第3
図ないし第7図は本発明によるホール効実装置の各製作
工程にJ3りる構造を示り゛断面図、第8図は装置表面
からの距離の関数としての電位を示すことにより、発生
電位を低減覆るシールド層の効果を説明したグラフであ
る。 12・・・N型エピタキシVル半導体層、14・・・P
+型領域、 18.20・・・導電層、 24・・・P型基板、 26・・・P+型領域、 28・・・N十型領域(電圧検出接点)、30・・・N
十型領域(電流検出接点)、32・・・二酸化シリコン
14(絶縁層)。 代理人 浅 利 皓 Fl′g、 / F々、2 Fl″g3 F7g、4 Fig、5
第1図に示した装置の抵抗モデルを示り一概略図、第3
図ないし第7図は本発明によるホール効実装置の各製作
工程にJ3りる構造を示り゛断面図、第8図は装置表面
からの距離の関数としての電位を示すことにより、発生
電位を低減覆るシールド層の効果を説明したグラフであ
る。 12・・・N型エピタキシVル半導体層、14・・・P
+型領域、 18.20・・・導電層、 24・・・P型基板、 26・・・P+型領域、 28・・・N十型領域(電圧検出接点)、30・・・N
十型領域(電流検出接点)、32・・・二酸化シリコン
14(絶縁層)。 代理人 浅 利 皓 Fl′g、 / F々、2 Fl″g3 F7g、4 Fig、5
Claims (1)
- 【特許請求の範囲】 (1) 第1の伝導型を有す゛る半導体基板と、前記第
1の伝導型とは逆の第2の伝導型を有しかつ前記基板の
上面に接する半導体層ど、この半導体層内に形成されか
つその上面から前記半導体基板の上面に延在するととも
に、前記半導体層の第1の領域を囲繞するアイソレーシ
ョン領域と、前記第1の領域内に形成されて、該領域の
上面下方に所定深さ延在しかつ前記第1の伝導型を有づ
る第2の領域と、前記第2の領域内にたがいに相隔でて
形成され、かつ前記第2の1八尋型を有する複数の第3
の領域とからなり、これら第3の領域が前記第2の領域
の下面下方に延在して前記半導体層の第1の領域ど接触
するとともに、装置の電流および電圧検出接点を形成す
るようにしたことを特徴とする集積ホール効果装置。 (2) 前記アイソレーション領域はこれを前記第1の
伝導型を有する領域としたことを特徴とする特許請求範
囲第1項記載の集槓小−ル効果駅首。 (3) 前記第2の領域が前記半導体層の第1の領域を
完全に覆うようにしたことを特徴とする特〃[請求範囲
第2項記載の集積ホール効実装置。 (4) 前記半導体基板の伝動型をP型とし、前記半導
体層の伝動型をN型とし、前記アイソレーションおよび
前記第2の伝導型領域をP+型とし、前記第3の領域の
伝導型をN小型としたことを特徴とする特許請求範囲第
3項記載の集積ホール効実装置。 (5) 第1の伝導型を有する半う9体基根と、前記第
1の伝導型とは逆の第2の伝導型を右しかつ前記基板の
上面に接づる半導体層と、この半導体層内に形成されか
つその上面から前記半導体基板の上面に延在するととも
に、前記第1の伝導型を有づる第1の領域と、この第1
の領域により囲繞され、前記半導体層内に形成されかつ
アイソレーションされた第2の領域と、この第2の領域
の上面に形成され前記第1の伝導型を有づる第3の領域
と、該第3の領域内にたがいに相隔てて形成されかつ前
記第2の伝導型を右づる複数の第4の領域とからなり、
これら第4の領域が前記第3の領域の下面下方に延在し
て前記第2の領域に接触するとともに、装置の電流およ
び電圧検出接点を形成Jるようにしたことを特徴とする
集積ホール効果装置。 (6) 前記第3の領域が前記第2の領域を完全に覆う
ようにしたことを特徴とする特許請求範囲第5項記載の
集積ホール効実装置。 (1) 前記半導体基板の伝導型をP型とし、前記半導
体層の伝導型をN型とし、前記第1および第3の伝導型
領域をP小型とし、前記第4の領域の伝導型をN小型と
したことを特徴とする特許請求範囲第6項記載の集積ボ
ール効実装置。 (8) 第1の伝導型を有する半導体基板および第1の
伝導型とは逆の第2の伝導型を有しかつ前記基板の上面
に接するエピタキシャル半導体層を形成し、さらにこの
半導体層内に前記基板の上面に延在する第1の領域を形
成することにより前記エピタキシャル半導体層のアイソ
レートされた第2の領域を形成づるとともに、前記第1
の伝導型を有する第3の領域を前記第2の領域の上面に
形成し、該第3の領域内にたがいに相隔て゛C形成され
、かつ前記第2の伝導型を有り−る複数の第4の領域を
形成し、これら第4の領域が前記第2の領域の下面下方
に延在して前記第2の領域と接触するようにしたことを
特徴とする集積ボール効実装置の製造方法。 (9) 前記第1の領域を形成するに際して、前記エピ
タキシャル半導体層の上面に接づるパターン化マスク層
を形成したのち、このパターン化マスク層を介して前記
エピタキシャル半導体層をドープすることにより、前記
第1の伝導型を有づ゛る第1の領域を形成し、かつこの
第1の領域が前記エピタキシャル半導体層の上面から前
記liの上面に延在するようにさばたことを特徴とする
特許請求範囲第8項記載の集積ホール効実装置。 (10)前記第1の領域を形成するに際して、前記エピ
タキシャル半導体層の上面に接するパターン化マスク層
を形成して前記12の領域および前記第1の領域の一部
を露出させ、この露出領域をドープづ−ることにより、
前記第1の伝導型を有づる第3の領域を形成し、かつこ
の第3の領域が前記第2の領域の下面下方に所定深さ延
在するにうにさμ°たことを特徴とする特許請求範囲第
9項記載の集積ホール効実装置。 (11)前記露出領域上に比較的薄い絶縁層を形成し、
この絶縁層を介してドーパントを注入したことを特徴と
する特n請求範囲第10項記載の集積ホール効実装置。 (12)前記エピタキシャル半導体層の上面に接するパ
ターン化絶縁層を形成して前記複数の第4の領域を露出
させ、この絶縁層の上面に接するパターン化伝導層を形
成して前記第4の領域と接触さゼるようにしたことを特
徴とする特許請求範囲第8項記載の集積ホール効実装置
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US50290583A | 1983-06-10 | 1983-06-10 | |
US502905 | 2000-02-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS607782A true JPS607782A (ja) | 1985-01-16 |
JPH058597B2 JPH058597B2 (ja) | 1993-02-02 |
Family
ID=23999898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59118045A Granted JPS607782A (ja) | 1983-06-10 | 1984-06-08 | ホール効果装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0162165A3 (ja) |
JP (1) | JPS607782A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5449579A (en) * | 1989-01-10 | 1995-09-12 | Ishihara Sangyo Kaisha Ltd. | Colored metal plate and process for manufacturing same |
JP2007502965A (ja) * | 2003-08-15 | 2007-02-15 | システマティック デザイン ホールディング ベー.フェー. | ホールセンサーを使用することによって磁場を測定するための方法および装置 |
JP2013080792A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Instruments Inc | ホール素子 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CH668146A5 (de) * | 1985-05-22 | 1988-11-30 | Landis & Gyr Ag | Einrichtung mit einem hallelement in integrierter halbleitertechnologie. |
US4760285A (en) * | 1987-03-30 | 1988-07-26 | Honeywell Inc. | Hall effect device with epitaxal layer resistive means for providing temperature independent sensitivity |
SI9110476A (en) * | 1991-03-18 | 1996-02-29 | Iskra Stevci Ind Merilne In Up | Hall sensor in integrated CMOS circuit |
US7772661B2 (en) | 2008-07-23 | 2010-08-10 | Honeywell International Inc. | Hall-effect magnetic sensors with improved magnetic responsivity and methods for manufacturing the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190586A (ja) * | 1975-02-07 | 1976-08-09 | ||
JPS53147661U (ja) * | 1977-04-27 | 1978-11-20 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL173335C (nl) * | 1972-06-01 | 1984-01-02 | Philips Nv | Hall-element. |
US4141026A (en) * | 1977-02-02 | 1979-02-20 | Texas Instruments Incorporated | Hall effect generator |
-
1984
- 1984-06-07 EP EP84303845A patent/EP0162165A3/en not_active Withdrawn
- 1984-06-08 JP JP59118045A patent/JPS607782A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190586A (ja) * | 1975-02-07 | 1976-08-09 | ||
JPS53147661U (ja) * | 1977-04-27 | 1978-11-20 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5449579A (en) * | 1989-01-10 | 1995-09-12 | Ishihara Sangyo Kaisha Ltd. | Colored metal plate and process for manufacturing same |
JP2007502965A (ja) * | 2003-08-15 | 2007-02-15 | システマティック デザイン ホールディング ベー.フェー. | ホールセンサーを使用することによって磁場を測定するための方法および装置 |
JP4785743B2 (ja) * | 2003-08-15 | 2011-10-05 | システマティック デザイン ホールディング ベー.フェー. | ホールセンサーを使用することによって磁場を測定するための方法および装置 |
JP2013080792A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Instruments Inc | ホール素子 |
Also Published As
Publication number | Publication date |
---|---|
JPH058597B2 (ja) | 1993-02-02 |
EP0162165A3 (en) | 1986-07-16 |
EP0162165A2 (en) | 1985-11-27 |
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