JP2013080792A

JP2013080792A - ホール素子

Info

Publication number: JP2013080792A
Application number: JP2011219509A
Authority: JP
Inventors: Takaaki Tobioka; 孝明飛岡; Hirotane Hirose; 嘉胤廣瀬
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-10-03
Filing date: 2011-10-03
Publication date: 2013-05-02

Abstract

【課題】特性ばらつきの少ないホール素子を提供する。
【解決手段】Ｐ型基板７に、平面図で正方形になるＮ型ウェル６を設ける。ホール素子１０の四隅以外には、Ｎ型ウェル６の上部にＰ型拡散層５を設け、ホール素子１０の四隅には、Ｎ型ウェル６の上部にＮ型拡散層１〜４を設ける。そして、Ｐ型拡散層５とＰ型拡散層５の下のＮ型ウェル６との間に空乏層が発生する電圧をＰ型拡散層５に印加する。
【選択図】図１

Description

本発明は、ホール素子に関する。

従来のホール素子について説明する。図３は従来のホール素子を示す図であり、（Ａ）は従来のホール素子の平面図であり、（Ｂ）は従来のホール素子の平面図におけるＹＹ断面図であり、（Ｃ）は従来のホール素子の平面図におけるＺＺ断面図である。

ホール素子３０のＮ型拡散層３２とＮ型拡散層３３との間に電源電圧を印加する。この電源電圧に応じてＮ型拡散層３２からＮ型拡散層３３に電流が流れる。この時、ホール素子３０の平面に対して垂直に磁界が印加されると、電流及び磁界の双方に対して垂直にホール電圧が発生する。即ち、Ｎ型拡散層３１とＮ型拡散層３４との間にホール電圧が発生する。（例えば、特許文献１参照）

特開２００８−００８８８３号公報（図１７）

ここで、従来の技術では、ホール素子３０での電流経路は、Ｐ型基板３７の最表面であるＮ型ウェル３６の表面にできる。このＮ型ウェル３６の表面は、ホール素子３０の製造プロセスで、洗浄や洗浄時に付着したゴミ等の影響を受けている。つまり、ホール素子３０での電流経路は、洗浄やゴミ等の影響を受けてしまう。よって、ホール素子３０の特性が、ばらついてしまう。
本発明は、上記課題に鑑みてなされ、特性ばらつきの少ないホール素子を提供する。

本発明は、上記課題を解決するため、第一導電型基板と、前記第一導電型基板に設けられた第二導電型ウェルと、前記第二導電型ウェルの上部に設けられ、前記第二導電型ウェルとの間に空乏層が発生する電圧が印加される第一導電型拡散層と、前記空乏層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられた第一の第二導電型拡散層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられた第二の第二導電型拡散層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられ、前記第二の第二導電型拡散層と対面する第三の第二導電型拡散層と、前記第二導電型ウェルの上部で前記第二導電型ウェルの平面図での縁に設けられ、前記第一の第二導電型拡散層と対面する第四の第二導電型拡散層と、を備えることを特徴とするホール素子を提供する。

本発明によれば、ホール素子での電流経路は、第一導電型基板の最表面である第二導電型ウェルの表面に発生せず、第一導電型拡散層と第一導電型拡散層の下の第二導電型ウェルとの間に発生する空乏層の下に形成される。よって、ホール素子での電流経路は、ホール素子の製造プロセスでの洗浄やゴミ等の影響を受けない。よって、ホール素子の特性は、ばらつきにくくなる。

ホール素子を示す図であり、（Ａ）はホール素子の平面図であり、（Ｂ）はホール素子の平面図におけるＹＹ断面図であり、（Ｃ）はホール素子の平面図におけるＺＺ断面図である。ホール素子の回路接続を例示する図である。従来のホール素子を示す図であり、（Ａ）は従来のホール素子の平面図であり、（Ｂ）は従来のホール素子の平面図におけるＹＹ断面図であり、（Ｃ）は従来のホール素子の平面図におけるＺＺ断面図である。

以下、本発明の実施形態について図面を参照して説明する。
まず、ホール素子の構造について説明する。図１はホール素子を示す図であり、（Ａ）はホール素子の平面図であり、（Ｂ）はホール素子の平面図におけるＹＹ断面図であり、（Ｃ）はホール素子の平面図におけるＺＺ断面図である。

Ｐ型基板７の表面近傍に、基板表面上方から見る平面視に置いて正方形のＮ型ウェル６を設ける。図１の（Ａ）のホール素子１０の四隅以外の、Ｎ型ウェル６の上部にＰ型拡散層５を設ける。図１の（Ａ）のホール素子１０の四隅には、Ｎ型ウェル６の上部に、Ｎ型拡散層１〜４を設ける。ここで、Ｎ型拡散層１〜４をＮ型ウェル６の四隅にそれぞれ設ける。Ｎ型拡散層１とＮ型拡散層４とは対面し、Ｎ型拡散層２とＮ型拡散層３とは対面する。

次に、ホール素子１０の動作について説明する。図２は、ホール素子の回路接続を例示する図である。

電源２１の正極端子は、Ｎ型拡散層２に接続される。電源２１の負極端子は、Ｐ型拡散層５及びＮ型拡散層３に接続される。電圧計２２は、Ｎ型拡散層１とＮ型拡散層４との間に接続される。

ここで、電源２１の負極端子はＰ型拡散層５に接続されるので、Ｐ型拡散層５とＰ型拡散層５の下のＮ型ウェル６との間に空乏層が発生する。つまり、電源２１は、Ｐ型拡散層５とＰ型拡散層５の下のＮ型ウェル６との間に空乏層が発生する電圧を、Ｐ型拡散層５に印加している。

また、ホール素子１０では、電源２１からＮ型拡散層２とＮ型拡散層３との間に電源電圧が印加される。この電源電圧に応じてＮ型拡散層２からＮ型拡散層３に電流が流れる。この電流は、Ｐ型拡散層５とＰ型拡散層５の下のＮ型ウェル６との間に発生する空乏層の下を流れている。この時、ホール素子１０の平面に対して垂直に磁界が印加されると、電流及び磁界の双方に対して垂直にホール電圧が発生する。つまり、Ｎ型拡散層１とＮ型拡散層４との間にホール電圧が発生する。このホール電圧を電圧計２２によって測定する。

なお、オペアンプとコンパレータと基準電圧生成回路とを、電圧計２２の替りに設けても良い。この時、オペアンプは、ホール電圧を増幅する。基準電圧生成回路は、基準電圧を生成する。コンパレータは、増幅後のホール電圧と基準電圧とを比較する。増幅後のホール電圧が基準電圧よりも高いと、コンパレータの出力論理はハイレベルになり、低いと、ローレベルになる。

また、上記の場合に、Ｎ型拡散層２とＮ型拡散層３との間に電源電圧が印加され、Ｎ型拡散層１とＮ型拡散層４との間にホール電圧が発生する第一期間と、Ｎ型拡散層１とＮ型拡散層４との間に電源電圧が印加され、Ｎ型拡散層２とＮ型拡散層３との間にホール電圧が発生する第二期間と、を設けても良い。ここで、ホール素子１０は平面的に上下および左右に対称になっているが、第一期間及び第二期間のホール電圧は僅かに一致しない。つまり、ホール素子１０はオフセット電圧を有する。そこで、サンプルホールド回路の使用し、第一期間及び第二期間のホール電圧が平均化することにより、スピニングカレント法を用いてホール電圧のオフセット電圧をキャンセルすることができる。

１０ホール素子
１〜４Ｎ型拡散層
５Ｐ型拡散層
６Ｎ型ウェル
７Ｐ型基板

Claims

第一導電型の基板と、
前記基板に設けられた、平面視で四角形である第二導電型のウェルと、
前記ウェルの上部に設けられ、前記ウェルとの間に空乏層が発生する電圧が印加される第一導電型拡散層と、
前記空乏層と、
前記ウェルの上部で前記ウェルの第一の隅に設けられた第一の第二導電型拡散層と、
前記ウェルの上部でウェルの、前記第一の隅の隣となる第二の隅に設けられた第二の第二導電型拡散層と、
前記ウェルの上部で前記ウェルの、前記第二の隅と対角線上で対面する第三の隅に設けられた第三の第二導電型拡散層と、
前記ウェルの上部で前記ウェルの、前記第一の隅と対角線上で対面する第四の隅に設けられた第四の第二導電型拡散層と、
を備えたホール素子。
前記ウェルは、平面視で正方形である請求項１記載のホール素子。
前記ウェルは、平面視で上下および左右に対称となっている請求項１記載のホール素子。