JPS607538A - デ−タ転送制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル画像処理装置など、ひとつのデー
タを複数の演算モジュール間で転送し、所定演算結果を
高速で得ようとする場合に有効なデータ転送制御方法に
関する。

第１図は、２つの演算モジュール（Ｍｌ）、（Ｍ２）間
を、データバス、たとえば標準的な入出力／ぐスとして
使用されているＧＰ・ＩＢ（ジェネラル・ノミ−パス・
インターフェイス・バス）（１）により接続したもので
、モジュール（Ｍｌ）　、　（Ｍ２）の一方をソース、
他方をアクセプタとし、２本のハンドシェイクライン（
２）（３）によってデータ転送を行なう場合、次のよう
にデータの授受がなされる。

第２図に示すように、Ｒｅｐｌｙ信号が゛”Ｌ”（低レ
ベル）にならなければ、ソースはデータを出し／こ一！
マ待っている。すなわち、Ｒｅｐｌｙ信号の立下りは、
「データ受取り準備完了Ｊ　（ｒｅａｄｙ　ｆｏｒ　ｄ
ａｔａ　）を意味する。また、Ｒｅｐｌｙ信号がｒＨＪ
でなけれ−２、ソースはつぎのデータが送れない。すな
わち、１？ｅｐｌｙ信号の立上りは、「データ受取り完
了」（ｄａｔａ　ａｃｃｅｐｔｅｄ　）を意味する。

この方法によって、相方、の演算モジュール（Ｍｌ　’
）　。

（Ｍ、）の速度に応したステップ・・２イ・ステップの
データ授受か行なわれる。こうしたハンド／エイクライ
ン（２）（３）によって、データ転送が行なえるのけ、
ノースが１個で、アクセプタが１個の場合に１坂られる
。

複数のソースからの信号を、複数のアクセプタが受け取
れるようにするためには、たとえば、第６図に示すよう
に、ソース側の演算モジュール（Ｍｌ）〜（Ｍ、、４）
と、アクセプタ側の演算モジュール（Ｍ１′）〜（Ｍｎ
りとの間を、それぞれ３ｅｎｄ信号とＲｅｐｌｙ信号の
だめのハンド／エイクラインで接続しなくてはならない
。

この場合は、たとえばノース側の演算モジュール（Ｍ、
　’）から、アクセプタ側の演算モジュール（Ｍｊ／）
にデータを転送するだめ、第４図に示すように、すべて
のアクセプタが「データ受取り準備完了」となった時に
、その論理積（アンド）動作によって、ソース′Ｉｕ１
１のモジュール（Ｍｌ）からデータが転送され、また「
データ受取シ完了」についても、演算モジュール（Ｍｊ
／）からのＲｅｐｌｙ伯号−１Ｓｅｎｄ信号のｍ個の論
理積動作をとってから立］・ることに々る。

こ５したクロスバ−型の２線式ノーンドンエイクの方法
では、データバス以外の配線が多く、しかも、モジュー
ルを追加して接続することが困難である。また、ソース
とアクセプタとを指定して、・・ンドシエイクをとるた
め、１回線のパスラインでは、これら複数の演算モジュ
ールによるパイプライン処理が行なえないという欠点が
あった。

本発明は、このような点に鑑みなされたもので、複数の
演算モジュール間の・・ンドンエイクを、１回路のハン
ドシェイクラインによって連結させ、１回線のデータバ
スラインを共有する複数の演算モジュール間で高速に、
かつ、送受信相手並びに送受信順序をプログラマブルに
データを転送するようにしたデータ転送制御方法を提供
するものである。

すなわち、データノ・クラインを共有する初数の演算モ
ジュールのノース側とアクセプタ側とを、予め組み合せ
て時分割でパスラインを使用し、ソース側からは、デー
タ送り出し準備完了信号（ＤａｔａＳｅｎｄ　Ｒｅａｄ
ｙ、以下ＤＳＲという。）を、またアクセプタ側からは
、データ受取り準備完了信号（ＤａｔａＡｃｃｅｐｔ　
Ｒｅａｄｙ　、以下Ｄ　Ａ　Ｒといつ。）を、相互にゲ
ート回路を形成する１本のハンド／エイクラインに出力
し、そのハント゛ンエイクライン上で、ＤＳＲとＤＡＲ
の論理積をとることにより、ソ用クイ１川とアクセプタ
（１刊は、それぞれＤＳＲとＤＡＲの一致を読み取り、
データの転送を行々うようにしている。

さらに、データバスラインを時分割使用するだめ、ソー
ス側とアクセプタ側の組み合せを予め定めると七ができ
、しかも、データ授受の順序も予め定めることができる
。

以下、本発明方法を具体的実施例に基き詳述する。

第５図は、６個の演算モジュール（Ａ）〜（Ｆ）を用い
てデータ処理するシステムにおけるデータの流れのモデ
ルを示すもので、モジュール＋Ａ）で発生したデータは
、モジュール（Ｂ）に送られて処理され、その処理結果
は、さらにモジュール（Ｃ）とモジュールＣＤ＋にパラ
レル転送され、処Ｊ、ｊｌｊされる。

モジュール（Ｃ）で処理されたデータは、モジュール（
Ｅ）に転送され、モジュール（Ｄ）で処理されたデータ
は、モジュール（Ｆ）に転送される。

本発明方法は、上記モデルのようなデータの流れをもつ
システムに適合するデータ転送を行なわせるもので、第
６図は、第５図のシステムを、本発明方法を実施するべ
く構成したハードウェアのブロック図である。

各モジュール（Ａ）〜（Ｆ）は、ビットパラレルのデー
タを乗せることのできる１回線のデータハ゛ス（団に共
通接続され、かつ、各モジュール（Ａ）〜（Ｆ）は、デ
ータバス（１１）と平行する各１回路の、ハンド７エイ
クライン（１２）、ハンドシェイククロックライン（１
３）、プリセットデータライフ（１４）に共通に接続さ
れている。なお、各ラインＱｌ）（１２）（＋３１（１
４）のコモングランドライノ（ｃ１テータハスに含寸れ
る。

第７図は、名演″ｆ）モジュールｆＡ）〜Ｆ）に同一の
回路構成をもって設けられ、本発明方法によって制御さ
れるデータ転送１１ｉｌ制御回路の具体的な一例を、演
１１モジュール（１３）のものを代表して不ずものであ
る。

なお、送受イ言Ａ［」互の動作の説明上、図示されない
モジュール（Ａ）　、　（Ｃ）〜（Ｆ）の回路について
は、回路の素子を示す数字符号に、各モジュールの英字
符号を附設して説明する。

演算モジュール（Ｂ）において、所要のデータ処理機能
をもつ演算回路（２１Ｂ）は、人力ラッチ（２２Ｂ）を
介して、データ・ｑス（１１）からデータを取り込み、
出力ラッチ（２３Ｂ）を介して、デ゛−タバス旧）ヘデ
゛−タを乗せるように接続されている。

演算回路（２１Ｂ）及び両ラッチ（２２Ｂ　）　（２６
Ｂ）を含む演算装置（２４Ｂ）は、独白のクロックで作
動するマイクロコンピュータ等によってデータ処理され
、そのデータ処理に際して、適時のタイミングで、ＤＡ
ＲとＤＳＲをそれぞれの出力端子（２５Ｂ８２６Ｂ）ヘ
レベルｒ　ＨＪをもって出力する。

ＤＡＲ端子（２５Ｂ）とＤ　Ｓ　Ｒ☆１■子（２６Ｂ）
に、オープンコレクタ型の出力端子をもつオアゲート（
２／１３）（７８Ｂ　）の一方の人力へ、それぞれに接
続される。

両オアゲート（２７ＢＸ２８Ｂ）の出力は、ワイー＼′
・−ｌアンド接続（２９Ｂ）を形成するように結線され
てハント／エイクライン（１２）へ接続され、このハン
ト／エイクライン（１２）は、適宜のところで、−ノ゛
ルアノー１素子（３０）を介してレベル゛’　Ｈ”のラ
インに接続さ柱でいる。

このオープンコレクタ出力型のオアークー−１・（２７
ＢＸ２８Ｂ）の出力におけるワイヤードアント抜続（２
９Ｂ）とプルアンプ素子（３ｏ）は、ハンド／エイクラ
イン（１２）を介、してワイヤードアントゲ゛−１・回
路を形成するとともに、他のモジュールｆＡ）　、　ｆ
Ｃ）〜（Ｆ）Ｋおけるワイヤードアンド接続（２９Ａ）
、（２９Ｃ）　〜（２９１つは、モジュールｆＢ）のア
ントゲ゛−１・回路から見れに１、ハンド／エイクライ
ン（Ｉ２）を介してエギスハ゛ントされたワイヤードア
ントゲ−１・回路を構成していると七になる。

後に説明する出力ラッチ（２３Ｂ）もオープンコレクタ
出力端子から出力され、ラッチ人力（ろ２Ｉ３）がｒ　
Ｌ　Ｊレベルのときは、「ｒ］」レベルを出力している
。寸だ、オアゲート（２７Ｂ）（２８Ｂ）全通常のノー
スモードシンクモードのいずれをも出力できるデ゛−ト
素子、又はスリーステート素子等を用（ねた場合は、ソ
ース出力金、ダイオードを逆極性に介して、・・ンドシ
エイクライン（エキス・々／ドコモ／ライン）（１２＋
から遮断するようにしプこ、ダイオードγンドゲ゛−ド
回路を、ハント／エイクライン（Ｉ２）に形成してもよ
い。

ワイヤードアンド接続（２９ｆ３ｉ、すなわら・・ンド
ソエイクライン（１２）は、両ラッチ（２２Ｂ）　（２
３Ｂ）のラッチ制（ａｑ１入力端子（３１１：３　）　
（３２Ｉ３　）へそれぞれ設けられたγンドダート（３
３Ｂ）（５４１３）の一方の人力に、それぞれＪ妥続き
れている。

プリセットデータライン（１４）は、該ラインに送られ
るシリーズヒントのデータの中から、自己、例えばモジ
ュール（Ｂ）に予め定められ／こ特定コードを解’ｆｊ
くして、プリセットデータを取り込むンリγルインター
フエイス（３５］３）に接続され、該インターフェイス
（３５Ｂ）は、取り込んだプリセットデータをレジスタ
（３６Ｂ）に送り込む。

レジスタ（６６Ｂ）は、７リアルに取り込寸れた一ノリ
セットデータを保持するとともに、そのデータをビット
パラレルに出力し、その出力データを分割して、複数の
コンパレータ（３７ＢＸ５８Ｂ！３９Ｂ）に与える。

プリセットデータは、各モジュール単位に１Ｚめ定め、
その内容は、時分割で使用するデータハス（１１）の時
分割周期（以下パスザイクルとする）　（１’）内にデ
ータの転送が行なわれる回数（Ｓ）と、バスーリーイク
ル（Ｔ）中、時分割部分に附設されたｆ１千号をもって
”ｌｉ’］り当てられる。

データ送信タイミング番号（ｎ）並びにデータ受イコ：
タイミング番号（ｍ）とを、それぞれにバイナリ−二１
−ドで表わし、かつそれらをシリーズに並へたデータと
しである。

例えば、第５図のモデルにおいては５、データを転送す
る機会が、４回必要とされるだめＳ−４とし、かつ送受
信のタイミングを交信相手によって定めるｎ、ｍ：ば、
たと、えば以Ｆのようになる。

モジュールＡＳ−４ｎＡコＭＡＸｒ１１Ａ二〇Ｂ　Ｓ＝
４　０Ｉ４＝ＯｍＢＩ Ｃ５−−４ｎ　ｃ　＝３　ｍｃ　＝２ ］）　Ｓ＝４　１１Ｄ−５１１１Ｄ：　１■シ　Ｓ：＝
４　ｒ＋ｐ；＝２　町ら二Ｍ、ＡＸＦ　５＝４０１．！
＝１．ｎ１、＝ＭＡ、Ｘなお、モジュール（Ａ）は外部
から信号を受けとる（−不束の■１０インターフェイス
）又ハモジュール（〜）内部から信号を発生するため受
信機会を必要とせず、受信タイミングを定める値（ｎ＋
はＳの値より大きな値、例ｔばＳの取り得る値の最大値
Ｓ−ＭＡＸを設定しである。

同じく、モジュール（Ｅｌ　（１’ｌにおけるｍお：Ｍ
ΔＸ、ｎｌｐ　＝：　ＭＡＸも同様に、外部に信号を送
り出す（１４重のＪ１０インターフェイス）又はモジュ
ール（Ｅ）（閂内部に信号を蓄わえるため、送信機会が
不要で、受信タイミングが一すエられていない。

また、モジュール八に設けられた第７図に示すようなデ
ータ転送制御回路において、コンパレータ（３８Ｂ）、
アンドゲート（ろろＢ）、人カラノチ（２２Ｂ）、イン
ノ９−タ（４１Ｂ）、オアゲート（２７Ｂ）を取り去っ
た構成をとっておけば、モジュールＡの受信タイミング
ｎＡは、設定する必要がなく在る。

同６１　Ｋ、モジュール（Ｅ）（Ｆ）については、送信
する必要がないので、第７図のコン・ミレータ（６９Ｂ
）、アンドゲート（３４Ｂ）、出力ランチ（２６Ｂ）、
イノ・２゛−タ（４２Ｂ）、オアゲート（２８Ｂ）は不
要であり、取り去ることができる。そしてこの揚台には
、ｍ　１．；　＋ｍ　ｐは設定する必要がない。

プリセットデーターを肖える方法として、う゛リセット
データライン（１４）は複数本のラインにしてもよいし
、１本のラインとしてもよい。１本のラインとするとき
は、多数のビット列に、一部にデータの取り得ないビッ
トを与え、そのビットから、一定のビット数からデータ
を与えるような方法でもよい。

例えば、データとして、１６進信号は、辿常４ビットで
あるが、特に１ビット余分に追加して、５ビツトとして
おきデータは必ず５ビツトめをｒＬＪとし、特定ビット
は５ビットを全て「１１」とするようにずれは、特定ビ
ットとデータビットとは判別しイ４Ｉる。ずなわち、ｒ
Ｌｌビットの後、１−１−Ｉ　Ｊビットが５コ紹；けは
、ゾ°リセソＩ・用の特定ビットとする。そして「Ｌ」
ビットの後、ｒＨＪビットが１０コＯシけば、カウント
開始用の特定ビット（ＣＥ）とすることができる。そし
て、この特定ビットの後に続くデータビットがレジスタ
Ｃ（ｌｉ）にとり込まれて、モジュール選択ビット、コ
ン、５レータデーク又はカウント開始１汀号となる。

これらのことに１公知の技術を用いればよく、本発明の
］」的でないので、これ以上の詳述はしない。またプリ
セットデータは、操作卓と直結して、デイジタルスイッ
チ等より人力させてもよい。

カウンタ（４０Ｂ）は、ハンドシェイククロックライン
（１３）にクロック入力端子（Ｃ）か接続され、そのカ
ウンタ（４０Ｂ）の計数値は、各コンパレータ（３７Ｂ
）（３８Ｂ）　（３９Ｂ）にパラレルに与えられる。

値（Ｓ）がプリセットされたコンパレータ０７Ｂ）は、
その一致出力をカウンタ（４０Ｂ）のリセント端子に与
え、とのカウンタ（４０Ｂ）とコン／でレータ（３７Ｂ
）ｄｌ、プログラマブルなＳ進カウンタを形成している
。

値（ｎＢ）かプリセットされたコン・妃レータ（６８Ｂ
）は、その一致出力を、アントゲ−１−（６３Ｂ）の他
方の人力へ与えるとともに、インバータ（４１Ｂ）’、
ｒ介して、オアゲー１’　（２７Ｂ）の他方の入力へ与
える。

値（ｍＢ）がプリセットされたコンノミレーク（３９１
３）は、その一致出力をアントゲ゛−１・（６４Ｂ）の
他方の入力へ与えるとともに、イン／＋−タ（４２Ｂ）
を介して、オアゲー）　（２８Ｂ）の他方の人力へＪｊ
える。

両コンパレータ（３８ＢＸろ９Ｂ）の一致出力は「１４
」レベルをもって出力され、これにより、カウンタ（４
０Ｂ）の値が、両コンパレータ（３８１３）　（３９１
３）のプリセット値（ｎＢ）（ｍＢ）以外のときは、両
イン・・−ク（４１Ｂ）　（４２Ｂ）がｒ　Ｈｊレベル
を出力する。そのだめ、オアゲート（２７Ｂ）　（２８
Ｂ）は、Ｉ）　Ａ　Ｉ化又）、ｊ：　Ｉ）ＳＲの出力レ
ベルにかかわりなく、ノーノド／エイクライン０２）へ
は、常にｒ　ＨＪレベルで出力している。そして、コン
パレータ（３８ＢＸ６９Ｂ）のいずれかが、一致出力の
ｒＨＪレベルを出力するときのみ、ハンド／エイクライ
ン（１２）には、ＤＡ、Ｒ又はＤＳ　ｘｉの信号レベル
が反１快される。

さらに、コンパレーク（５８１（）の方が一致出力の「
１１」しにルを出力するとき、ＤＡＩえが「１１」レベ
ルてあれば、そして他の全モジュールも「Ｈ」レベルを
出力していれば、ハンドシェイクライン（１２）が「■
１」レベルであり、アンドゲート（３３Ｂ）はｒ　ＨＪ
レベルを出力して、ラッチ（２２Ｂ）がデータバス（印
から、そのとき、）ぐスヘ乗っているデータ、すなわち
他のモジュールがデータバスに送り出しているデータを
取り込む。

また、コンパレータ（３９Ｂ）の方が一致出力の「Ｈ」
レベルを出力するとき、ＤＳＲが「ＨＪレベルであれば
、そして他の全モジュールも「■１」レベルを出力して
いれば、ハンドシェイクライン（１２）が「Ｉ］」レベ
ルであり、アントゲ−１−（３４Ｂ）はｒ　ＨＪレベル
を出力し、ランチ（２３Ｂ）は、演算回路（２１Ｂ）か
らそのときのデータをラッチして、そのデータをデータ
バス旧）へ送り出している。

この際に、ＤＡＲ、ＤＳＲの両方又はいずれが一方が「
Ｌ」しにルにあって、受信又は送信の態勢が整っていな
いときは、そのｌ”　Ｌ　」レベルがハンドシェイクラ
イン（１２）へ反映されて、該ハンド／エイクライン０
２）を「Ｌ」レベルに落とし、それに」ニジ、アントゲ
゛−Ｉ・（３３］３）（５４Ｂ）並びに交信相手のモジ
ュール（Ｘ）（ただしＸ＝Ａ、Ｃ，Ｄ、Ｅ、Ｆ）のアン
ドゲート（５３ＸＸ３４Ｘ）を閉じ、相互にデータの交
信は行なわれない。

上述の如く、第７図の実施例においては、送り出し側の
演算モジュールのｒｎＸと、受けとり側の演算モジュー
ルのｎＸ′の設定値が、同じ数値である演算モジュール
間で、ハンド／エイクライン（１２）をＨとなるように
することにより、１本のハンド／エイクラインで、デー
タの送信、受信がなされる。

その条件として、送シ出し側のｍＸと、受けとり側のｎ
Ｘ′の設定値が同じであること、さらに、送シ出し側演
算モジュールでは、ＤＳＲをｒｘＢと”していること、
受けとり側演算モジュールでは、ＤＡＲを「Ｈ」として
いること、がっ、送信受信ヲ行なわない演φ−モノニー
ルては、両コンパレータ（３８１、ｔ：ｉ！＋＋がいず
れもｍ　；＜　ｒ　ｎ　Ｘ’でないこと、値Ｓは、各６
１ｒ、算モジュールとも同じ数値であること、カウンタ
ｊ、１０）は、名演３つモジュールとも同じ数値を示し
ていることが肝東である。

そして、ＤＡＲとＤＳＲは、ハンドシェイクライフＮ＋
２＋上で論理４１′Ｌ（ＡＮＤ）されたものとして反映
されることになる。

第８Ａ図、第８Ｂ図は、上述の安領をもって、第７図の
回路で制御される第５図モデルのデータ転送におけるそ
れぞれが異るデータ転送要領を示ずタイムチャー１・で
ある。

第８Ａ図について説明すると、ハンドシェイク同期クロ
ック「Ｏ」のときデータがモジュール（Ａ）から出力さ
れ、モジュールＢに入力される。モジュール（１３）で
は、受は取ったデータを演算して、その演算のスループ
ットの後、ハンドシェイク同期クロック「６」のとき、
演算済みデータを出力し、モジュールＣ及びＤは、この
データを受けとる。

他も同様に考案される。

以下同様にして、このチャートに従ってモジュール（Ｃ
）〜（Ｆ）でのデータ？ｊｔ算処理が行なわれる。

この両図のタイムチャートにおいては、各Ｉ′１１〔↓
−７（Ａ）〜（Ｆ）におけるいずれか最大のスループッ
トが、・・ンドノエイク同期クロックの２又は６周期以
内になるように、同期クロックの周波数を選んで、１・
４スザイクル（Ｔ）の間に、最大ろツの演算か並列して
行なうことができ、かつ、データの授受は、１・ぐスサ
イクル（Ｔ）の間に最大４回行うことができるようにな
っている。

第８Ａ図示の実施例においては、各モジュール（Ａ）〜
（Ｆ）のスループットを考）、ｇ、して、入出力タイミ
ングを決定する必要がある。

たとえば、モジュール（Ｉ３）にｄ、「１／２Ｔ」のス
ループットが必要であるのに対し、モジュールの）は、
「１／４Ｔ」のスループットシか必要としない。

したがって、スループットの長い６ｊｔ　豹モジ：１−
ルを多数組み合せた場合、あるいは、よい数多くの演算
モジュールを使用する場合、この実施例では、パスザイ
クルＴを長くとる必要がある。

このような場合の対応上の一例としては、第７図の６ｉ
ｆ算フロツク（２１Ｂ）が、６ｊ【算結果をランチする
回１烙をｒ・め備えたものを用いることが考えられる。

この場合、演ｙ）、処理されたデータは、上記の演９、
ブロック（２１Ｂ）のランチ回路にラッチされ、データ
出力タイミングに同期して、（２３Ｂ）へ移される。し
たがって、出力用のデ゛−りが出カラソチ（２６Ｂ）に
ある間も、次の人力データを受け入れて、演算すること
ができる。

ムｇ８Ｂ図は、前記′＄、算ブロブロック１Ｂ）がラッ
チ回路を具備し、しかも各演算モジュールｆＡ）〜（Ｆ
）のスループットがクロツク４１１ａ分の長さをもつ場
合の各１（ｊｉ算モモジュールＡｌ−（Ｆｌの動きを示
している。

各演算モジュールｆＡｌ〜（Ｆ）に割り当てされた送受
イｔ；タイミングａ１次のように在る。

モジュールＡＳ”’４　ｎ、、＝　ＭＡＸ　ｍｈ　＝　
ＤＢＳ　−−４ｎｏ＝ｏ　ｒｎ　Ｂ　−１Ｃ５−＝４　
ｎ（、・−：：１　ｍｃ＝２Ｄ　Ｓ＝４　１Ｄ＝ｉ　ｍ
ｌ）＝ろ モジュールＥ　Ｓ＝４　１１１：＝２ｍ、、＝ＭＡＸＦ
　Ｓ　＝　４　ｎｐ　：＝　３　ｍｌ、　−：　ＭＡＸ
第８Ｂ図について説明すると、カウンタ（５／　＋３）
の計数値（Ｓ）が「ｏ」のとき、演算モジュール（Ａ）
からデータ１が出力され、演舞モジュール（Ｂ）に取り
込丑れる。演算モジュールＢでは、計数値（Ｓ）が「１
」から次の「ＯＪまでの間に、データ１に／１Ｊτ算処
理を行ない、その結果と、前記演算ブロック（２１Ｂ）
のランチ回路に取り込んでおく・また、計数値（Ｓ）が
「ｏ」のタイミングでは、データ２を演算モジュール（
Ａ）から演算モジュール（■３）が受け取る。

次の計数値（Ｓ）が「１」のタイミングで、演γ）、フ
ロック（２１Ｂ）のラッチ回路からランチ（２３Ｂ）　
（ｒ（データ１を移し、演算モジュール（Ｃ）および（
Ｄ）に送り出し、演算モジュール（Ｃ）、モジュール（
Ｄ）ｕ：　、データ１を受け取る。以下も同様である。

ここで、第８Ａ図と異なるのは、演算ブロック（２１Ｂ
）のラッチ回路がデータ１を保持した後は、次のデータ
（２）を取り込み、がっ、そのデータ２７）処理を行な
うことができるだめ、実効的処理時間か短縮して、゛第
８Ａ図の実施例と同様に、クロック４個の周期ｆＴ）の
長さでパスザイクル（Ｔ）が確保されることである。

このように、第８Ｂ図の実施例では、データの入出力タ
イミングは、各演算モジュールｆＡｌ〜（Ｆ）のスルー
プットをデータの転送時間に含めて考慮しないで、決定
することができる。

このため、複雑なシステムで、しかも、スループットが
比較的長い演算モジュール（Ａ）〜（Ｆ）の、」易であ
ってもバスザイクル（Ｔ）を、そのスループットと等し
ぐすることができ、有効である。

−］二連の実施例におけるプリセットテータライン旧）
は、各モジュール（Ａｌ−（Ｆ）のレジスタ（３６Ａ）
〜（３６Ｆ）に、プリセットデータ並びにスタート信号
を送り込むのに使用されるが、このザリセツトデータラ
イン（１＝１）のイリ１用時ル］が、／ステムの初期化
時であって、データ転送時は、実質的に不要なラインと
なるため、ハンドシェイクライ／（１２）と共用するこ
とができ、制御ラインの数を少くすることができる。

さらに、−ヒ述の実施例においては、第８Ａ図、及び第
８Ｂ図に示す如く、データの入出力時間が、常にＴ／Ｓ
で一定に定められるが、第５図モデルの如く、多数の演
算モジュール（Ａ）〜（Ｆｌを利用する／ステムにおい
ては、それぞれの＄算モジュール（Ａ）〜（Ｆ）のスル
ープットが、長短入１ｙ　４（ｆ；つていることが多い
。

そのため、特に第８Ａ図の実施例においては、各演算モ
ジュール（Ａ）〜（Ｆ）のスループットに合ぜフト。

データ入′出力転送時間をプログラマフルに定めうるよ
うにすることにより、システム全体のスループットの向
上が望める。

第９図は、データ転送時間を、それぞれのモジュール間
において、プログラマフルとした実施例を示すもので、
この実施例でに１、第７図に比べて、プリセットデータ
の内容と、ハンドシェイククロックの周波数と、コンパ
レータ（６８Ｂ）（６９Ｂ）とか若干異なるが、その他
は、同一である。

第９図の実施例におけるハンドシエイククロソりの周（
反数に、第８Ａ図の夫ノイ１１例に×・１して、１０倍
以上としておく。

受１６タイミングを定めるコンパレータ（３８’）は、
ウィンドウ型のコンパレータとし、ウィンドウのド限値
（ｎｌ、’）と上限値（ｎ、（）とをもって、受（６の
１１、）−期が定められ、そのウィンドウ中ｊ４　（”
”　”ｊｌ　”Ｌ　）をもって受出時間が定められ、こ
のウィンドウ幅Ｗ内にカウンタ（佃の計数値があるとき
、一致出力１−　ＨＪのレベルを出力するものとする。

同様に、送信タイミングを定めるコンパレータ（３９’
）もウィンドウ型とし、ウィンドウの下限値（ｍＬ）と
上限値（乃（）とをもって、送信時期とウィンドウ（Ｗ
　＝　ｍＨ−ｍＬ）による送信時間を定める。

コンパレータ（３７）の値ｉｓ）は、各モジュール（Ａ
）〜（Ｆ）のデータ送信に係るコンパレータ（６９つの
各ウィンドウ幅の合計値に等しく設定しておく。

しかして、両コンパレータ（３８’）　（３９’）のウ
ィンドウ幅（４）を任意に設定することによシ、各モジ
ュール間の送信時間を任意にプログラムしたデータ転送
が行なえる。

なお、両コン／ミレーク（３８’）（３９’）の設定値
（ｎ　ｌ、）（ｎｌｌ）並びに（ｍ　、、）　（ｍ、、
　’ｌは、シリセットデータとして、プリセントデータ
ラ・ｒン（１＝＋＋からソフＩ・レジスタ（３６）に送
られる。

一方、本発明によるデータ転送方法によれは、演算モジ
ュールの追加並びに処理順序の変更及び処理の休止が容
易に行なえる。

例えば、第１０図に示す如く、第５図の／スデム構成に
、新たな演算モジュール（Ｇ）を追加し、かつデータの
流れを図示の如く変更するには、単に、プリセットデー
タの内容を各演算モジュールＦＡ）〜（Ｇ）のブロック
に示す値Ｓ、ｎ、ｍとなるように’、、；：５定ずれば
よい。

さらに、使用しない演算ブロックは、ｎＸ　ｌ　ｒｎ　
ＸをＭＡＸに設定すればよい。

第１１図は、データの流れをループにした／ステムモデ
ルを示すもので、このようにデータの流れをループとし
た場合に、モジュール［１３）は、２刈りの演算処理が
可能となる。

モジュール（Ｂ）の第１の演算処理は、１つのパスザイ
クル内で、１回モジュール（Ｂ）で処理してから、モジ
ュール（Ｃ）に引き渡して処理し、それを再びモジュー
ル（Ｂｌヘフイー１−５バンクし、次の／Ｎスサイクル
でモジュール（Ａ）から引き７度されるデータにモジュ
ール（Ｃ）のデータを加味して、モジュール（Ｂ）カ処
理をする場合と、；／Ｆ　２の６１【算処理は、モジュ
ール（Ｊ３）か２個分のモジュールとして機能し、実質
的に−、フィトバック効果をもたないデータ処理をする
場合とである。

第１２図は、−に述のデータの流れをル−プにする実施
例の要部回路図であり、この実施例においては、第７図
におけるコンパレータ（３８Ｂ）（６９Ｂ）に相当する
コンパレータか、それぞれ２組ずつ、受信タイミング用
コン・ミレータ（ろ８．）（ろ８２）、並びニ送信タイ
ミング用コンパレータ（３９１Ｘ３９□）トシて備えて
いる。

受信タイミング用コン、５レーク（３８１Ｘ３８□）ハ
、それぞれの一致出力をオアゲ゛−）（４３１の内入カ
へ、そのオアゲ゛−１−（４３）の出力を、アンドゲー
トク３３）並びにイノノく−り（４１）へ送る。

送信タイミング用コンノ妃レータ（ろ９＋）（３９□）
も同様に、それぞれの一致出力を、オアケートｔ４４）
の両入力へ、そのオアデー）　ｊ４４）の出力を、アン
ドゲート（３４）並びにインバータ（４２）へ送る。

プリセットデータは、第９図におけるウィンドウの下限
値と上限値の組み合せと同様に、受信について２個のデ
ータ（ｎｌ）（第２）を、送信について２個のデータ（
ｍ、）（第２）をそれぞれに定め、それらの値を、コン
パレータ（潤の設定値（Ｓ）と組み合せて、１ワードの
データとしてレジスタ（３（ｉ）へ保持する。

しかし、このデータ転送にループを形成する場合、全べ
てのモジュールがループの対象となるものではない。そ
のだめ、全部モジュールを第１１図の回路構成とした場
合、不要なコン・ミレータをもつものができ、かつ、プ
リセットデータのＷｊ長が不要に長くなる。

そこで、ループの対象となるモジュール（Ｂ）のＪ場合
には、第７図の実施例のものへ、他のモジュール、例え
ば、追加モジュール（Ｙ）に設けられるべきイブターフ
ェイス（ろ５Ｙ）とレジスタ（３６Ｙ）並びに両コンパ
レータ（６８ＹＸ３９Ｙ）をモジュール（Ｂ）に設けて
、第１１Ｖ、］と同様な回路をなし、−７８リセットデ
ータは第７図のものに七／ニール（Ｙ）を追加した」場
合とｌｉ　ｉｌ　４＞’ｌ’＜にずれｖｌ：　Ｊ：い。

以上の各実施例においてｔ；１、時分割て相−４１に割
り当てられた送信モジュールと受信モジュール間で、同
時にＤＡＲとＤＳＩＩの一致が得られない場合は、次の
７４スザイクルに、データの転送が持ち越しになり、処
理によっては、持ち時間が多くなることがある。

第１６図は、ＤＡＲとＤＳＲの一致持ち機能を−１−ｊ
える実施例を示すもので、カウンタ（４ｏ）のクロック
入力ラインへ、アントゲ’　−トｆ４５１を設けて、ア
ントゲ゛−＋−（４つの副入力をハンドシェイクライン
（１２）とハンド７エイククロツクライン（１３）へ接
続し、受信、送信するモジュールのＤＡＲとＤＳＲのい
ずれが一方が「Ｌ」レベルに落ちているとき、カウンタ
（４０）のｉｌ数を停止するようにする。

なお、ハンド７エイククロツクの発生部で、クロックの
発生を、ハンドシェイクライン（１２）の信号で行なわ
せても、同様な結果が得られる。

以上の如く、本発明方法によれば、ＤＳＲとＩ〕Ａ　Ｒ
を判定するタイミングが・・ンド／エイクク「ノックに
より同期化され、しかも、・よ゛スライ／をｎ、ｌ。

分割で共用するハンド／エイフによるデータ１１シ、込
が効率的に行なえる。

例えば、アドレス発生、メモリ読み出し、データ交換、
メモリへの書込み等の一連の演算を行なうような演算モ
ジュール間でのデータ転送を行なうとき、メモリは読み
出しと書込みの両演算モジュールに共有され、この場合
、一方の演算モンコ一ルでメモリをアクセスしている間
、他方の演算モジュールはメモリをアクセスできず待期
していなくて−ならない。

まだ、メモリから、例えばＣＲＴなどへ表示をさせる場
合でも、メモリへの利込みは、ＣＲＴの表示ブランキン
グ時間にアクセスしなければならす、同様にデータ転送
にあたっては侍Ｊｕｌする心安がある。本発明の方法で
は、こうした場合でも、複雑なタイミングを用いること
なく、しかも、制御ラインの数を少くし、かつデータフ
４スを共用して、簡単に・〜゛イブモ る。

一方、各演算モジュールは、人力と出力にラッチをもっ
ているため、入力出力に要する時間を（端めで）短時間
とすることができ、ハンド７エイククツクをより高周波
として、各演算モジュールのスループットを考慮するこ
となくデーターの授受が行える。

前述の待機時間は、次の・く゛スザイクル迄待つので待
機時間（Ｔ）を要したが、クロックを高周波とすること
により、ノ９スザイクル（Ｔ′）ヲ、スループットに比
して極めて短時間（Ｔ′）とすることができ、待機時間
Ｃ１極めて短時間のパスザイクル（Ｔ′）を要するのみ
となり、長いパスザイクル（Ｔ）に比して、４１シめで
短かくなる。

例えば、システムを流れるデータか大小の密度を持つＣ
ＲＴ表示等ブランキング時のみデータを転送する場合に
は、各演算モジュールの入力ラッチの後段、出力ラッチ
の前段にファーストインフアーストアウトのバッファー
メモリを内）哉さぜると、密度大のデータ処理時（ブラ
ンキング時）は、特定の演算モジュール間において、短
時間に多数のデータの授受が行える。このことは、スル
ーブツトが大きいときほど効果は太きい。

また、コンパレータＣ（８）　、　（３９）の設定値ｎ
、ｍの設定は、授受しだい演算モジュール間のｎとｍを
同数値に設定すればよく、待ち時間を考慮する必要が少
くなる。

さらに、本発明方法を適用することにより、データを１
個ずつ確実に同期転送すること等が容易に行なえる。

【図面の簡単な説明】

第１図乃至第４図は、従来のデータ転送方法を説明する
だめの図で、 第１図は、２線式ハンドルエイクによるデータ転送のだ
めのシステム構成図、 第２図は、第１図２線式のクイミノグ図、第６図は、拡
張されたクロス／％−型のデータ転送のだめのシステム
構成図、 第４ｊノ比ｊ１　第６図り［Ｉスノ・−１ｇ１＋のタイ
ミング図、第５１ツ１乃至第１′５図は、本発明方法の
実施例を小ずもので１ 、第５１’２１　Ｉ；１、本発明方法によってｉ；ｉ制
御さ扛る／ステｌ・の複数の（ｊＩＣｉ、２１モ、・ニ
ール間のグ−−りの浦、れの１例を小ず／ステｌ、モデ
ル図、 〜λ６図、本発明方法によって構成されるシステムの各
６１（算モジュール間の連結状態を示すシスチン・プ「
３２２図、 第７図は、本発明方法を具体的に実施するだめの回路の
一例を、１つの演算モジュールで代表して示す電気回路
図、 第８Ａ図は、εｎ７図の回路をもって、第５図モデルの
データの流れを得るようにした実施例のデータ授受に係
るタイムチャー１・、 第８Ｂ図は、第７図の演算ブロックが出力にラッチ回路
を具備するものとした実施例の第８Ａ図同様のタイムチ
ャー１・、 第９図は、他の実施例をｌ」＜ずもので、第７図の四部
変更変分の′−電気回路図 第１０図は、第５図モデルにＹＪｒだな１＾１【ぐ）モ
アニールを追加し、データの流れを変更し７たＹｌｉた
な／ステムのモデル図、 第１１図は、データの流、れをループにした／ステムの
モデル図、 第１２図は、第１１図のシスチン、を実施するために、
第７図の要部を変更した別の実施例の電気回路図、 第１６図は、本発明方法においてデータを１個ずつ確実
に転送するだめの附加手段を示す’ｔＪ３：気回路図で
ある。 （Ａ）〜（Ｇ）演算モジュール（１１）データバス（１
２）ハンドノエイクライン （１３）ハンドシェイク用クロックライン（１４）プリ
セットデータライン （２１）演算回路　０２）入力ラッチ （２３）出力ラッチ　（２４）演算装置ｆ２５１　Ｄ　
Ａ　Ｒ端子　（２（ｉｌ　Ｄ　Ｓ　Ｒ端子（２ｎ　、　
＋２８）オアゲ゛−＋−＋２：＋＋ワイー＼・−ドアン
１−゛接続（３０）ゾルアップ素子　Ｃ３１１、（３２
）ラッチ入力端子にう３）　、　ｑ’ｌ’ｌｌアントゲ
ートｔＪ５）ヅリアルインターフエイス （３Ｇ）レジスタ Ｃ３７１　、　ｉ：（８）　、　１３！］）コン・ミレ
ーク曲）カウンタ （旧１　、　（４２＋イノバータ ＋４３１　、　（、１４）オアゲート ｆ４！ｉ）アントゲ−１・ ９ 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （Ｉ）１回線のデータバスラインを共有する複数の演算
   モジュールを、１回路の・・ンドンエイクラインで連結
   するとともに、各演算モジュール間のデータ授受に係る
   データバスの使用タイミングを、ハンドンエイク用クロ
   ックに同期させて時分割で割り当て、その際にデータバ
   スにデータを送出又はデータバスからデータを受取する
   演算モジュール相互に、データ授受の準備完了の一致状
   態を、それぞれ知ることのできるゲート回路を、ハンド
   シェイクラインを介して演算モジュール間に形成したこ
   とを特徴とするデータ転送制御方法、（２）前記演算モ
   ジュールからの入力要求、出力要求が、それぞれ、前記
   １回路のハンドシェイクラインに対して、オープンコレ
   クタ型のワイヤードアンド回路構成をもってデータ授受
   の準備完了の一致状態を知るようにしてなる前記特許請
   求の範囲第（１）項に記載のデータ転送制御方法。