JPS6074470A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6074470A JPS6074470A JP58181892A JP18189283A JPS6074470A JP S6074470 A JPS6074470 A JP S6074470A JP 58181892 A JP58181892 A JP 58181892A JP 18189283 A JP18189283 A JP 18189283A JP S6074470 A JPS6074470 A JP S6074470A
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- Japan
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- conductor
- region
- charge
- capacitor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａ）発明の技術分野
本発明は半導体装置にかかり、特にＤＲＡＭなどの半導
体メモリセルなどに含まれるキャパシタの構造に関する
。
体メモリセルなどに含まれるキャパシタの構造に関する
。
（ｂ） 従来技術と問題点
最近、半導体メモリの発達は目見ましいものがあり、著
しく高集積化されて６４ＫＤＲＡＭなどが既に汎用され
、また２５６ＫＤＲＡＭも開発されている。尚、今後も
一層高密度化・高集積化されるであろうことは十分予想
される。
しく高集積化されて６４ＫＤＲＡＭなどが既に汎用され
、また２５６ＫＤＲＡＭも開発されている。尚、今後も
一層高密度化・高集積化されるであろうことは十分予想
される。
このような半導体メモリにおいて、メモリ情報を蓄える
１単位をメモリセルと呼び、メモリ情報は一般にセル内
のキャパシタに電荷（ヂート−ジ）として蓄積される。
１単位をメモリセルと呼び、メモリ情報は一般にセル内
のキャパシタに電荷（ヂート−ジ）として蓄積される。
第１図に１１−ランラスタ１４゛ヤバシタからなるメモ
リセルの断面構造図を例示しており、１は半導体基板、
２はドし・イン領域（ｎ４型領域）でピッ１−線３と接
続し、４はゲ−１・電極でワード線（図示せず）と接続
し−ζいる。５はキャパシタ電極であって、絶縁膜６を
介してその直下に反転層となる電荷蓄積領域７がある。
リセルの断面構造図を例示しており、１は半導体基板、
２はドし・イン領域（ｎ４型領域）でピッ１−線３と接
続し、４はゲ−１・電極でワード線（図示せず）と接続
し−ζいる。５はキャパシタ電極であって、絶縁膜６を
介してその直下に反転層となる電荷蓄積領域７がある。
ところで、上記したように高密度化・高集積化されてく
ると、すべてが微細化されてキャパシタ電極５も小さく
なり、そのためにその直下の電荷蓄積領域７の面積も小
さくなって電荷量が著しく少なくなってくる。一方、こ
のようなメモリ情（・ドとしての電荷は、ゲートを通し
てピッ１−線３に接続されたセンス回路（図示せず）に
よって検知されるが、最近では電荷量が余りに少なくな
ってきたために、回路のノイズ量の方が電荷量より太き
くなっている。従って、現在はコンパレータを内蔵させ
た高感度センス回路を用いて、コンパレータでノイズを
比較して消去し、かくして所望の電荷量を検出している
。
ると、すべてが微細化されてキャパシタ電極５も小さく
なり、そのためにその直下の電荷蓄積領域７の面積も小
さくなって電荷量が著しく少なくなってくる。一方、こ
のようなメモリ情（・ドとしての電荷は、ゲートを通し
てピッ１−線３に接続されたセンス回路（図示せず）に
よって検知されるが、最近では電荷量が余りに少なくな
ってきたために、回路のノイズ量の方が電荷量より太き
くなっている。従って、現在はコンパレータを内蔵させ
た高感度センス回路を用いて、コンパレータでノイズを
比較して消去し、かくして所望の電荷量を検出している
。
し、かしながら、このような電荷の量は大きくなる程、
Ｓ／Ｎ比が改善されて信頼度が高くなり、またセンス回
路も簡単になって■ｃの構成も簡略化される。
Ｓ／Ｎ比が改善されて信頼度が高くなり、またセンス回
路も簡単になって■ｃの構成も簡略化される。
そのため、このような考え方に基づいて、第１図のキャ
パシタ電極５の上に誘電体膜を挾んで、更にもう１つの
キャパシタ電極を設けた二重キャパシタ（Ｓｔａｃｋｅ
ｄ Ｃａｐａｃｉｔｏｒ ）構造のメモリセルが提案さ
れているが、それ以上の積層には困難がある。しかし、
現在のノイズ量は電荷量の１０倍程度になっているから
、それでは回路のノイズ量に比して電荷量を十分に大き
くすることは難しく、センス回路の単純化も無理である
。
パシタ電極５の上に誘電体膜を挾んで、更にもう１つの
キャパシタ電極を設けた二重キャパシタ（Ｓｔａｃｋｅ
ｄ Ｃａｐａｃｉｔｏｒ ）構造のメモリセルが提案さ
れているが、それ以上の積層には困難がある。しかし、
現在のノイズ量は電荷量の１０倍程度になっているから
、それでは回路のノイズ量に比して電荷量を十分に大き
くすることは難しく、センス回路の単純化も無理である
。
（Ｃ） 発明の目的
本発明はこのような問題点を解消させ、キャパシタの電
荷量を十分に増加できる構造の半導体装置を提案するも
のである。
荷量を十分に増加できる構造の半導体装置を提案するも
のである。
（ｄ） 発明の構成
その目的は、半導体基板上に誘電体膜を介在させた複数
の導電体膜が多層に積層され、該多層導電体膜が側端に
おいて階段状に構成されて、該側端部上面に接続電極を
設けて該多層導電体膜を並列に接続した多重構造のキャ
パシタを有する２＋ｆ導体装置によって達成される。
の導電体膜が多層に積層され、該多層導電体膜が側端に
おいて階段状に構成されて、該側端部上面に接続電極を
設けて該多層導電体膜を並列に接続した多重構造のキャ
パシタを有する２＋ｆ導体装置によって達成される。
ｔｅｌ 発明の実施例
以下９図面を参照して実施例によって詳細に説明する。
第２図は本発明にかかる一実施例の多重キャパシタの側
端部分の断面図、第３図はその透視平面図で、第２図は
第３図のＡΔ凹断面示している。
端部分の断面図、第３図はその透視平面図で、第２図は
第３図のＡΔ凹断面示している。
図示のように、ｐ型半導体基板１１にｎ゛型導電領域１
２が設けられ、導電領域１２の側部基板の１面にそれぞ
れ膜厚数１００人程度の二酸化シリコン（Ｓｉ０２）膜
からなる誘電体膜１３を介在させて、膜厚３０００人の
多結晶シリコン膜からなる５つの導電体膜１４．１５．
１６．１７．１．８を積層さ−ｌている。側端ば階段状
になり、導電体膜１４．１６．１８の上面に電極窓を形
成して、アルミニウム配線１９と接続しており、またア
ルミニウム配線１９はｎ＋型導電領域１２とも接続され
ている。ここに、５つの導電体膜とアルミニウム配線１
９ばすべて従来のキャパシタ電極に相当する。このよう
にすれば、電荷は導電体膜１４の下に絶縁膜２ｏを介し
て半導体基板の反転した電荷蓄積領域２１に蓄積される
と共に、４つの誘電体膜１３にも電荷が蓄積され、電荷
量は著しく増加する。
２が設けられ、導電領域１２の側部基板の１面にそれぞ
れ膜厚数１００人程度の二酸化シリコン（Ｓｉ０２）膜
からなる誘電体膜１３を介在させて、膜厚３０００人の
多結晶シリコン膜からなる５つの導電体膜１４．１５．
１６．１７．１．８を積層さ−ｌている。側端ば階段状
になり、導電体膜１４．１６．１８の上面に電極窓を形
成して、アルミニウム配線１９と接続しており、またア
ルミニウム配線１９はｎ＋型導電領域１２とも接続され
ている。ここに、５つの導電体膜とアルミニウム配線１
９ばすべて従来のキャパシタ電極に相当する。このよう
にすれば、電荷は導電体膜１４の下に絶縁膜２ｏを介し
て半導体基板の反転した電荷蓄積領域２１に蓄積される
と共に、４つの誘電体膜１３にも電荷が蓄積され、電荷
量は著しく増加する。
ところで、このように形成するためには、斜面に均一に
塗布されやずいレジストを用いてパターンニングするこ
と、およびｖｌ、５１性の良い被着法で斜面に絶縁膜と
アルミニウム膜を被着することが条件となるが、現在の
形成方法で十分に対応することができる。例えば、減圧
気相成長法によりアルミニウム膜を被着し、硝酸と燐酸
との混合液でエツチングするか、あるいはＣＣｌ４ガス
を用いたガスプラズマによってエツチングする。また、
多結晶シリコン膜は気相成長法またはスパッタ法で被着
し、ＣＦ、４ ト０２ガスを用いたガスプラズマにより
異方性エツチングした後、表面を酸化し−ご誘電体１９
ｔｉ１３に生成し、ごれを繰り返すたりて容易に形成さ
れる。
塗布されやずいレジストを用いてパターンニングするこ
と、およびｖｌ、５１性の良い被着法で斜面に絶縁膜と
アルミニウム膜を被着することが条件となるが、現在の
形成方法で十分に対応することができる。例えば、減圧
気相成長法によりアルミニウム膜を被着し、硝酸と燐酸
との混合液でエツチングするか、あるいはＣＣｌ４ガス
を用いたガスプラズマによってエツチングする。また、
多結晶シリコン膜は気相成長法またはスパッタ法で被着
し、ＣＦ、４ ト０２ガスを用いたガスプラズマにより
異方性エツチングした後、表面を酸化し−ご誘電体１９
ｔｉ１３に生成し、ごれを繰り返すたりて容易に形成さ
れる。
面、第２図および第３図は多重キャパシタのＪ′１方の
側端部分だけ図示しているが、他端も同様である。アル
ミニウム配線Ｉ９の代わりに、モリブデンのような金属
あるいは全屈シリザイドを用いともよい。
側端部分だけ図示しているが、他端も同様である。アル
ミニウム配線Ｉ９の代わりに、モリブデンのような金属
あるいは全屈シリザイドを用いともよい。
次に、第４図は上記Ｓ１図の１トランジスタ１キヤパシ
タセルに本発明を適用した実施例の断面図である。本例
は半導体基板３】にｉｊＬ来のような電荷蓄積領域を設
番ノでいないでｎ“型領域３２を形成しており、これに
接続した導電体膜３３と他の導電体膜３４．３５とで広
い面積の二重キャパシタを形成し、側端の斜面にアルミ
ニウム膜からなるキャパシタ電極３６を形成している。
タセルに本発明を適用した実施例の断面図である。本例
は半導体基板３】にｉｊＬ来のような電荷蓄積領域を設
番ノでいないでｎ“型領域３２を形成しており、これに
接続した導電体膜３３と他の導電体膜３４．３５とで広
い面積の二重キャパシタを形成し、側端の斜面にアルミ
ニウム膜からなるキャパシタ電極３６を形成している。
このように、本発明にかかる趣旨に沿って、１〜ランジ
スク部分をａ −）た広い面積のキャパシタを形成すれ
ば、容量が増加して電荷蓄積量が増大する。図中、３７
はケ−１、電極、３８はビット線と接続したｎ＋型領領
域３９はビット線である。
スク部分をａ −）た広い面積のキャパシタを形成すれ
ば、容量が増加して電荷蓄積量が増大する。図中、３７
はケ−１、電極、３８はビット線と接続したｎ＋型領領
域３９はビット線である。
（「）発明の効果
以上の実施例の説明から明らかなように、本発ｌによれ
ば多重キャパシタが形成されるから、電荷Ｍ積置が著し
く増加して、メモリセルなどの信頼度の向上、ＩＣ構造
の単純化に顕著に役立つものである。
ば多重キャパシタが形成されるから、電荷Ｍ積置が著し
く増加して、メモリセルなどの信頼度の向上、ＩＣ構造
の単純化に顕著に役立つものである。
且つ、本発明はメモリセルだけでなく、キャパシタが必
要な他の半導体素子にも適用できることは云うまでもな
い。
要な他の半導体素子にも適用できることは云うまでもな
い。
第１図は従来の１トランジスタ１キヤバシクの構造断面
図、第２図および第３図は本発明にかかる多重キャパシ
タの側端部分の断面図と平面図、第４図は本発明にかか
る多重キャパシタを設けた１トランジスタ１キヤパシタ
の構造断面図である。 図中、１．１１．３１は（ｐ型）半導体基板、２゜１２
、３２．３８はｎ＋型領領域３．３９はビット線、４３
７はゲート電極、５はキャパシタ電極、６．２０ば絶縁
膜、７．２１は電荷蓄積領域、１３は誘電体膜。 １４、１５．１６．１７．１８．３３．３４．３５は導
電体膜（キャパシタ電極の一部）、 １９．３６はアル
ミニラＪ・配線（キャパシタ電極の一部）を示している
。 第 １１！！ 第３図 第 ４ 図
図、第２図および第３図は本発明にかかる多重キャパシ
タの側端部分の断面図と平面図、第４図は本発明にかか
る多重キャパシタを設けた１トランジスタ１キヤパシタ
の構造断面図である。 図中、１．１１．３１は（ｐ型）半導体基板、２゜１２
、３２．３８はｎ＋型領領域３．３９はビット線、４３
７はゲート電極、５はキャパシタ電極、６．２０ば絶縁
膜、７．２１は電荷蓄積領域、１３は誘電体膜。 １４、１５．１６．１７．１８．３３．３４．３５は導
電体膜（キャパシタ電極の一部）、 １９．３６はアル
ミニラＪ・配線（キャパシタ電極の一部）を示している
。 第 １１！！ 第３図 第 ４ 図
Claims (1)
- 半導体基板上に誘電体膜を介在させた複数の導電体膜が
多層に積層され、該多層導電体膜が側端において階段状
に構成されて、咳側哨部上面に接続電極を設けて該多層
導電体膜を並列に接続した多重構造のキャパシタを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181892A JPS6074470A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181892A JPS6074470A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074470A true JPS6074470A (ja) | 1985-04-26 |
Family
ID=16108704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181892A Pending JPS6074470A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074470A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166559A (ja) * | 1986-01-20 | 1987-07-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS6380566A (ja) * | 1986-09-24 | 1988-04-11 | Nec Corp | スタテイツク型半導体メモリ |
| JPS63133565A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS63310156A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | 集積回路 |
| US5006481A (en) * | 1989-11-30 | 1991-04-09 | Sgs-Thomson Microelectronics, Inc. | Method of making a stacked capacitor DRAM cell |
| US5021357A (en) * | 1987-06-17 | 1991-06-04 | Fujitsu Limited | Method of making a dram cell with stacked capacitor |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| US5096847A (en) * | 1989-12-02 | 1992-03-17 | Samsung Electronics Co., Ltd. | Method making an ultra high density dram cell with stacked capacitor |
| US5126810A (en) * | 1989-07-05 | 1992-06-30 | Fujitsu Limited | Semiconductor memory device having stacked capacitor |
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| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US7239005B2 (en) | 2003-07-18 | 2007-07-03 | Yamaha Corporation | Semiconductor device with bypass capacitor |
| CN103985707A (zh) * | 2014-04-24 | 2014-08-13 | 无锡市晶源微电子有限公司 | 一种夹心结构的电容 |
| CN115050737A (zh) * | 2022-08-12 | 2022-09-13 | 常州承芯半导体有限公司 | 半导体结构及其形成方法 |
-
1983
- 1983-09-29 JP JP58181892A patent/JPS6074470A/ja active Pending
Cited By (15)
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| CN115050737A (zh) * | 2022-08-12 | 2022-09-13 | 常州承芯半导体有限公司 | 半导体结构及其形成方法 |
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