JPS6073666A - 駆動回路内蔵アクテイブマトリクスパネル - Google Patents
駆動回路内蔵アクテイブマトリクスパネルInfo
- Publication number
- JPS6073666A JPS6073666A JP58182173A JP18217383A JPS6073666A JP S6073666 A JPS6073666 A JP S6073666A JP 58182173 A JP58182173 A JP 58182173A JP 18217383 A JP18217383 A JP 18217383A JP S6073666 A JPS6073666 A JP S6073666A
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- JP
- Japan
- Prior art keywords
- drive circuit
- active matrix
- built
- line
- matrix panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アクティブマトリクス液晶ノぐネル、特にシ
フトレジスタ等の駆動回路を内蔵した透明基板より成る
アクティブマトリ、クス液晶ノぜネルに関する。
フトレジスタ等の駆動回路を内蔵した透明基板より成る
アクティブマトリ、クス液晶ノぜネルに関する。
第1図(α)に駆動回路内蔵アクティブマトリクスパネ
ルの一構成例を示す。同図において、01 m G ’
2 ’t G 3m・・・・・・、GMはゲート線でそ
の本数はM本であり、DI、D2.D3.・・・・・・
、DNはデータ線でその本数はN本である。また、10
1.102,103,104等は、第1図(b)に示す
ごとく、薄膜トランジスタ(以下T?Tと略記する。)
151及び液晶容量152等より成る画素であり、両案
がマトリクス状に配列されて表示部105が形成される
。106.107はアクーティブマトリクス基板108
上に形成された駆動回路である。106はゲート線駆動
回路であり、その具体的な回路構成例を第2図(α)及
び第2図Cb)に示す。第2図(α)は、P型’I’F
Tのみ又はN型TPTのみを構成要素とするダイナミッ
クシフトレジスタであり、同図において、201.20
2はクロックライン、206はコモン電位を与えるライ
ン、2.04,205,206゜207.208はいず
れも同一極性のTPTである。ただし、208はソース
とドレインが接続されたMO8容量として動作する。第
2図Cb)は、相補型ダイナミックシフトレジスタであ
す、同図において、211,212.はクロックライン
、216はデータ入力端子を示す。また、P型TFT2
14とN型’[’FT215は相補型′アナログスイッ
チを形成し、216は相補型インバータである。一方、
第1図において、1o7はデータ線駆動回路であり、そ
の具体的な回路構成例を第3図(α)及び同図cb>に
示す。データ線駆動回路は、シフトレジスタとアナログ
スイッチとから成り映仰信号のサンプルホールドを行な
う。第3図(α)は同一極性のTPTにより構成された
ダイナミックシフトレジスタであり、同図において、6
01及び302はクロックライン、303はデータ入力
端子、304はコモン電位を与えるライン、305,3
06及び307は映像信号ライン、308,309,3
10,311,312は同一極性のTPTである。ここ
で、TFT411はソースとドレインが接続されたMO
B容量として動作し、TFT312はアナログスイッチ
として動作する。第3図Ch)は、相補型ダイナミック
シフトレジスタと相補型アナログスイッチとから成るデ
ータ線駆動回路である。同図において、321.322
はクロックライン、323はデータ入力端子、324.
325及び326は映像信号ラインである。P型TFT
127及びN型TFT328は相補型アナログスイッチ
を形成し、329及び330は相補型インバータであり
、P型TFT 531とN型TFT332とでサンプル
ホールド用アナログスイッチを形成している。
ルの一構成例を示す。同図において、01 m G ’
2 ’t G 3m・・・・・・、GMはゲート線でそ
の本数はM本であり、DI、D2.D3.・・・・・・
、DNはデータ線でその本数はN本である。また、10
1.102,103,104等は、第1図(b)に示す
ごとく、薄膜トランジスタ(以下T?Tと略記する。)
151及び液晶容量152等より成る画素であり、両案
がマトリクス状に配列されて表示部105が形成される
。106.107はアクーティブマトリクス基板108
上に形成された駆動回路である。106はゲート線駆動
回路であり、その具体的な回路構成例を第2図(α)及
び第2図Cb)に示す。第2図(α)は、P型’I’F
Tのみ又はN型TPTのみを構成要素とするダイナミッ
クシフトレジスタであり、同図において、201.20
2はクロックライン、206はコモン電位を与えるライ
ン、2.04,205,206゜207.208はいず
れも同一極性のTPTである。ただし、208はソース
とドレインが接続されたMO8容量として動作する。第
2図Cb)は、相補型ダイナミックシフトレジスタであ
す、同図において、211,212.はクロックライン
、216はデータ入力端子を示す。また、P型TFT2
14とN型’[’FT215は相補型′アナログスイッ
チを形成し、216は相補型インバータである。一方、
第1図において、1o7はデータ線駆動回路であり、そ
の具体的な回路構成例を第3図(α)及び同図cb>に
示す。データ線駆動回路は、シフトレジスタとアナログ
スイッチとから成り映仰信号のサンプルホールドを行な
う。第3図(α)は同一極性のTPTにより構成された
ダイナミックシフトレジスタであり、同図において、6
01及び302はクロックライン、303はデータ入力
端子、304はコモン電位を与えるライン、305,3
06及び307は映像信号ライン、308,309,3
10,311,312は同一極性のTPTである。ここ
で、TFT411はソースとドレインが接続されたMO
B容量として動作し、TFT312はアナログスイッチ
として動作する。第3図Ch)は、相補型ダイナミック
シフトレジスタと相補型アナログスイッチとから成るデ
ータ線駆動回路である。同図において、321.322
はクロックライン、323はデータ入力端子、324.
325及び326は映像信号ラインである。P型TFT
127及びN型TFT328は相補型アナログスイッチ
を形成し、329及び330は相補型インバータであり
、P型TFT 531とN型TFT332とでサンプル
ホールド用アナログスイッチを形成している。
上述のクロックライン201,202,211.212
,301.302,321.322.コモン電位ライン
203,304.ビデオ信号ライン505.306.3
07.324.325.326及び電源ラインは、低抵
抗に形成するという登詰から、従来、金属(例えばアル
ミニウム)にて形成されていた。第4図は、そのアクテ
ィブマトリクス基板の断面構造の一例である。第4図に
おいて、401は絶縁基板、402は不純物ドープされ
た第一のシリコン薄膜、403は不純物ドープされてい
ないか、402と逆極性に不純物ドープされた第一のシ
リコン薄i、404はゲート酸化膜、405は不純ドー
プされた第二のシリコン薄膜、406は第一の層間絶縁
膜、407は第一のコンタクトホール、408は金属配
線層、409は前記金属配線層の保護膜を兼ねた第二の
層間絶縁膜、410は第二のコンタクトホール、411
は透明導電膜である。図中、412の部分に画素駆動用
のTPTが形成されており、透明導電膜411が液晶を
駆動する透明電極を成す。413の部分には周辺駆動回
路を構成するTPTが形成されており、414は金属層
によって形成された、クロックライン、電源ライン、ビ
デオ信号ライン等の配線である。第、4@に示すごとき
構造にてアクティブマトリクス基板を構成すると、複雑
な製造工程を経なくてはならず、また、デバイス構造も
複雑なものとなる。このため、製造コストは高いものと
なり歩留りは低くなる。
,301.302,321.322.コモン電位ライン
203,304.ビデオ信号ライン505.306.3
07.324.325.326及び電源ラインは、低抵
抗に形成するという登詰から、従来、金属(例えばアル
ミニウム)にて形成されていた。第4図は、そのアクテ
ィブマトリクス基板の断面構造の一例である。第4図に
おいて、401は絶縁基板、402は不純物ドープされ
た第一のシリコン薄膜、403は不純物ドープされてい
ないか、402と逆極性に不純物ドープされた第一のシ
リコン薄i、404はゲート酸化膜、405は不純ドー
プされた第二のシリコン薄膜、406は第一の層間絶縁
膜、407は第一のコンタクトホール、408は金属配
線層、409は前記金属配線層の保護膜を兼ねた第二の
層間絶縁膜、410は第二のコンタクトホール、411
は透明導電膜である。図中、412の部分に画素駆動用
のTPTが形成されており、透明導電膜411が液晶を
駆動する透明電極を成す。413の部分には周辺駆動回
路を構成するTPTが形成されており、414は金属層
によって形成された、クロックライン、電源ライン、ビ
デオ信号ライン等の配線である。第、4@に示すごとき
構造にてアクティブマトリクス基板を構成すると、複雑
な製造工程を経なくてはならず、また、デバイス構造も
複雑なものとなる。このため、製造コストは高いものと
なり歩留りは低くなる。
本発明は、前述のごとき、従来構造の駆動回路内蔵アク
ティブマトリクスパネルが有していた欠点を解消し、製
造工程が簡単で歩留りが高く製造コストの安いアクティ
ブマトリクスパネルを提供することを目的とする。
ティブマトリクスパネルが有していた欠点を解消し、製
造工程が簡単で歩留りが高く製造コストの安いアクティ
ブマトリクスパネルを提供することを目的とする。
本発明の特徴は、シフトレジスタ、アナログスイッチ等
より成る周辺駆動回路並びに画素アレイ部を構成してい
るすべての配線をシリコン薄膜及び透明導電膜、例えば
工To(インジウム、ティン、オキサイド)によって形
成し、更に、該透明導電膜の一部に選択的に金属メッキ
を施して該透明導電膜の一部を低抵抗化する点にある。
より成る周辺駆動回路並びに画素アレイ部を構成してい
るすべての配線をシリコン薄膜及び透明導電膜、例えば
工To(インジウム、ティン、オキサイド)によって形
成し、更に、該透明導電膜の一部に選択的に金属メッキ
を施して該透明導電膜の一部を低抵抗化する点にある。
以下、実施例に基づいて本発明を説明する。
第5図に、本発明のアクティブマトリクス基板の構造の
一例を示す。以下、製造プロセスの順に姉5図の各部を
説明する。まず、透明な絶縁基板501上に第一のシリ
コン薄膜層を堆積した後パターニングを行なって、TI
Tのソース、ドレイン502及びチャネル部503を形
成する。次に、前記第一のシリコン薄膜層の表面を配化
するが又は第一のシリコン薄膜層の表面に絶縁膜を堆積
することによってTPTのゲート絶縁膜504を形成す
る。次に第二のシリコン薄膜層を堆゛積し必要に応じて
不純物ドープを施した後、該第二のシリコン薄膜層のパ
ターニングを行なってTPTのゲ−)505を形成する
。ゲート形成後、自己整合法によって不純物・ドープな
施す。これにより、ソース、ドレイン部502が作られ
る。然る後に、上から層間絶縁膜506を堆積した後コ
ンタクトホール507を開口する。更に、透明導電膜を
全面に形成した後、パターニングを行ない透明導電膜層
508を形づくる。以上で、画素駆動用TFT509及
び周辺駆動回路を構成するTFT510が完成する。こ
の段階で、クロックライン、電源ライン、ビデオ信号ラ
イン等511は透明導電膜層のみによって形成されてい
る。次に、保護膜、例えばレジスト膜のパターン601
を形成する。この段階におけるアクティブマトリクス基
板の断面図を第6図に示す。第6図に示すアクティブマ
トリクス基板に金属メッキ、例えばニッケルメッキを施
した後、前記保護膜601を除去すると、保護膜に覆わ
れていない透明導電膜層511のみに金属メッキ層51
2が形成される。第5図に最終的に得られるアクティブ
マトリクス基板の断面構造を示す。
一例を示す。以下、製造プロセスの順に姉5図の各部を
説明する。まず、透明な絶縁基板501上に第一のシリ
コン薄膜層を堆積した後パターニングを行なって、TI
Tのソース、ドレイン502及びチャネル部503を形
成する。次に、前記第一のシリコン薄膜層の表面を配化
するが又は第一のシリコン薄膜層の表面に絶縁膜を堆積
することによってTPTのゲート絶縁膜504を形成す
る。次に第二のシリコン薄膜層を堆゛積し必要に応じて
不純物ドープを施した後、該第二のシリコン薄膜層のパ
ターニングを行なってTPTのゲ−)505を形成する
。ゲート形成後、自己整合法によって不純物・ドープな
施す。これにより、ソース、ドレイン部502が作られ
る。然る後に、上から層間絶縁膜506を堆積した後コ
ンタクトホール507を開口する。更に、透明導電膜を
全面に形成した後、パターニングを行ない透明導電膜層
508を形づくる。以上で、画素駆動用TFT509及
び周辺駆動回路を構成するTFT510が完成する。こ
の段階で、クロックライン、電源ライン、ビデオ信号ラ
イン等511は透明導電膜層のみによって形成されてい
る。次に、保護膜、例えばレジスト膜のパターン601
を形成する。この段階におけるアクティブマトリクス基
板の断面図を第6図に示す。第6図に示すアクティブマ
トリクス基板に金属メッキ、例えばニッケルメッキを施
した後、前記保護膜601を除去すると、保護膜に覆わ
れていない透明導電膜層511のみに金属メッキ層51
2が形成される。第5図に最終的に得られるアクティブ
マトリクス基板の断面構造を示す。
以上述べたごとき構造にてアクティブマトリクス基板を
構成することによって、第4図の414のような金属薄
膜層でクロックライン、電源ライン、ビデオ信号ライン
を形成することなしに、前記クロックライン、電源ライ
ン、ビデオ信号ラインの低抵抗化を達成することが出来
る。第6図における保護膜601のパターン形状は極め
て単純であるため必ずしもフォトエツチングによってパ
ターン形成する必要はなく、印刷等の安価な工程にてパ
ターン形成することが可能である。従って本発明を適用
することにより、従来よりもフォトエツチング工程を2
回少なくして同等の性能を持つ駆動回路内蔵アクティブ
マトリクスパネルを製造することが可能となる。以上の
ように、フォトエツチング工程を少なくすることにより
、製造歩留りの大幅な上昇と製造コストの大幅な低減が
実現される。
構成することによって、第4図の414のような金属薄
膜層でクロックライン、電源ライン、ビデオ信号ライン
を形成することなしに、前記クロックライン、電源ライ
ン、ビデオ信号ラインの低抵抗化を達成することが出来
る。第6図における保護膜601のパターン形状は極め
て単純であるため必ずしもフォトエツチングによってパ
ターン形成する必要はなく、印刷等の安価な工程にてパ
ターン形成することが可能である。従って本発明を適用
することにより、従来よりもフォトエツチング工程を2
回少なくして同等の性能を持つ駆動回路内蔵アクティブ
マトリクスパネルを製造することが可能となる。以上の
ように、フォトエツチング工程を少なくすることにより
、製造歩留りの大幅な上昇と製造コストの大幅な低減が
実現される。
第1図(α)# Cb)は駆動回路内蔵アクティブマト
リクスパネルの概要を説明するための図。 第2図(α)*Ch)及び第3図(α)、(b)はゲー
ト線駆動回路及びデータ線駆動回路の一例を示した図。 第4図は、従来例。 第5図及び第6図は本発明の実施例。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ll 1 11 1 糎 ロ ベ レ −
リクスパネルの概要を説明するための図。 第2図(α)*Ch)及び第3図(α)、(b)はゲー
ト線駆動回路及びデータ線駆動回路の一例を示した図。 第4図は、従来例。 第5図及び第6図は本発明の実施例。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ll 1 11 1 糎 ロ ベ レ −
Claims (1)
- 薄膜トランジスタによって構成された駆動回路を内蔵し
た駆動回路内蔵アクティブマトリクスノでネルにおいて
、すべての配線をシリコン薄膜1韓及び透明導電膜層で
形成し、該駆動回路を構成している透明導電膜の少なく
とも一部に金属メッキを施したことを特徴とする駆動回
路内蔵アクティブマトリクスパネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58182173A JPS6073666A (ja) | 1983-09-30 | 1983-09-30 | 駆動回路内蔵アクテイブマトリクスパネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58182173A JPS6073666A (ja) | 1983-09-30 | 1983-09-30 | 駆動回路内蔵アクテイブマトリクスパネル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6073666A true JPS6073666A (ja) | 1985-04-25 |
Family
ID=16113616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58182173A Pending JPS6073666A (ja) | 1983-09-30 | 1983-09-30 | 駆動回路内蔵アクテイブマトリクスパネル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6073666A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
JPS62178296A (ja) * | 1986-01-31 | 1987-08-05 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
JP2020030437A (ja) * | 2009-10-30 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
-
1983
- 1983-09-30 JP JP58182173A patent/JPS6073666A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
JPS62178296A (ja) * | 1986-01-31 | 1987-08-05 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
JP2020030437A (ja) * | 2009-10-30 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
US11668988B2 (en) | 2009-10-30 | 2023-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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