JPS6073666A - 駆動回路内蔵アクテイブマトリクスパネル - Google Patents
駆動回路内蔵アクテイブマトリクスパネルInfo
- Publication number
- JPS6073666A JPS6073666A JP58182173A JP18217383A JPS6073666A JP S6073666 A JPS6073666 A JP S6073666A JP 58182173 A JP58182173 A JP 58182173A JP 18217383 A JP18217383 A JP 18217383A JP S6073666 A JPS6073666 A JP S6073666A
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- JP
- Japan
- Prior art keywords
- drive circuit
- active matrix
- built
- line
- matrix panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アクティブマトリクス液晶ノぐネル、特にシ
フトレジスタ等の駆動回路を内蔵した透明基板より成る
アクティブマトリ、クス液晶ノぜネルに関する。
フトレジスタ等の駆動回路を内蔵した透明基板より成る
アクティブマトリ、クス液晶ノぜネルに関する。
第１図（α）に駆動回路内蔵アクティブマトリクスパネ
ルの一構成例を示す。同図において、０１ ｍ Ｇ ’
２ ’ｔ Ｇ ３ｍ・・・・・・、ＧＭはゲート線でそ
の本数はＭ本であり、ＤＩ、Ｄ２．Ｄ３．・・・・・・
、ＤＮはデータ線でその本数はＮ本である。また、１０
１．１０２，１０３，１０４等は、第１図（ｂ）に示す
ごとく、薄膜トランジスタ（以下Ｔ？Ｔと略記する。）
１５１及び液晶容量１５２等より成る画素であり、両案
がマトリクス状に配列されて表示部１０５が形成される
。１０６．１０７はアクーティブマトリクス基板１０８
上に形成された駆動回路である。１０６はゲート線駆動
回路であり、その具体的な回路構成例を第２図（α）及
び第２図Ｃｂ）に示す。第２図（α）は、Ｐ型’Ｉ’Ｆ
Ｔのみ又はＮ型ＴＰＴのみを構成要素とするダイナミッ
クシフトレジスタであり、同図において、２０１．２０
２はクロックライン、２０６はコモン電位を与えるライ
ン、２．０４，２０５，２０６゜２０７．２０８はいず
れも同一極性のＴＰＴである。ただし、２０８はソース
とドレインが接続されたＭＯ８容量として動作する。第
２図Ｃｂ）は、相補型ダイナミックシフトレジスタであ
す、同図において、２１１，２１２．はクロックライン
、２１６はデータ入力端子を示す。また、Ｐ型ＴＦＴ２
１４とＮ型’［’ＦＴ２１５は相補型′アナログスイッ
チを形成し、２１６は相補型インバータである。一方、
第１図において、１ｏ７はデータ線駆動回路であり、そ
の具体的な回路構成例を第３図（α）及び同図ｃｂ＞に
示す。データ線駆動回路は、シフトレジスタとアナログ
スイッチとから成り映仰信号のサンプルホールドを行な
う。第３図（α）は同一極性のＴＰＴにより構成された
ダイナミックシフトレジスタであり、同図において、６
０１及び３０２はクロックライン、３０３はデータ入力
端子、３０４はコモン電位を与えるライン、３０５，３
０６及び３０７は映像信号ライン、３０８，３０９，３
１０，３１１，３１２は同一極性のＴＰＴである。ここ
で、ＴＦＴ４１１はソースとドレインが接続されたＭＯ
Ｂ容量として動作し、ＴＦＴ３１２はアナログスイッチ
として動作する。第３図Ｃｈ）は、相補型ダイナミック
シフトレジスタと相補型アナログスイッチとから成るデ
ータ線駆動回路である。同図において、３２１．３２２
はクロックライン、３２３はデータ入力端子、３２４．
３２５及び３２６は映像信号ラインである。Ｐ型ＴＦＴ
１２７及びＮ型ＴＦＴ３２８は相補型アナログスイッチ
を形成し、３２９及び３３０は相補型インバータであり
、Ｐ型ＴＦＴ ５３１とＮ型ＴＦＴ３３２とでサンプル
ホールド用アナログスイッチを形成している。
ルの一構成例を示す。同図において、０１ ｍ Ｇ ’
２ ’ｔ Ｇ ３ｍ・・・・・・、ＧＭはゲート線でそ
の本数はＭ本であり、ＤＩ、Ｄ２．Ｄ３．・・・・・・
、ＤＮはデータ線でその本数はＮ本である。また、１０
１．１０２，１０３，１０４等は、第１図（ｂ）に示す
ごとく、薄膜トランジスタ（以下Ｔ？Ｔと略記する。）
１５１及び液晶容量１５２等より成る画素であり、両案
がマトリクス状に配列されて表示部１０５が形成される
。１０６．１０７はアクーティブマトリクス基板１０８
上に形成された駆動回路である。１０６はゲート線駆動
回路であり、その具体的な回路構成例を第２図（α）及
び第２図Ｃｂ）に示す。第２図（α）は、Ｐ型’Ｉ’Ｆ
Ｔのみ又はＮ型ＴＰＴのみを構成要素とするダイナミッ
クシフトレジスタであり、同図において、２０１．２０
２はクロックライン、２０６はコモン電位を与えるライ
ン、２．０４，２０５，２０６゜２０７．２０８はいず
れも同一極性のＴＰＴである。ただし、２０８はソース
とドレインが接続されたＭＯ８容量として動作する。第
２図Ｃｂ）は、相補型ダイナミックシフトレジスタであ
す、同図において、２１１，２１２．はクロックライン
、２１６はデータ入力端子を示す。また、Ｐ型ＴＦＴ２
１４とＮ型’［’ＦＴ２１５は相補型′アナログスイッ
チを形成し、２１６は相補型インバータである。一方、
第１図において、１ｏ７はデータ線駆動回路であり、そ
の具体的な回路構成例を第３図（α）及び同図ｃｂ＞に
示す。データ線駆動回路は、シフトレジスタとアナログ
スイッチとから成り映仰信号のサンプルホールドを行な
う。第３図（α）は同一極性のＴＰＴにより構成された
ダイナミックシフトレジスタであり、同図において、６
０１及び３０２はクロックライン、３０３はデータ入力
端子、３０４はコモン電位を与えるライン、３０５，３
０６及び３０７は映像信号ライン、３０８，３０９，３
１０，３１１，３１２は同一極性のＴＰＴである。ここ
で、ＴＦＴ４１１はソースとドレインが接続されたＭＯ
Ｂ容量として動作し、ＴＦＴ３１２はアナログスイッチ
として動作する。第３図Ｃｈ）は、相補型ダイナミック
シフトレジスタと相補型アナログスイッチとから成るデ
ータ線駆動回路である。同図において、３２１．３２２
はクロックライン、３２３はデータ入力端子、３２４．
３２５及び３２６は映像信号ラインである。Ｐ型ＴＦＴ
１２７及びＮ型ＴＦＴ３２８は相補型アナログスイッチ
を形成し、３２９及び３３０は相補型インバータであり
、Ｐ型ＴＦＴ ５３１とＮ型ＴＦＴ３３２とでサンプル
ホールド用アナログスイッチを形成している。
上述のクロックライン２０１，２０２，２１１．２１２
，３０１．３０２，３２１．３２２．コモン電位ライン
２０３，３０４．ビデオ信号ライン５０５．３０６．３
０７．３２４．３２５．３２６及び電源ラインは、低抵
抗に形成するという登詰から、従来、金属（例えばアル
ミニウム）にて形成されていた。第４図は、そのアクテ
ィブマトリクス基板の断面構造の一例である。第４図に
おいて、４０１は絶縁基板、４０２は不純物ドープされ
た第一のシリコン薄膜、４０３は不純物ドープされてい
ないか、４０２と逆極性に不純物ドープされた第一のシ
リコン薄ｉ、４０４はゲート酸化膜、４０５は不純ドー
プされた第二のシリコン薄膜、４０６は第一の層間絶縁
膜、４０７は第一のコンタクトホール、４０８は金属配
線層、４０９は前記金属配線層の保護膜を兼ねた第二の
層間絶縁膜、４１０は第二のコンタクトホール、４１１
は透明導電膜である。図中、４１２の部分に画素駆動用
のＴＰＴが形成されており、透明導電膜４１１が液晶を
駆動する透明電極を成す。４１３の部分には周辺駆動回
路を構成するＴＰＴが形成されており、４１４は金属層
によって形成された、クロックライン、電源ライン、ビ
デオ信号ライン等の配線である。第、４＠に示すごとき
構造にてアクティブマトリクス基板を構成すると、複雑
な製造工程を経なくてはならず、また、デバイス構造も
複雑なものとなる。このため、製造コストは高いものと
なり歩留りは低くなる。
，３０１．３０２，３２１．３２２．コモン電位ライン
２０３，３０４．ビデオ信号ライン５０５．３０６．３
０７．３２４．３２５．３２６及び電源ラインは、低抵
抗に形成するという登詰から、従来、金属（例えばアル
ミニウム）にて形成されていた。第４図は、そのアクテ
ィブマトリクス基板の断面構造の一例である。第４図に
おいて、４０１は絶縁基板、４０２は不純物ドープされ
た第一のシリコン薄膜、４０３は不純物ドープされてい
ないか、４０２と逆極性に不純物ドープされた第一のシ
リコン薄ｉ、４０４はゲート酸化膜、４０５は不純ドー
プされた第二のシリコン薄膜、４０６は第一の層間絶縁
膜、４０７は第一のコンタクトホール、４０８は金属配
線層、４０９は前記金属配線層の保護膜を兼ねた第二の
層間絶縁膜、４１０は第二のコンタクトホール、４１１
は透明導電膜である。図中、４１２の部分に画素駆動用
のＴＰＴが形成されており、透明導電膜４１１が液晶を
駆動する透明電極を成す。４１３の部分には周辺駆動回
路を構成するＴＰＴが形成されており、４１４は金属層
によって形成された、クロックライン、電源ライン、ビ
デオ信号ライン等の配線である。第、４＠に示すごとき
構造にてアクティブマトリクス基板を構成すると、複雑
な製造工程を経なくてはならず、また、デバイス構造も
複雑なものとなる。このため、製造コストは高いものと
なり歩留りは低くなる。
本発明は、前述のごとき、従来構造の駆動回路内蔵アク
ティブマトリクスパネルが有していた欠点を解消し、製
造工程が簡単で歩留りが高く製造コストの安いアクティ
ブマトリクスパネルを提供することを目的とする。
ティブマトリクスパネルが有していた欠点を解消し、製
造工程が簡単で歩留りが高く製造コストの安いアクティ
ブマトリクスパネルを提供することを目的とする。
本発明の特徴は、シフトレジスタ、アナログスイッチ等
より成る周辺駆動回路並びに画素アレイ部を構成してい
るすべての配線をシリコン薄膜及び透明導電膜、例えば
工Ｔｏ（インジウム、ティン、オキサイド）によって形
成し、更に、該透明導電膜の一部に選択的に金属メッキ
を施して該透明導電膜の一部を低抵抗化する点にある。
より成る周辺駆動回路並びに画素アレイ部を構成してい
るすべての配線をシリコン薄膜及び透明導電膜、例えば
工Ｔｏ（インジウム、ティン、オキサイド）によって形
成し、更に、該透明導電膜の一部に選択的に金属メッキ
を施して該透明導電膜の一部を低抵抗化する点にある。
以下、実施例に基づいて本発明を説明する。
第５図に、本発明のアクティブマトリクス基板の構造の
一例を示す。以下、製造プロセスの順に姉５図の各部を
説明する。まず、透明な絶縁基板５０１上に第一のシリ
コン薄膜層を堆積した後パターニングを行なって、ＴＩ
Ｔのソース、ドレイン５０２及びチャネル部５０３を形
成する。次に、前記第一のシリコン薄膜層の表面を配化
するが又は第一のシリコン薄膜層の表面に絶縁膜を堆積
することによってＴＰＴのゲート絶縁膜５０４を形成す
る。次に第二のシリコン薄膜層を堆゛積し必要に応じて
不純物ドープを施した後、該第二のシリコン薄膜層のパ
ターニングを行なってＴＰＴのゲ−）５０５を形成する
。ゲート形成後、自己整合法によって不純物・ドープな
施す。これにより、ソース、ドレイン部５０２が作られ
る。然る後に、上から層間絶縁膜５０６を堆積した後コ
ンタクトホール５０７を開口する。更に、透明導電膜を
全面に形成した後、パターニングを行ない透明導電膜層
５０８を形づくる。以上で、画素駆動用ＴＦＴ５０９及
び周辺駆動回路を構成するＴＦＴ５１０が完成する。こ
の段階で、クロックライン、電源ライン、ビデオ信号ラ
イン等５１１は透明導電膜層のみによって形成されてい
る。次に、保護膜、例えばレジスト膜のパターン６０１
を形成する。この段階におけるアクティブマトリクス基
板の断面図を第６図に示す。第６図に示すアクティブマ
トリクス基板に金属メッキ、例えばニッケルメッキを施
した後、前記保護膜６０１を除去すると、保護膜に覆わ
れていない透明導電膜層５１１のみに金属メッキ層５１
２が形成される。第５図に最終的に得られるアクティブ
マトリクス基板の断面構造を示す。
一例を示す。以下、製造プロセスの順に姉５図の各部を
説明する。まず、透明な絶縁基板５０１上に第一のシリ
コン薄膜層を堆積した後パターニングを行なって、ＴＩ
Ｔのソース、ドレイン５０２及びチャネル部５０３を形
成する。次に、前記第一のシリコン薄膜層の表面を配化
するが又は第一のシリコン薄膜層の表面に絶縁膜を堆積
することによってＴＰＴのゲート絶縁膜５０４を形成す
る。次に第二のシリコン薄膜層を堆゛積し必要に応じて
不純物ドープを施した後、該第二のシリコン薄膜層のパ
ターニングを行なってＴＰＴのゲ−）５０５を形成する
。ゲート形成後、自己整合法によって不純物・ドープな
施す。これにより、ソース、ドレイン部５０２が作られ
る。然る後に、上から層間絶縁膜５０６を堆積した後コ
ンタクトホール５０７を開口する。更に、透明導電膜を
全面に形成した後、パターニングを行ない透明導電膜層
５０８を形づくる。以上で、画素駆動用ＴＦＴ５０９及
び周辺駆動回路を構成するＴＦＴ５１０が完成する。こ
の段階で、クロックライン、電源ライン、ビデオ信号ラ
イン等５１１は透明導電膜層のみによって形成されてい
る。次に、保護膜、例えばレジスト膜のパターン６０１
を形成する。この段階におけるアクティブマトリクス基
板の断面図を第６図に示す。第６図に示すアクティブマ
トリクス基板に金属メッキ、例えばニッケルメッキを施
した後、前記保護膜６０１を除去すると、保護膜に覆わ
れていない透明導電膜層５１１のみに金属メッキ層５１
２が形成される。第５図に最終的に得られるアクティブ
マトリクス基板の断面構造を示す。
以上述べたごとき構造にてアクティブマトリクス基板を
構成することによって、第４図の４１４のような金属薄
膜層でクロックライン、電源ライン、ビデオ信号ライン
を形成することなしに、前記クロックライン、電源ライ
ン、ビデオ信号ラインの低抵抗化を達成することが出来
る。第６図における保護膜６０１のパターン形状は極め
て単純であるため必ずしもフォトエツチングによってパ
ターン形成する必要はなく、印刷等の安価な工程にてパ
ターン形成することが可能である。従って本発明を適用
することにより、従来よりもフォトエツチング工程を２
回少なくして同等の性能を持つ駆動回路内蔵アクティブ
マトリクスパネルを製造することが可能となる。以上の
ように、フォトエツチング工程を少なくすることにより
、製造歩留りの大幅な上昇と製造コストの大幅な低減が
実現される。
構成することによって、第４図の４１４のような金属薄
膜層でクロックライン、電源ライン、ビデオ信号ライン
を形成することなしに、前記クロックライン、電源ライ
ン、ビデオ信号ラインの低抵抗化を達成することが出来
る。第６図における保護膜６０１のパターン形状は極め
て単純であるため必ずしもフォトエツチングによってパ
ターン形成する必要はなく、印刷等の安価な工程にてパ
ターン形成することが可能である。従って本発明を適用
することにより、従来よりもフォトエツチング工程を２
回少なくして同等の性能を持つ駆動回路内蔵アクティブ
マトリクスパネルを製造することが可能となる。以上の
ように、フォトエツチング工程を少なくすることにより
、製造歩留りの大幅な上昇と製造コストの大幅な低減が
実現される。
第１図（α）＃ Ｃｂ）は駆動回路内蔵アクティブマト
リクスパネルの概要を説明するための図。 第２図（α）＊Ｃｈ）及び第３図（α）、（ｂ）はゲー
ト線駆動回路及びデータ線駆動回路の一例を示した図。 第４図は、従来例。 第５図及び第６図は本発明の実施例。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ｌｌ １ １１ １ 糎 ロ ベ レ −
リクスパネルの概要を説明するための図。 第２図（α）＊Ｃｈ）及び第３図（α）、（ｂ）はゲー
ト線駆動回路及びデータ線駆動回路の一例を示した図。 第４図は、従来例。 第５図及び第６図は本発明の実施例。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ｌｌ １ １１ １ 糎 ロ ベ レ −
Claims (1)
- 薄膜トランジスタによって構成された駆動回路を内蔵し
た駆動回路内蔵アクティブマトリクスノでネルにおいて
、すべての配線をシリコン薄膜１韓及び透明導電膜層で
形成し、該駆動回路を構成している透明導電膜の少なく
とも一部に金属メッキを施したことを特徴とする駆動回
路内蔵アクティブマトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182173A JPS6073666A (ja) | 1983-09-30 | 1983-09-30 | 駆動回路内蔵アクテイブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182173A JPS6073666A (ja) | 1983-09-30 | 1983-09-30 | 駆動回路内蔵アクテイブマトリクスパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073666A true JPS6073666A (ja) | 1985-04-25 |
Family
ID=16113616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182173A Pending JPS6073666A (ja) | 1983-09-30 | 1983-09-30 | 駆動回路内蔵アクテイブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
| JPS62178296A (ja) * | 1986-01-31 | 1987-08-05 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
| JP2020030437A (ja) * | 2009-10-30 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
-
1983
- 1983-09-30 JP JP58182173A patent/JPS6073666A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
| JPS62178296A (ja) * | 1986-01-31 | 1987-08-05 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
| JP2020030437A (ja) * | 2009-10-30 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US11668988B2 (en) | 2009-10-30 | 2023-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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