JPS6073377A - 集積回路素子実装ユニットの試験方式 - Google Patents
集積回路素子実装ユニットの試験方式Info
- Publication number
- JPS6073377A JPS6073377A JP58182040A JP18204083A JPS6073377A JP S6073377 A JPS6073377 A JP S6073377A JP 58182040 A JP58182040 A JP 58182040A JP 18204083 A JP18204083 A JP 18204083A JP S6073377 A JPS6073377 A JP S6073377A
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- JP
- Japan
- Prior art keywords
- scan
- mounting unit
- data
- integrated circuit
- circuit element
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(at 発明の技術分野
本発明は半導体tこよる集積回路を多数搭載する上位ユ
ニットにおける試験方式りこ関する。
ニットにおける試験方式りこ関する。
(Ill 技術の背景
近年牛導体技術特lこ集積化技術の発展により1パツケ
ージtこ多数の回路要素を搭載する高集積回路水子(L
SI)が低コストで提供されるようになった。従来より
データ処理のための論理回路はナンドおよびオア/ノア
回路のような組合せ回路と更に複数の組合せ回路により
得られるランチ、レジスタ、フリシブフロップ回路(F
F )のようなj阻序回路を相互に接続して構成され
る。データ処理装置例えば中央処理装置(CP U )
にお(げる論理回も組合せ回路および順序回路の集大成
によるが、このCPUを構成するため当初集積度が大き
くなかった従来は組合せ回路または/および順序回路は
同一種類を少数個または少数個を組合せて得る基本機能
を実現する小規模集積回路素子(S81)または中規模
集積回路素子(MSIJの多数個を上位の中間実装ユニ
ットの例えばプリント配線板に搭載して集合する論理回
路により上位機能を笑現轄 し、更に中間実数ユニットを多数個遅賎して例えはスタ
ックユニットを構成してより上位の論理回路機能を実現
していた。集積度の向上に従い、従来の実装ユニッHこ
おけるプリント配線板ないしはスタックユニットレベル
の論理回路構成規模例んはマイクロプロセ、ザ(MPL
I)のような大規模且複雑な論理回路も1パツケージの
小形、軽量の茜集積回路素ヨー(b別りが低コストで提
供されるよ・)になり、更にはマスタスライスLSI等
に代表されるように需要×の注文仕様ζこ基く所望のL
SIが短時1144で提供されるようになった。勿論こ
れ等の1.Slもまた多数個を上位の実数ユニットに搭
載接続して上位機能例えは従来における装置レベルが実
現出来るようになった。
ージtこ多数の回路要素を搭載する高集積回路水子(L
SI)が低コストで提供されるようになった。従来より
データ処理のための論理回路はナンドおよびオア/ノア
回路のような組合せ回路と更に複数の組合せ回路により
得られるランチ、レジスタ、フリシブフロップ回路(F
F )のようなj阻序回路を相互に接続して構成され
る。データ処理装置例えば中央処理装置(CP U )
にお(げる論理回も組合せ回路および順序回路の集大成
によるが、このCPUを構成するため当初集積度が大き
くなかった従来は組合せ回路または/および順序回路は
同一種類を少数個または少数個を組合せて得る基本機能
を実現する小規模集積回路素子(S81)または中規模
集積回路素子(MSIJの多数個を上位の中間実装ユニ
ットの例えばプリント配線板に搭載して集合する論理回
路により上位機能を笑現轄 し、更に中間実数ユニットを多数個遅賎して例えはスタ
ックユニットを構成してより上位の論理回路機能を実現
していた。集積度の向上に従い、従来の実装ユニッHこ
おけるプリント配線板ないしはスタックユニットレベル
の論理回路構成規模例んはマイクロプロセ、ザ(MPL
I)のような大規模且複雑な論理回路も1パツケージの
小形、軽量の茜集積回路素ヨー(b別りが低コストで提
供されるよ・)になり、更にはマスタスライスLSI等
に代表されるように需要×の注文仕様ζこ基く所望のL
SIが短時1144で提供されるようになった。勿論こ
れ等の1.Slもまた多数個を上位の実数ユニットに搭
載接続して上位機能例えは従来における装置レベルが実
現出来るようになった。
(Cl 従来技術と問題点
上記のような集積度の同上は高度の論理機能を持つ回路
によって小形、軽量、高信頼度を低コストで提供するこ
とからデータ処理技術の発展を支えるようイこなる一方
で1,81あるいは中間の実装ユニッHこおける榎々の
試験についてより複雑困難な条件をもたらし、その工数
が莫大にのぼりコスト増大を招くようになった。a雑な
構成ケ有する論理回路の信頼性および保持性向上のため
、エラーの検出、自動式]正および再試行の機能を織込
む一方、l、SI レベルでは論理口論の診断および故
障位置の指摘を容易にするためLSI内部のレジスi、
Fl−などパッケージの外部引出し端子(ビンJlこ接
続されて見・ない部分の状態読出しくスキャンアウト)
、あるいは該部分に期待するデータを設定するため任意
の試験バ〃−ンを書込む(スキャンイン)する手段が尋
人されている。複数のLSIを搭載接続する実装ユニシ
トの試験ではビンミコ4’4 ラれるデータに一ついて
は例えは実装ユニクト試験器な接わCをしてWIt験の
対象として得るが複数のLSIにおりる前述のスキャン
アウト出力端子および論理動作lこおける通常のデータ
入出力端子は実装ユニットにおいて内部的には接続され
でいても実装ユニットのビンに装軌されているわけでは
ないので実装ユニット上でLSIが側らかの故障が発生
しても故障のl、alを発見するためにはLSIのビン
を直接ブローピンクして握索する必要があり試験が煩わ
しくその工数が増大する欠ルがあった。また実装ユニメ
トの#l造によっては放熱フィン等によってLSIのビ
ンに対するブロービングか著しく困難な場合が存在する
。
によって小形、軽量、高信頼度を低コストで提供するこ
とからデータ処理技術の発展を支えるようイこなる一方
で1,81あるいは中間の実装ユニッHこおける榎々の
試験についてより複雑困難な条件をもたらし、その工数
が莫大にのぼりコスト増大を招くようになった。a雑な
構成ケ有する論理回路の信頼性および保持性向上のため
、エラーの検出、自動式]正および再試行の機能を織込
む一方、l、SI レベルでは論理口論の診断および故
障位置の指摘を容易にするためLSI内部のレジスi、
Fl−などパッケージの外部引出し端子(ビンJlこ接
続されて見・ない部分の状態読出しくスキャンアウト)
、あるいは該部分に期待するデータを設定するため任意
の試験バ〃−ンを書込む(スキャンイン)する手段が尋
人されている。複数のLSIを搭載接続する実装ユニシ
トの試験ではビンミコ4’4 ラれるデータに一ついて
は例えは実装ユニクト試験器な接わCをしてWIt験の
対象として得るが複数のLSIにおりる前述のスキャン
アウト出力端子および論理動作lこおける通常のデータ
入出力端子は実装ユニットにおいて内部的には接続され
でいても実装ユニットのビンに装軌されているわけでは
ないので実装ユニット上でLSIが側らかの故障が発生
しても故障のl、alを発見するためにはLSIのビン
を直接ブローピンクして握索する必要があり試験が煩わ
しくその工数が増大する欠ルがあった。また実装ユニメ
トの#l造によっては放熱フィン等によってLSIのビ
ンに対するブロービングか著しく困難な場合が存在する
。
(山 発明の目的
本発明の目的は一ヒ^己の欠点や問題点を除去するため
スキャンイン/スキャンアウト手法を実数ユナクトレヘ
ルに拡大適用して、l、81のビンに接続された論理動
作における出力端子に得られるデー〃をLSI毎のスキ
ャンアウト端子を利用して送出せしめ実装ユニットにも
集信機能と実装ユニットのスキャンアウト端子を設けて
ブローピンクによることな(1,81に印加するスキャ
ンアドレスによって該実装ユニットのスキャンアウト端
子から期待するデータを出力させる効率的集積回路素子
実装ユニ、)の試験方式を提供しようとするものである
。
スキャンイン/スキャンアウト手法を実数ユナクトレヘ
ルに拡大適用して、l、81のビンに接続された論理動
作における出力端子に得られるデー〃をLSI毎のスキ
ャンアウト端子を利用して送出せしめ実装ユニットにも
集信機能と実装ユニットのスキャンアウト端子を設けて
ブローピンクによることな(1,81に印加するスキャ
ンアドレスによって該実装ユニットのスキャンアウト端
子から期待するデータを出力させる効率的集積回路素子
実装ユニ、)の試験方式を提供しようとするものである
。
iel 発明の構成
この目的は、複数の半導体素子により論理回路を構成す
る集積回路素子を複数個搭載し札互に接続して上位の論
理回路ブロックを形成する実装ユニy)において、最大
&、p≦2h個の集積回路素子に論理動作データを出力
するに個の論理データ出力手段、内部論理回路を構成す
る0個のフ’I >プフロツブ回路に対しデータをスキ
ャンイン/アウトする手段、該@理データ出力牛段lこ
傅られるデータをスキャンイン/アウト手段におりるm
ビットによるスキャンアI・レスを愛情するデコータの
選択に従い該スキャンイン/アウト手段のスキャンアウ
ト端子に集約してq4に1β1のデータを出力する手段
を倫んると共に、該実装ユニーj1・は、各集積回路素
子のスキャンアウト端子の出力を集信して最大2 (q
+J個のデータを出力する実装ユニットスキャンアウト
手段を具備し、実装ユニットに印加されるh 4− m
ヒツトのスキャンアドレスに従い実装ユニットに搭載接
続するすべての集積回路素子におけるフリップフロタブ
回路のスキャン・fン/アウトデークおよび出力データ
を共通の実装ユニ、トスキャンアウト手段を弁し出力せ
しめることを特徴とする集積回路素子実装ユニットの試
験方式を提供することによって達成する乙とが出来る。
る集積回路素子を複数個搭載し札互に接続して上位の論
理回路ブロックを形成する実装ユニy)において、最大
&、p≦2h個の集積回路素子に論理動作データを出力
するに個の論理データ出力手段、内部論理回路を構成す
る0個のフ’I >プフロツブ回路に対しデータをスキ
ャンイン/アウトする手段、該@理データ出力牛段lこ
傅られるデータをスキャンイン/アウト手段におりるm
ビットによるスキャンアI・レスを愛情するデコータの
選択に従い該スキャンイン/アウト手段のスキャンアウ
ト端子に集約してq4に1β1のデータを出力する手段
を倫んると共に、該実装ユニーj1・は、各集積回路素
子のスキャンアウト端子の出力を集信して最大2 (q
+J個のデータを出力する実装ユニットスキャンアウト
手段を具備し、実装ユニットに印加されるh 4− m
ヒツトのスキャンアドレスに従い実装ユニットに搭載接
続するすべての集積回路素子におけるフリップフロタブ
回路のスキャン・fン/アウトデークおよび出力データ
を共通の実装ユニ、トスキャンアウト手段を弁し出力せ
しめることを特徴とする集積回路素子実装ユニットの試
験方式を提供することによって達成する乙とが出来る。
if+ 発明の実施例
以下図面を参照しつ\本発明の一実施例について説明す
る。図は本発明の一実施例における集積回路素子実装ユ
ニットの試験方式のフロック図を示す。図に8いて1は
集積回路素子実装ユニット例えは印刷配線板による実装
ユニット、2a・・・・・・2p 2.2p−+ 、2
pは高集積回路素子(1,、Sわ、ORoはオア回路、
史に21aはデコーダ、k′Faa〜aqはフリップフ
ロップ回路、ANJJaa、ab・・・・・・・・ar
−1,arはアンド回路および(J Raはオア回路で
ある。実装ユニット1に入力されるデータはそのデータ
入力端子P l o a−o sを弁り、で人力され各
LS12a−pに分配従続される。LS12a〜。
る。図は本発明の一実施例における集積回路素子実装ユ
ニットの試験方式のフロック図を示す。図に8いて1は
集積回路素子実装ユニット例えは印刷配線板による実装
ユニット、2a・・・・・・2p 2.2p−+ 、2
pは高集積回路素子(1,、Sわ、ORoはオア回路、
史に21aはデコーダ、k′Faa〜aqはフリップフ
ロップ回路、ANJJaa、ab・・・・・・・・ar
−1,arはアンド回路および(J Raはオア回路で
ある。実装ユニット1に入力されるデータはそのデータ
入力端子P l o a−o sを弁り、で人力され各
LS12a−pに分配従続される。LS12a〜。
のデータ入力端子P 1aa−a t、 −−P l
pa−pljこはPIOa〜O5および他のり、512
a−pのデータ出力端子P U a a−a k、・・
・・・・PUpi〜pkからの接続に従いデータが人力
される。l、512a−p4こおけるデータ処理の結果
はL8 I 2a〜、におけるデータ出力端子PUaa
−akの中より実装ユニット1のデータ出力端子P U
a am01をうrし出力される。一方スキャンデー
タは実装ユニット1のスキャンインデータ入力端子PS
loより並夕1」接続された@LSI2a−pのスキャ
ンインデータ入力端子1.’81a〜pに印加されると
共に実装ユニットlのスキャンアドレス入力端子Pe(
laa−ani由L S l 2 a−pのスキャンア
ドレス入力端子PSlaa−am・・・−pa〜pmに
印加さ孔る。スキャンアドレスnヒツトを受信する各L
SI毎に備んた9個のデコーダ21a−pはnビット9
田ヒツトをそれぞれ)ゞツー1’l、T全L812a−
p テハ2n、 各L8 ]テハ2m(7)アドレスの
内1個例えはL812aのFFaaを選択してスキャイ
ンデータを入力設定する。尚こ\で2” ≧px 21
n、ps211 ト’ta1.+t 211 ≧2h→
−【nとなる。
pa−pljこはPIOa〜O5および他のり、512
a−pのデータ出力端子P U a a−a k、・・
・・・・PUpi〜pkからの接続に従いデータが人力
される。l、512a−p4こおけるデータ処理の結果
はL8 I 2a〜、におけるデータ出力端子PUaa
−akの中より実装ユニット1のデータ出力端子P U
a am01をうrし出力される。一方スキャンデー
タは実装ユニット1のスキャンインデータ入力端子PS
loより並夕1」接続された@LSI2a−pのスキャ
ンインデータ入力端子1.’81a〜pに印加されると
共に実装ユニットlのスキャンアドレス入力端子Pe(
laa−ani由L S l 2 a−pのスキャンア
ドレス入力端子PSlaa−am・・・−pa〜pmに
印加さ孔る。スキャンアドレスnヒツトを受信する各L
SI毎に備んた9個のデコーダ21a−pはnビット9
田ヒツトをそれぞれ)ゞツー1’l、T全L812a−
p テハ2n、 各L8 ]テハ2m(7)アドレスの
内1個例えはL812aのFFaaを選択してスキャイ
ンデータを入力設定する。尚こ\で2” ≧px 21
n、ps211 ト’ta1.+t 211 ≧2h→
−【nとなる。
ま7こスキャンアウトデータはPSlaa−an経由P
Slaa−pmiこ印加されるスキャンアドレスnビッ
トに従いデコー々21a−1)が選択するANDaa〜
a r −1) a−−p r lこよるFFaa−p
qおよびpoaa〜ak・・・・pa−pkに得られる
データを各1,1におけるQILa−pよりLSla、
pのスキャンリ′ウドデー〃出力鈴H十II’ S U
a、pを介して出力し、この出力データな集信−ぐる
UIL。より実装ユニ・1・1のス・キ1ン’f” l
’7 トデーク出力端子t’5(Joより外部に送出1
−る。このように本実施例では構成されているので通常
のデータ処理動作ではデータがP1oB〜OSに人力さ
イ1.1’ tJ o a−1) l に出力さイ′し
るが、Pf:1faa−anに印加するn == I+
−1−、nlヒ、1・のスキャンインアドレスに従って
FFaa−prの他、L8La〜pのデータ出力11i
ta−fPU a amo k−=・p a−p kに
出力されるデータ処理動作時L81a−p相互間で送受
され、実装ユニッ)POOa−o目こは接続されていな
いデータも含めてブロービング等の手操作乞行うことな
く信号操作だけで任意のデータを実装ユニットlのスキ
ャンアウト出力端子PSす0より出力させることが出来
る。向上記は集積回路素子を1、 S l 、、pによ
り説明したが勿−Malおよび5811こ置換えてもよ
く、入力端子数も一律に不定の最大di、に個等を用い
たが注意の入出力端子数でも同様に実現することが出来
る。またスキャンアドレス中n≧11→mとしbをj、
1s2a−pの選択にmを各LSI内の選択に引当るよ
憎こしたがnビットすべてをLS12a−pのデコーダ
21. ampのデコーダ21a−pに印加しても問題
ない。
Slaa−pmiこ印加されるスキャンアドレスnビッ
トに従いデコー々21a−1)が選択するANDaa〜
a r −1) a−−p r lこよるFFaa−p
qおよびpoaa〜ak・・・・pa−pkに得られる
データを各1,1におけるQILa−pよりLSla、
pのスキャンリ′ウドデー〃出力鈴H十II’ S U
a、pを介して出力し、この出力データな集信−ぐる
UIL。より実装ユニ・1・1のス・キ1ン’f” l
’7 トデーク出力端子t’5(Joより外部に送出1
−る。このように本実施例では構成されているので通常
のデータ処理動作ではデータがP1oB〜OSに人力さ
イ1.1’ tJ o a−1) l に出力さイ′し
るが、Pf:1faa−anに印加するn == I+
−1−、nlヒ、1・のスキャンインアドレスに従って
FFaa−prの他、L8La〜pのデータ出力11i
ta−fPU a amo k−=・p a−p kに
出力されるデータ処理動作時L81a−p相互間で送受
され、実装ユニッ)POOa−o目こは接続されていな
いデータも含めてブロービング等の手操作乞行うことな
く信号操作だけで任意のデータを実装ユニットlのスキ
ャンアウト出力端子PSす0より出力させることが出来
る。向上記は集積回路素子を1、 S l 、、pによ
り説明したが勿−Malおよび5811こ置換えてもよ
く、入力端子数も一律に不定の最大di、に個等を用い
たが注意の入出力端子数でも同様に実現することが出来
る。またスキャンアドレス中n≧11→mとしbをj、
1s2a−pの選択にmを各LSI内の選択に引当るよ
憎こしたがnビットすべてをLS12a−pのデコーダ
21. ampのデコーダ21a−pに印加しても問題
ない。
tgl 発明の詳細
な説明したすうに本発明によれは従来ブリット配線板等
の実装ユニットに43けるデータ出刃およびユニット外
部に出力されないり、SLのデータ出力をブロービング
によること!まくスキャンアウトアドレスを印加して実
装ユニットのスキャンアウトデータ出力端子に得られる
効率の良い集槓回路素子実装ユニットの試験方式を提供
することが出来る。
の実装ユニットに43けるデータ出刃およびユニット外
部に出力されないり、SLのデータ出力をブロービング
によること!まくスキャンアウトアドレスを印加して実
装ユニットのスキャンアウトデータ出力端子に得られる
効率の良い集槓回路素子実装ユニットの試験方式を提供
することが出来る。
図は不発明の一実施例における集積回路素子実装ユニッ
トの試賑方式のブロック図である。図において1は実装
ユニン1.2a−pは篩集槓回路累dD Jgおよび(
Jl(aはオア回路である。
トの試賑方式のブロック図である。図において1は実装
ユニン1.2a−pは篩集槓回路累dD Jgおよび(
Jl(aはオア回路である。
Claims (1)
- 複数の牛導体累子ζこより論理回路を構成する乗積回路
素子複数個搭載し相qlこ接続して上位の論理回路フロ
ックを形成する実装ユニットlこおいて、最大数152
11個の集積回路素子は論理動作データを出力するに個
の論理データ出力手段、内部論理回路なW’l成才る1
個のフリップフロップ回路lこ対しデータをスキャンイ
ン/アウトする′+段、該論理データ出力手段にイ4t
られるデータをスキャンイン/アr’7 ト手段lこと
ける+11ビツトlこよるスキャンアドレスを受信1−
るテコータの選択に従い該スキャンイン/アウト手段の
スキャンアウト′j::li子に集約してq4.に1固
のデータを出力する手段を備えると共lこ、該実装ユニ
2トは、各集積回路素子のスキャンアウト端子の出力を
集信して最大2h(q+1()1固のデータな出)’3
4−る実装ユニットスキャンアウト手段を具備し、実装
ユニットに印加されるh+mビットのスキャンアドレス
に従い実装ユニットに搭載接続するすべての集積回路素
子におけるフリップフロップ回路のスキャンイン/アウ
トデータおよび出力データを共通の実装ユニットスキャ
ンアウト手段を介し出力せしめることを特徴とする集積
回路素子実装ユニ、)の試験方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58182040A JPS6073377A (ja) | 1983-09-30 | 1983-09-30 | 集積回路素子実装ユニットの試験方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58182040A JPS6073377A (ja) | 1983-09-30 | 1983-09-30 | 集積回路素子実装ユニットの試験方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6073377A true JPS6073377A (ja) | 1985-04-25 |
JPH0464034B2 JPH0464034B2 (ja) | 1992-10-13 |
Family
ID=16111283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58182040A Granted JPS6073377A (ja) | 1983-09-30 | 1983-09-30 | 集積回路素子実装ユニットの試験方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6073377A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012105275A1 (ja) * | 2011-02-04 | 2012-08-09 | 株式会社ブリヂストン | 空気入りタイヤ用リム |
-
1983
- 1983-09-30 JP JP58182040A patent/JPS6073377A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0464034B2 (ja) | 1992-10-13 |
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