JPS6068741A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS6068741A JPS6068741A JP17638583A JP17638583A JPS6068741A JP S6068741 A JPS6068741 A JP S6068741A JP 17638583 A JP17638583 A JP 17638583A JP 17638583 A JP17638583 A JP 17638583A JP S6068741 A JPS6068741 A JP S6068741A
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- Japan
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- transmission
- station
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/417—Bus networks with decentralised control with deterministic access, e.g. token passing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明はデータ伝送装置に係り、特に一本のデータ伝送
路で結合された複数のデータ伝送装置のそれぞれがリア
ルタイムでデータ交換できるデータ伝送装置に関する。
路で結合された複数のデータ伝送装置のそれぞれがリア
ルタイムでデータ交換できるデータ伝送装置に関する。
し発明の技術的背景とその問題点Ｊ
一本のデータ伝送路（バス）に多数の伝送ステーション
を結合するデータ伝送システムでは伝送ステーションの
付加が容易であり、また、伝送ステーションの故障が全
体の伝送システムへ波及しない特徴がある。このために
比較的近距離のデータ伝送７ステムとして一般に広く使
用さλしている。
を結合するデータ伝送システムでは伝送ステーションの
付加が容易であり、また、伝送ステーションの故障が全
体の伝送システムへ波及しない特徴がある。このために
比較的近距離のデータ伝送７ステムとして一般に広く使
用さλしている。
この種の伝送ステーションに使用されるデータ伝送装置
の送信権を得る方法として種々の方式が考えられている
が代表的なものとして次の２種類がある。
の送信権を得る方法として種々の方式が考えられている
が代表的なものとして次の２種類がある。
（１） Ｃ８ＭＡ／ＣＤ（Ｃａｒｉａ ８ｅｎｓａ Ｍ
ｕｌｔｉ Ａｃｃｃｓ ／Ｃｏ１Ｈｓｉｏｎ Ｄｅｔｅ
ｃｔ ）方式（２） バトンバス（トークンバス）方式
ＣＳ ＭＡ／ＣＤ 方式はイーサーネットに代表され各
ステーションが自由にバスを使う方法であるが伝送デー
タが少ないうちは各ステージョンの伝送要求の衝突がな
く、効率もよいが伝送要求が重なると衝突がおこ９、途
端に待ち時間が多くなる欠点があることが知られている
。リアルタイムが要ることが必要でありこの方式はリア
ルタイムが要求されるデータ伝送装置には適さない。ま
た、上記欠点を補ったＣ ８ ＭＡ／ＣＤ方式の変形例
が種々提案されているが限界があり、結局、リアルタイ
ムの要求されないＯＡ（オフィスオートメーンヨン）の
ようが用途に多く使用されている。
ｕｌｔｉ Ａｃｃｃｓ ／Ｃｏ１Ｈｓｉｏｎ Ｄｅｔｅ
ｃｔ ）方式（２） バトンバス（トークンバス）方式
ＣＳ ＭＡ／ＣＤ 方式はイーサーネットに代表され各
ステーションが自由にバスを使う方法であるが伝送デー
タが少ないうちは各ステージョンの伝送要求の衝突がな
く、効率もよいが伝送要求が重なると衝突がおこ９、途
端に待ち時間が多くなる欠点があることが知られている
。リアルタイムが要ることが必要でありこの方式はリア
ルタイムが要求されるデータ伝送装置には適さない。ま
た、上記欠点を補ったＣ ８ ＭＡ／ＣＤ方式の変形例
が種々提案されているが限界があり、結局、リアルタイ
ムの要求されないＯＡ（オフィスオートメーンヨン）の
ようが用途に多く使用されている。
一方、バトンバス方式は各伝送ステーションに順次バト
ンを渡すように伝送を許可するバトンパケットを伝送す
る方式である。各伝送ステーションは、バトンパケット
を受信すると送信権を得、伝送要求があれば、任意のス
テーションへデータ伝送を行ないそれが完了すれば、次
の伝送ステー／ヨンヘバトンパクットを送信する。この
方式では各伝送ステーションでの最大データ伝送量を規
定しておけば一定時間内に伝送サービスをうけられるこ
とになるのでリアルタイム性がある。
ンを渡すように伝送を許可するバトンパケットを伝送す
る方式である。各伝送ステーションは、バトンパケット
を受信すると送信権を得、伝送要求があれば、任意のス
テーションへデータ伝送を行ないそれが完了すれば、次
の伝送ステー／ヨンヘバトンパクットを送信する。この
方式では各伝送ステーションでの最大データ伝送量を規
定しておけば一定時間内に伝送サービスをうけられるこ
とになるのでリアルタイム性がある。
しかし本方式は、バトンパケットを次々と渡すため、伝
送の効率が良くないとともに伝送要求がない時でもバト
ンパケットを受信し、更に送信するため伝送を制御する
マイクロコンピュータは、常にこれらの処理を行なう必
要があり、いわゆるオーバーヘッドが多くなる欠点があ
る。
送の効率が良くないとともに伝送要求がない時でもバト
ンパケットを受信し、更に送信するため伝送を制御する
マイクロコンピュータは、常にこれらの処理を行なう必
要があり、いわゆるオーバーヘッドが多くなる欠点があ
る。
以下、バトンパス方式について図を用いて詳しく説明す
る。第１図は、バス１に各ステーション（＃１〜＃４）
２，３，４．５がつながっている状態を示す。ステーシ
ョン又は局はここでは伝送装置を示すものとする。
る。第１図は、バス１に各ステーション（＃１〜＃４）
２，３，４．５がつながっている状態を示す。ステーシ
ョン又は局はここでは伝送装置を示すものとする。
第２図はバトンパス方式による伝送装置の構成図である
。同図に於て、バスｌに接続された送受信回路（Ｔ几）
６はバス１上の７リアル信号を受信−してロジックレベ
ルに変換したり、ロジックレベルの信号を増幅してシリ
アル信号としてバスｌ上に送出したりする。エンコーダ
デコーダ（ＥＤ）６Ａは通常のディジタルデータをクロ
ック成分を含んだディジタルデータのマンチェスタコー
ドニ変換シタロジックレベルの信号としてＴＩｌ″Ｌ６
に入力したり、逆に’Ｌ’ Ｒ６から入力されたマンチ
ェスタコードのロジックレベルの１ｄ号を通常のディジ
タル信号に変換したりする。送受信制御回路７ンよＨＤ
Ｌ Ｃ（Ｈｉｇｈ １ｅｖｅｌ Ｄａｔａ Ｌｉｎｃｋ
Ｃｏｎｔｒｏｌ ）用ＬＳＩでありＨＤＬＣに従って
送受信データの制御を行いＣＰＵ９への割込みの発生、
メモ’Ｊ（Ｍ）８へのＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓ ）等を行う。その他必袂に応
じてＩβ１１が設けられ、これ等が制御信号バス１０に
より結合されて構成されている。
。同図に於て、バスｌに接続された送受信回路（Ｔ几）
６はバス１上の７リアル信号を受信−してロジックレベ
ルに変換したり、ロジックレベルの信号を増幅してシリ
アル信号としてバスｌ上に送出したりする。エンコーダ
デコーダ（ＥＤ）６Ａは通常のディジタルデータをクロ
ック成分を含んだディジタルデータのマンチェスタコー
ドニ変換シタロジックレベルの信号としてＴＩｌ″Ｌ６
に入力したり、逆に’Ｌ’ Ｒ６から入力されたマンチ
ェスタコードのロジックレベルの１ｄ号を通常のディジ
タル信号に変換したりする。送受信制御回路７ンよＨＤ
Ｌ Ｃ（Ｈｉｇｈ １ｅｖｅｌ Ｄａｔａ Ｌｉｎｃｋ
Ｃｏｎｔｒｏｌ ）用ＬＳＩでありＨＤＬＣに従って
送受信データの制御を行いＣＰＵ９への割込みの発生、
メモ’Ｊ（Ｍ）８へのＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓ ）等を行う。その他必袂に応
じてＩβ１１が設けられ、これ等が制御信号バス１０に
より結合されて構成されている。
第３図はステージョンが４台で構成されたときの各ステ
ージョン＃１〜４１：４が送出するシリアル信号の一例
を示したタイムチャートである。ステーションキ１の始
めの１ｈ号は伝送するチー タカナくバトンバス信号（
ＢＰ）１３のみをバス上に送出している。このＢＰ１３
はステーション＃２を指定しており、ステーション＃２
がこのＢＰ１３を受信するとＨＤ Ｌ Ｃ用ＬＳＩ７は
割込みを発生し、ＣＰＵ９がこれを受付けてバトンバス
信号であることを判断し自局の送信権を得る。そして送
１言すべきデータをＭ Ｄ Ｉ、 Ｃ用ＬＳＩ７を径由
してデータバケット１８としてバス上に送出し、その後
にステーションキＩ：３を指定したＢＰ１４を送出する
。以下、同様にしてステーションｌ：３．＃４へ順次送
信権を移しステーション＃１に送＠権が戻される。第３
図はステーション＃４でも送信するデータがないのでバ
トンバス信号１６のみを送出している。この様に伝送す
べきデータがない時でもリアルタイム性を確保するため
に次のステーション全指定しｆｃｙｌ・ンバス悟−＠を
送出する必要がある。この処理は現在の高性能１６ビツ
トマイクロプロセツサ（例えばインテル社製８０８６）
でも５０〜１００μＳの処理時間を必要とし、バス上の
１３号はデータのない無ｙ（な時間が多く発生すると共
にマイクロプロセッサもオーバーヘッドが大きくなると
いう問題を有する。
ージョン＃１〜４１：４が送出するシリアル信号の一例
を示したタイムチャートである。ステーションキ１の始
めの１ｈ号は伝送するチー タカナくバトンバス信号（
ＢＰ）１３のみをバス上に送出している。このＢＰ１３
はステーション＃２を指定しており、ステーション＃２
がこのＢＰ１３を受信するとＨＤ Ｌ Ｃ用ＬＳＩ７は
割込みを発生し、ＣＰＵ９がこれを受付けてバトンバス
信号であることを判断し自局の送信権を得る。そして送
１言すべきデータをＭ Ｄ Ｉ、 Ｃ用ＬＳＩ７を径由
してデータバケット１８としてバス上に送出し、その後
にステーションキＩ：３を指定したＢＰ１４を送出する
。以下、同様にしてステーションｌ：３．＃４へ順次送
信権を移しステーション＃１に送＠権が戻される。第３
図はステーション＃４でも送信するデータがないのでバ
トンバス信号１６のみを送出している。この様に伝送す
べきデータがない時でもリアルタイム性を確保するため
に次のステーション全指定しｆｃｙｌ・ンバス悟−＠を
送出する必要がある。この処理は現在の高性能１６ビツ
トマイクロプロセツサ（例えばインテル社製８０８６）
でも５０〜１００μＳの処理時間を必要とし、バス上の
１３号はデータのない無ｙ（な時間が多く発生すると共
にマイクロプロセッサもオーバーヘッドが大きくなると
いう問題を有する。
本発明は上記事由に鑑みてなされたもので、その目的は
一本のテ、−タ１ム送路で結合された複数のデータ伝送
装置のそれぞれがリアルタイムでデータ変換できるデー
タ臥送装置に於て、伝送路制御用（＝ｌ）ＪＬ１回路を
新に設は従云のバトンバス方式より伝送効率がよく、し
かもリアルタイム性を有し、マイクロプロセッサ（Ｃ１
） Ｕ ）にｒｌ：伝送データのあるときのみ割込みが
発生する様にしてオーバーヘッドと小さくシ、また・、
任意のデータ伝送装置が故障したとき残りのデータ伝送
装置間で継続して運転できる信頼性の高いデータ伝送装
置を安価に提Ｕ（することにある。
一本のテ、−タ１ム送路で結合された複数のデータ伝送
装置のそれぞれがリアルタイムでデータ変換できるデー
タ臥送装置に於て、伝送路制御用（＝ｌ）ＪＬ１回路を
新に設は従云のバトンバス方式より伝送効率がよく、し
かもリアルタイム性を有し、マイクロプロセッサ（Ｃ１
） Ｕ ）にｒｌ：伝送データのあるときのみ割込みが
発生する様にしてオーバーヘッドと小さくシ、また・、
任意のデータ伝送装置が故障したとき残りのデータ伝送
装置間で継続して運転できる信頼性の高いデータ伝送装
置を安価に提Ｕ（することにある。
〔発明の概要」
本発明は上記目的を達成するために１本のデータ伝送路
を介しで複数のデータ伝送装置が結合され、予め定めら
れたＪ１序で自局のデータを他局へ順次送信して互いに
データの変換をイ゛ｉうデータ伝送装置において、送受
信回路とＨ１ＪＬＣ用ＬＳＩの間に伝送路制御用付加回
路を設け、この伝送路制御用付加回路にはキャリア検出
手段とフレームヘッダ、ダｑ−パケット、代理バケット
の３種のバケットの伝送路１ｂ１］御用バクット送出手
段とフレームヘッダ検出手段と、前記フレームヘッダ検
出手段と１ｉｉＪ Ｍ己キャリア検出手段からの信号に
より自局の送信時期を検知する送信ステーション判定手
段と、前記込１へステーション判定手段から送信要求が
有り１１Ｊ記ＨＬ）ＬＣ用ＬＳＩから送信要求のないと
き前記ダミーバケットの送出全前記伝送路制御用バクノ
ド送出手段へ要求する送信制御回路と、前記フレームヘ
ッダ検出手段から一定時間内に前記フレームヘッダが検
知されないとき前記フレームヘッダの送出を前記伝送路
制御用バケット送出手段に要求するフレームヘッダ喪失
タイマーと、前記キャリア検出手段から一定時間内にキ
ャリア、が検知されないとき前記代理バケットの送出を
前記伝送路制御用バケット送出手段に要求する代理ノく
フット送出タイマーを設は従来のバトンノくス方式より
伝送効率がよくしかもリアルタイム性？有し。
を介しで複数のデータ伝送装置が結合され、予め定めら
れたＪ１序で自局のデータを他局へ順次送信して互いに
データの変換をイ゛ｉうデータ伝送装置において、送受
信回路とＨ１ＪＬＣ用ＬＳＩの間に伝送路制御用付加回
路を設け、この伝送路制御用付加回路にはキャリア検出
手段とフレームヘッダ、ダｑ−パケット、代理バケット
の３種のバケットの伝送路１ｂ１］御用バクット送出手
段とフレームヘッダ検出手段と、前記フレームヘッダ検
出手段と１ｉｉＪ Ｍ己キャリア検出手段からの信号に
より自局の送信時期を検知する送信ステーション判定手
段と、前記込１へステーション判定手段から送信要求が
有り１１Ｊ記ＨＬ）ＬＣ用ＬＳＩから送信要求のないと
き前記ダミーバケットの送出全前記伝送路制御用バクノ
ド送出手段へ要求する送信制御回路と、前記フレームヘ
ッダ検出手段から一定時間内に前記フレームヘッダが検
知されないとき前記フレームヘッダの送出を前記伝送路
制御用バケット送出手段に要求するフレームヘッダ喪失
タイマーと、前記キャリア検出手段から一定時間内にキ
ャリア、が検知されないとき前記代理バケットの送出を
前記伝送路制御用バケット送出手段に要求する代理ノく
フット送出タイマーを設は従来のバトンノくス方式より
伝送効率がよくしかもリアルタイム性？有し。
Ｃｌ） Ｕのオーバーヘッドを少なくシ１６頼件の向上
したデータ伝送装置である。
したデータ伝送装置である。
第４図は本発明のデータ伝送装置による一実施例の構成
図である。同図に於て、１はデータ伝送路（バス）、６
は送受信回路（Ｔ ｌ（、）、８はメモリ（Ｍ）、９は
中央演算制御装置（ＣＰＵ）、１０は制御信号バス、１
１は周辺機器その他の入出力インターフェース（Ｉｌｏ
）、３８は本発明の特徴である伝送路制御用付加回路、
７６はＨｌ）ＬＣ用ＬＳＩである。本実施例ではＣＰＵ
９としてインテル社製８０１８６、ＨＤ Ｉ、 Ｃ用し
’ＳＩとして同社製８２５８６を用いた場合を示す。
図である。同図に於て、１はデータ伝送路（バス）、６
は送受信回路（Ｔ ｌ（、）、８はメモリ（Ｍ）、９は
中央演算制御装置（ＣＰＵ）、１０は制御信号バス、１
１は周辺機器その他の入出力インターフェース（Ｉｌｏ
）、３８は本発明の特徴である伝送路制御用付加回路、
７６はＨｌ）ＬＣ用ＬＳＩである。本実施例ではＣＰＵ
９としてインテル社製８０１８６、ＨＤ Ｉ、 Ｃ用し
’ＳＩとして同社製８２５８６を用いた場合を示す。
１−Ｉ Ｄ Ｌ Ｃ用ＬＳＩ７Ｇと伝送路制御用付加回
路３８でＶよ第２図のＬ；１）６Ａ及び送受信制御回路
７の機能と有し、その他に本発明特有の機能を有する。
路３８でＶよ第２図のＬ；１）６Ａ及び送受信制御回路
７の機能と有し、その他に本発明特有の機能を有する。
すなわち伝送路制御用付加回路３８には後述するフレー
ムヘッダ（Ｆｌ（）、ダミーパケット（ＤＰ）。
ムヘッダ（Ｆｌ（）、ダミーパケット（ＤＰ）。
代理パケット（ＩＬＬ） ）の１８号を送出する機能と
、これ等の１言号を受信したときそれぞれを判断する機
能を有しでいる。
、これ等の１言号を受信したときそれぞれを判断する機
能を有しでいる。
Ｍ’！ ５図は本発明のデータ伝送装置の動作を説明す
るためのタイムチャートで４台の伝送ステーション（＃
ｌ〜井４）で構成し、ステーション＃１を親局とした例
である。
るためのタイムチャートで４台の伝送ステーション（＃
ｌ〜井４）で構成し、ステーション＃１を親局とした例
である。
各伝送ステーションのデータ伝送装置には自局の送１ｇ
時期を判断するだめのスロットカウンタ（８ＬＣ）が設
けられており、第５図中のＳＬ’Ｃはそのｉｔ数１直を
示している。
時期を判断するだめのスロットカウンタ（８ＬＣ）が設
けられており、第５図中のＳＬ’Ｃはそのｉｔ数１直を
示している。
先ず親局、ステーション＃１がＩｉ’Ｈ２１’ｚバスｌ
に送出すると、これを受信した他のステーション＃２〜
＃４はそれぞれの８ＬＣを°Ｏ１にリセツ）Ｌ、ＰＨ２
１の完了時点でインクリメントして１１１にする。以下
、各ステーションは予じめ定められた順序で送信すべき
データがあるときはデータバフラ）（ＤＴ）、送信すべ
きデータがないときはＤＰを送出する。第５図は一＋ｆ
−ｘ、＃ｚ。
に送出すると、これを受信した他のステーション＃２〜
＃４はそれぞれの８ＬＣを°Ｏ１にリセツ）Ｌ、ＰＨ２
１の完了時点でインクリメントして１１１にする。以下
、各ステーションは予じめ定められた順序で送信すべき
データがあるときはデータバフラ）（ＤＴ）、送信すべ
きデータがないときはＤＰを送出する。第５図は一＋ｆ
−ｘ、＃ｚ。
＄３．：＃４の順に送信順序を定めた例で、ステーショ
ン＃ｌはＦ）（２１の次にＤＰ２１送出している。
ン＃ｌはＦ）（２１の次にＤＰ２１送出している。
ＤＰ２２を受信した他のステーション＃２〜＃４は受１
言完了時点にそれぞれのＳＬＣを１つインクリメントし
てｌ ２１とする。これによりステーション＃２は次が
自局の送信順番であることを判断しＤＰ２２の受信を終
了すると自局のデータをＤＴ２３として送出する。以下
、同様にしてステーション＃３．＃４はＤＴ２４．ＤＰ
２５ を送出し、ＳＬＣの計数値はＩ５１となる。これ
によりステーション＃１は現在受信したＤＰ２５が最終
ステーションであることを判断し受信を終了すると再び
Ｆ Ｈ２１Ａ を送ｆ言してすべての８ＬＣを１０１に
リセットし次の周期の伝送に移る。次の周期ではステー
ション＃ｌは送信するデータを有しＤＴ２２Ａを送１言
している。
言完了時点にそれぞれのＳＬＣを１つインクリメントし
てｌ ２１とする。これによりステーション＃２は次が
自局の送信順番であることを判断しＤＰ２２の受信を終
了すると自局のデータをＤＴ２３として送出する。以下
、同様にしてステーション＃３．＃４はＤＴ２４．ＤＰ
２５ を送出し、ＳＬＣの計数値はＩ５１となる。これ
によりステーション＃１は現在受信したＤＰ２５が最終
ステーションであることを判断し受信を終了すると再び
Ｆ Ｈ２１Ａ を送ｆ言してすべての８ＬＣを１０１に
リセットし次の周期の伝送に移る。次の周期ではステー
ション＃ｌは送信するデータを有しＤＴ２２Ａを送１言
している。
第６図はデータバフラ） （ＤＴ）の構成図である。
ＤＴはそのフレームの先頭に７ラグ（Ｆ）７０Ａ。
を配置しその後にＨＤＬＣのフォーマットに従って相手
先アドレス（ＤＡ）７１、送信元アドレス（８Ａ）７２
、コマンド（Ｃ）７３、データ（ＤＡＴＡ）７４、フレ
ームチェックシーケンス（Ｆｅ２）７５ と続き最後に
フラグ（ｌｉ”）７０Ｂを送出して１フレームのデータ
パケットを形成した謂ゆるＨＤＬＣのデータである。
先アドレス（ＤＡ）７１、送信元アドレス（８Ａ）７２
、コマンド（Ｃ）７３、データ（ＤＡＴＡ）７４、フレ
ームチェックシーケンス（Ｆｅ２）７５ と続き最後に
フラグ（ｌｉ”）７０Ｂを送出して１フレームのデータ
パケットを形成した謂ゆるＨＤＬＣのデータである。
第７図ｆａ）は前述フラグ（Ｆ）７０Ａ、７０Ｂのビッ
ト構成を示したものである。
ト構成を示したものである。
ＨＤＬＣのデータパケット（ＤＴ）はこのフラグ（０１
１１１１１０）で前後を囲むと共に、パケット内ではフ
ラグと同じくｌが６個並ぶデータがない様に「０（ゼロ
）挿入」が行なわれ、受信時に０が削除される。つまり
、フラグ以外はｌの連続は最大５個となる様に制御され
ている。
１１１１１０）で前後を囲むと共に、パケット内ではフ
ラグと同じくｌが６個並ぶデータがない様に「０（ゼロ
）挿入」が行なわれ、受信時に０が削除される。つまり
、フラグ以外はｌの連続は最大５個となる様に制御され
ている。
ｇ［！７図Ｔｏ） 、 ｔｃｌ 、 ＋ｄｌに示したフ
レームヘッダ（ＦＢＩ）。
レームヘッダ（ＦＢＩ）。
ダミーパケット（ＤＰ）、代理パケット（ＩＩＰ）は本
発明で新に定義した信号のビット構成を示したものであ
る。これらの信号は前記データパケット（ＤＴ）のビッ
ト条件と異なる条件を持った伝送路制御用ゴくケラトと
して伝送路制御用付加回路３８で生成される。これらの
伝送路制御用パケットは１６ビツトで構成され１が７個
以上連続し、それぞれを判別できる別種のコードで定義
する。第７図では連続した１の数がＦＨでは８個、ＤＰ
では１０個、ｆ’ＬＰでは１２個と定めた例を示してい
る。
発明で新に定義した信号のビット構成を示したものであ
る。これらの信号は前記データパケット（ＤＴ）のビッ
ト条件と異なる条件を持った伝送路制御用ゴくケラトと
して伝送路制御用付加回路３８で生成される。これらの
伝送路制御用パケットは１６ビツトで構成され１が７個
以上連続し、それぞれを判別できる別種のコードで定義
する。第７図では連続した１の数がＦＨでは８個、ＤＰ
では１０個、ｆ’ＬＰでは１２個と定めた例を示してい
る。
Ｆ Ｈｉ”ｌ：親局となったステーションが伝送周期の
最初に送信して各ステーションのＳ Ｌ ＣヲＯＫ ’
Ｊ上セツトる信号で第５図中のＦＨ２１、２］、Ａの様
に用いる。Ｄ Ｉ）は送出すべきデータがないときに各
ステーションのＳＬＣをインクリメントするために送出
する信号で第５図中のＤＰ２＋、２５の様に用いる。Ｒ
Ｐは任意のステーションが故障または、何等かの理由で
パケットが送出されないトキに、親局となったステーシ
ョンが一定時間の間パケットが送出されないことを検知
して代りに送１言する代理パケットである。
最初に送信して各ステーションのＳ Ｌ ＣヲＯＫ ’
Ｊ上セツトる信号で第５図中のＦＨ２１、２］、Ａの様
に用いる。Ｄ Ｉ）は送出すべきデータがないときに各
ステーションのＳＬＣをインクリメントするために送出
する信号で第５図中のＤＰ２＋、２５の様に用いる。Ｒ
Ｐは任意のステーションが故障または、何等かの理由で
パケットが送出されないトキに、親局となったステーシ
ョンが一定時間の間パケットが送出されないことを検知
して代りに送１言する代理パケットである。
第８図は、上記伝送路制御用パクットによる制御を実行
する伝送路制御用付加回路３８の詳細ブロック図である
。
する伝送路制御用付加回路３８の詳細ブロック図である
。
以下、第４図と第８図を用いて更に詳しく説明する。Ｃ
ＰＵ９は実施例ではインテル社製の８０１８６を使用し
ており、送信するデータがメモＩＪ（Ｍ）８上にあると
きには制御信号バス１０を介して１（ＤＬＣ用ＬＳ Ｉ
７６の図示しないＣＡ倍信号セットして知らせる。こ
れによりＨＤＬＣ用ＬＳＩ７６はメモＩＪ（Ｍ）８上の
データをとり込み送信要求信号（［（、ＴＳ）３５をア
クティブ（付勢）にして送信データができたことを伝送
路制御付加回路３８に知らせて待期する。
ＰＵ９は実施例ではインテル社製の８０１８６を使用し
ており、送信するデータがメモＩＪ（Ｍ）８上にあると
きには制御信号バス１０を介して１（ＤＬＣ用ＬＳ Ｉ
７６の図示しないＣＡ倍信号セットして知らせる。こ
れによりＨＤＬＣ用ＬＳＩ７６はメモＩＪ（Ｍ）８上の
データをとり込み送信要求信号（［（、ＴＳ）３５をア
クティブ（付勢）にして送信データができたことを伝送
路制御付加回路３８に知らせて待期する。
なお、英文字信号６上にバー（−）がある信号は負論理
を示し、アクティブ（付勢）時はａ ｐ ｌであり、バ
ーのない信号は正論理を示し、アクティブ時に１１１で
ある。
を示し、アクティブ（付勢）時はａ ｐ ｌであり、バ
ーのない信号は正論理を示し、アクティブ時に１１１で
ある。
一方、バスｌを介して他局から送信されたマンチェスタ
コードのシリアルデータは送受信回路（ＴＲ）６により
受信され伝送路制御付加回路３８の受信信号（ルｃｖ）
３６として入力される。この受信信号はデコーダ（ＤＥ
Ｃ）４０によりＮＲ，Ｚ信号に戻すと共に受信クロック
（ＲＸＣ）３０と受信データ（几ＸＤ）３１に分離して
抽出されＨＤ Ｉ、 Ｃ用ＬＳ Ｉ ７６に人力される
。受ＩＢデータ（ａｘＤ）ａｉはフレームヘッダ検出回
路（Ｆｌ−ＩＤ）４３へも入力され、フレームヘッダで
あると判定したときリセット信号５８を出力してスロッ
トカウンタ（８ＬＣ）４５ｆ、リセットする。ｌｉ’Ｈ
Ｄ４３は内部にシフトレジスタを有しこのシフトレジス
タに受信データ（ＲＸＤ）３１を取込んで定められたｌ
Ｏゞ、１１１のピットの組合せであるかを判断してフレ
ームヘッダを検知する。
コードのシリアルデータは送受信回路（ＴＲ）６により
受信され伝送路制御付加回路３８の受信信号（ルｃｖ）
３６として入力される。この受信信号はデコーダ（ＤＥ
Ｃ）４０によりＮＲ，Ｚ信号に戻すと共に受信クロック
（ＲＸＣ）３０と受信データ（几ＸＤ）３１に分離して
抽出されＨＤ Ｉ、 Ｃ用ＬＳ Ｉ ７６に人力される
。受ＩＢデータ（ａｘＤ）ａｉはフレームヘッダ検出回
路（Ｆｌ−ＩＤ）４３へも入力され、フレームヘッダで
あると判定したときリセット信号５８を出力してスロッ
トカウンタ（８ＬＣ）４５ｆ、リセットする。ｌｉ’Ｈ
Ｄ４３は内部にシフトレジスタを有しこのシフトレジス
タに受信データ（ＲＸＤ）３１を取込んで定められたｌ
Ｏゞ、１１１のピットの組合せであるかを判断してフレ
ームヘッダを検知する。
キャリア検知回路（Ｃ８）４１は受信信号（Ｒ，ＣＶ）
３６の有無を検知するものでＲＣＶ３６が有るときキャ
リア検出信号５７を出力する。このキャリア検出信号５
７はタイマー（ＴＤ）４４に入力されその出力信号５９
はキャリア検出信号５７がなくなってから一定時間後に
なくなるオフディレィ信号で８ＬＣ４５はこの信号５９
がアクディプからノンアクティブに変化したときインク
リメントされる。
３６の有無を検知するものでＲＣＶ３６が有るときキャ
リア検出信号５７を出力する。このキャリア検出信号５
７はタイマー（ＴＤ）４４に入力されその出力信号５９
はキャリア検出信号５７がなくなってから一定時間後に
なくなるオフディレィ信号で８ＬＣ４５はこの信号５９
がアクディプからノンアクティブに変化したときインク
リメントされる。
すなわち、８ＬＣ４５はフレームヘッダを検出したとき
リセットされフレームヘッダがなくなるときインクリメ
ントされてｊｌ＋になり、その後各パケットの受信完了
時にインクリメントされる。
リセットされフレームヘッダがなくなるときインクリメ
ントされてｊｌ＋になり、その後各パケットの受信完了
時にインクリメントされる。
８ＬＣ４５の計数値６０は一致検出回路（ＣＯＩＮ）４
Ｇに入力されステーション番号設定回路（ＳＴＮｏ）４
８で設定されたステーション番号信号６ｔと比較される
。今、仮りにステーション番号信号６１を１１′定める
と、第５図に示した様にＦ Ｈ２１の終了時点から一定
時間後にＳＬＣは１１“となるのでこのときＣ０ＩＮ４
６は一致検出信号６３を出力する。送信制御回路５６は
この信号６３がアクティブになったときＨＤ Ｌ Ｃ用
ＬＳＩ７６から人力された送信要求信号（ＲＴ８）３５
がアクティブになっていると送信許可信号（ＣＴＳ）３
４をアクティブにしてＨＤＬＣ用ＬＳＩ７６に送信を許
可する。また、この送信許可信号（ＣＴＳ）３４は送信
データ制御回路５５へも同時に入力されこれにより図示
してないクロック発生回路からのクロック信号を分周し
て送信クロック（ＴＸＣ）３２を出力しＨＤＬＣ用ＬＳ
Ｉ７６へ供給する。ＨＤＬＣ用ＬＳＩ７６はメモリ（Ｍ
）８から取込んだデータを送信クロック（ＴＸＣ）３２
に同期した送信データ（ＴＸＤ）３３として出力する。
Ｇに入力されステーション番号設定回路（ＳＴＮｏ）４
８で設定されたステーション番号信号６ｔと比較される
。今、仮りにステーション番号信号６１を１１′定める
と、第５図に示した様にＦ Ｈ２１の終了時点から一定
時間後にＳＬＣは１１“となるのでこのときＣ０ＩＮ４
６は一致検出信号６３を出力する。送信制御回路５６は
この信号６３がアクティブになったときＨＤ Ｌ Ｃ用
ＬＳＩ７６から人力された送信要求信号（ＲＴ８）３５
がアクティブになっていると送信許可信号（ＣＴＳ）３
４をアクティブにしてＨＤＬＣ用ＬＳＩ７６に送信を許
可する。また、この送信許可信号（ＣＴＳ）３４は送信
データ制御回路５５へも同時に入力されこれにより図示
してないクロック発生回路からのクロック信号を分周し
て送信クロック（ＴＸＣ）３２を出力しＨＤＬＣ用ＬＳ
Ｉ７６へ供給する。ＨＤＬＣ用ＬＳＩ７６はメモリ（Ｍ
）８から取込んだデータを送信クロック（ＴＸＣ）３２
に同期した送信データ（ＴＸＤ）３３として出力する。
送信データ制御回路５５はコ（７） ｉｌ ｌｉデデー
（ＴＸＤ） ３３ ｆ、１受ケ：ｒ、 ｙコーダー（ｈ
ｉＮＣ）４２への人力信号６７を出力しＥＮＣ４２は送
信データ（ＴＸＩ））３３をマンチェスタコードに変換
して送信１ｇ弓（Ｔ１′ＬＭ）３７として出力し、送受
信回路（ＴＬＬ）６を介して増幅された信号３７をバス
１へ送出し他のステーションに伝送する。
（ＴＸＤ） ３３ ｆ、１受ケ：ｒ、 ｙコーダー（ｈ
ｉＮＣ）４２への人力信号６７を出力しＥＮＣ４２は送
信データ（ＴＸＩ））３３をマンチェスタコードに変換
して送信１ｇ弓（Ｔ１′ＬＭ）３７として出力し、送受
信回路（ＴＬＬ）６を介して増幅された信号３７をバス
１へ送出し他のステーションに伝送する。
一致検出信号６３がアクティブになったとき送信要求信
号（几ＴＳ）３５がノンアクティブであれば送信１ｔＩ
ＩＪ御回路５６はダミーバクット送出回路（ＤＭＳ）５
４に対してダミーパクット送出要求信号６８を出力しＤ
ＭＳ５４からはＥＮＣ４２、Ｔ Ｒ６を介してバス１に
ターミーパケットが送出される。
号（几ＴＳ）３５がノンアクティブであれば送信１ｔＩ
ＩＪ御回路５６はダミーバクット送出回路（ＤＭＳ）５
４に対してダミーパクット送出要求信号６８を出力しＤ
ＭＳ５４からはＥＮＣ４２、Ｔ Ｒ６を介してバス１に
ターミーパケットが送出される。
５ＬＣ４５の田数値６０は別の一致検出回路４７ヘも入
力されステーション最大番号設定回路（ＭＡＸＮＯ）４
９で設定された設定値６２と比較される。
力されステーション最大番号設定回路（ＭＡＸＮＯ）４
９で設定された設定値６２と比較される。
この設定値は親局として指定するステーションのＭＡＸ
ＮＯ４９に設定されステーション数＋１に設定される。
ＮＯ４９に設定されステーション数＋１に設定される。
第５図の実施例ではステーション＃ｌのＭＡＸｌ”ＪＯ
４９がｌ ５１に設定され、最終ステーション（第５図
ではステーション＃４）の送信データの受信を終了後、
一定時間後に計数値６０は１５１となるので親局のＣ０
ＩＮ４７は一致検出信号６４が出力される。この信号６
４により親局（ステーション＃ｌ）はフレームヘッダ送
出回路（ＰＨ８）５２を起動させ、ＥＮＣ４２，ＴＦＬ
Ｇを介してバス１にフレームヘッダを送出し、他のステ
ーションのＳＬＣをｍｏｌにリセットする。
４９がｌ ５１に設定され、最終ステーション（第５図
ではステーション＃４）の送信データの受信を終了後、
一定時間後に計数値６０は１５１となるので親局のＣ０
ＩＮ４７は一致検出信号６４が出力される。この信号６
４により親局（ステーション＃ｌ）はフレームヘッダ送
出回路（ＰＨ８）５２を起動させ、ＥＮＣ４２，ＴＦＬ
Ｇを介してバス１にフレームヘッダを送出し、他のステ
ーションのＳＬＣをｍｏｌにリセットする。
キャリア検知回路（Ｃ８） ４１のキャリア検出１言号
５７は代理パケット送出タイマ（几ＰＴ）５１へも入力
され、一定時間キャリア検出信号５７が検出されないと
き代理パクット送出要求償号６６を出力して代理バクッ
ト送出回路５３を起動させ、ＢＮＣ４２，ＴｆＬ６を介
してバス１に代理パケットを送出する。この機能により
任意のステーションが故障または何等かの理由で送信が
できないとき、そのステーションに代って親局が代理パ
クットヲ送信するので残りの健全ステーションのみでデ
ータ伝送を行うことができる。
５７は代理パケット送出タイマ（几ＰＴ）５１へも入力
され、一定時間キャリア検出信号５７が検出されないと
き代理パクット送出要求償号６６を出力して代理バクッ
ト送出回路５３を起動させ、ＢＮＣ４２，ＴｆＬ６を介
してバス１に代理パケットを送出する。この機能により
任意のステーションが故障または何等かの理由で送信が
できないとき、そのステーションに代って親局が代理パ
クットヲ送信するので残りの健全ステーションのみでデ
ータ伝送を行うことができる。
また、フレームヘッダ検出回路（ＦＨＤ） ４３０）フ
レームヘッダ検出信号５８はフレームヘッダ喪失タイ−
ｒ−（ＦＨＬＴ）５０ へも入カサレ、フレームヘッダ
が一定時間内に受信されないときＦＨＬＴ５０はフレー
ムヘッダ送信要求信号６５を出方してフレームヘッダ送
出回路（１”Ｈ８）５２起動させフレームヘッダを送出
する。ｐ■（ＬＴ５ｏが監視する一定時間Ｔｄはステー
ションによって少シづツ異る様にＴｃ１＝ａ＋ｂ−ｎ
（但し、ｎはステーション番号、ａ、ｂは定数）に設定
する。この機能により親局が故障してフレームヘッダが
送信できないとき、最も若い番号のステーションが親局
に代って自動的にフレームヘッダを送信し、最も若い番
号のステーションも故障のときは順次、次に若い番号の
ステーションが代って自動的にフレームヘッダを送信す
る。
レームヘッダ検出信号５８はフレームヘッダ喪失タイ−
ｒ−（ＦＨＬＴ）５０ へも入カサレ、フレームヘッダ
が一定時間内に受信されないときＦＨＬＴ５０はフレー
ムヘッダ送信要求信号６５を出方してフレームヘッダ送
出回路（１”Ｈ８）５２起動させフレームヘッダを送出
する。ｐ■（ＬＴ５ｏが監視する一定時間Ｔｄはステー
ションによって少シづツ異る様にＴｃ１＝ａ＋ｂ−ｎ
（但し、ｎはステーション番号、ａ、ｂは定数）に設定
する。この機能により親局が故障してフレームヘッダが
送信できないとき、最も若い番号のステーションが親局
に代って自動的にフレームヘッダを送信し、最も若い番
号のステーションも故障のときは順次、次に若い番号の
ステーションが代って自動的にフレームヘッダを送信す
る。
本実施例ではＨＤＬＣ用ＬＳＩ としてインテル社の８
２５８６を用いたが、このＬＳＩはデータの送受信診断
機能、４チャンネルＤＭＡ機能、バス制御機能、送受１
言フレームの自動送受信チェイン機能など高度の機能を
有し、内部的には日経エレクトロニクス（ＮＯ，３０７
）Ｐ９１〜１００に示されている様ニパラレルプロ七′
ツザとなっており主にイーザーネット用として作られて
いるが汎用性も有しておりＨＤＬＣへも用いることがで
きる。
２５８６を用いたが、このＬＳＩはデータの送受信診断
機能、４チャンネルＤＭＡ機能、バス制御機能、送受１
言フレームの自動送受信チェイン機能など高度の機能を
有し、内部的には日経エレクトロニクス（ＮＯ，３０７
）Ｐ９１〜１００に示されている様ニパラレルプロ七′
ツザとなっており主にイーザーネット用として作られて
いるが汎用性も有しておりＨＤＬＣへも用いることがで
きる。
本発明による伝送路制御用付加回路はＨＤＬＣ用ＬＳＩ
（８２５８６）に比べれば回路の複雑さは容易でありセ
ミカスタムＬＳ、［等により安価に作ることができる。
（８２５８６）に比べれば回路の複雑さは容易でありセ
ミカスタムＬＳ、［等により安価に作ることができる。
この様な比較的簡単なハードウェアの伝送路制御用付加
回路を追加することでＨＤＬＣ用ＬＳＩの高度な機能を
活かしてＮ対Ｎのステーション間の自由なデータ伝送が
効率的にしかもリアルタイム性を有して実行することが
できる。
回路を追加することでＨＤＬＣ用ＬＳＩの高度な機能を
活かしてＮ対Ｎのステーション間の自由なデータ伝送が
効率的にしかもリアルタイム性を有して実行することが
できる。
なお、ＨＤ Ｌ Ｃ用ＬＳＩはインテル社製８２７４、
マルチフロトコルシリアルコントローラ等、他（’）Ｌ
ＳＩを使用することもできる。
マルチフロトコルシリアルコントローラ等、他（’）Ｌ
ＳＩを使用することもできる。
また、データ伝送路はバス形について説明したがスター
形、木彫としてもよく、更に送受信回路に光電変換器を
備え伝送路に光ファイバを用いて光スターカブラにより
各ステーションを結合することもできる。
形、木彫としてもよく、更に送受信回路に光電変換器を
備え伝送路に光ファイバを用いて光スターカブラにより
各ステーションを結合することもできる。
本発明のデータ伝送装置によれは送信すべきデータのな
いときＣＰＵに対して割り込処理を行なうことなくダミ
ーパクントのみを送出して次局へ送１０は委譲するので
従来のバトンバス方式より伝送効率がよくしかもリアル
タイム性を有し、マイクロプロセッサ（ＣＰＵ）のオー
バーヘッドを少なくでき、また、任意の伝送ステーショ
ンが故障したとき残りの伝送ステーション間で継続して
データ伝送を行うことができるので信頼性が向上しＨＤ
ＬＣ用の市販の伝送用ＬＳＩが使用できるので高度の伝
送機能を有したデータ伝送装置を安価に提供することが
できる。
いときＣＰＵに対して割り込処理を行なうことなくダミ
ーパクントのみを送出して次局へ送１０は委譲するので
従来のバトンバス方式より伝送効率がよくしかもリアル
タイム性を有し、マイクロプロセッサ（ＣＰＵ）のオー
バーヘッドを少なくでき、また、任意の伝送ステーショ
ンが故障したとき残りの伝送ステーション間で継続して
データ伝送を行うことができるので信頼性が向上しＨＤ
ＬＣ用の市販の伝送用ＬＳＩが使用できるので高度の伝
送機能を有したデータ伝送装置を安価に提供することが
できる。
第１図は、データ伝送システムの一般的な構成図、第２
図はバトンパス方式による従来のデータ伝送装置の構成
図、第３図は従来のバトンパス方式によるデータ伝送装
置の動作を説明するためのタイムチャート、第４図は本
発明のデータ伝送装置の一実施例を示す構成図、筑５図
は本発明のデータ伝送装置の動作を説明するためのタイ
ムチャート、第６図はＨＤ Ｌ Ｃのデータバクットの
構成図、第７図はフラグと本発明で新に設けたフレーム
ヘッダ、ダミーパケット、代理バクットのビット構成図
、第８図は第４図中の伝送路制御用付加回路３８の詳細
ブロック構成図である。 １・・・データ伝送路（パス） ２〜５・・・伝送ステーション ６・・・送受信器（Ｔ
ａ ）６Ａ・・・エンコーダデコーダ ７・・・送受
信回路８・・・メモリ（６） ９・・・中央演算制御装置（ＣＰＵ） １１・・・ 入出力インターフェース（Ｉｌｏ）３８・
・・伝送路制御用付加回路 ４０・・・デコーダ（、ＤＩｆｌＣ） ４１・・・ キャリア検知回路（ＣＳ）４２・・・エン
コーダ（ＥＮＣ） ４３・・・ フレームヘッダ検出回路（ＦＨＤ）４４・
・・ タイマー（Ｔ Ｄ ） ４５・・・ スロットカウンタ（８１，Ｃ）４６ 、４
７・・・−数構出回路 ４８・・・ ステーション番号設定回路（ＳＴＮＯ）４
９・・・ ステーション最大番号設定回路（ＭＡＸＮＯ
）５０・・・ フレームヘッダ喪失タイマー（Ｆ’ＨＬ
Ｔ）５１・・・代理バクット送出タイマ（几ＰＴ）５２
・・・ フレームヘッダ送出回路（Ｐ Ｈ８）５３・・
・代理パクット送出回路（ａｐｓ）５４・・・ ダミー
バクット送出回路（ＤＭＥ）５５・・・ 送信データ１
がｊ＃回路 ５６・・・送イＱ’ ：ｉ制御回路 ７６・・・ ＨＤＬＣ用Ｌ８ｉ （７３１７） 代理人 弁理士 則 近 憲 佑 （ほ
か１名）第５図 第６図 第７図 （０） ７ラ ７（Ｆ） Ｏｌ ｌ ｌ ｌ ｌ １（
ｂ） フレームヘソ７”（ＦＨ） Ｏｏ ｌ ｌ ｌ
ｌ ｌ ｌ ｌ ｌ ００００００ＣＣ） ５Ｑ−バり
、ト ＣＤＰ）００１１ 旧 ＋１１１１１００００（
の へ゛シ里へ′７／ト（Ｊ／ＱＯ０１１１１１１１１
１１１１０θ第８図 手 続 補 正 書（２）＃３） ４１５努： ２．Ｊ１２ Ｂ 特許庁長官若杉和夫 殴 １、事件の表示 特願昭 ５８−１７６３８５号 ２発明の名称 データ伝送装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東東芝浦電気株式会社 ４代理人 〒１００ 東京都千代田区内幸町１−１−６ 明 細 書 発明の名称 データ伝送装置 特許請求の範囲 （１）１本のデータ伝送路を介して複数のデータ伝送装
置が結合され、予め定められた順序で自局のデータを他
局へ順次送信して互いにデータの交換を行うデータ伝送
装置において、送受化回路と伝送制御用ＬＳＩの間に伝
送制御用付加回路を設け、この伝送制御用付加回路には
キャリア検出手段と、フＶ−Ｊ−”ラダ？り“ミーノゝ
ケット２代理ノくケラトの３種のパケットの伝送制御ｔ
用パケット送出手段ト、フレームへツタ検出手段と、前
記フレームへツタ゛検出手段と前記キャリア検出手段か
らＤ信号により自局の送信時期を検知する送信ステーシ
ョン判定手段と、前記送信ステ ジョン判定手段から送
信要求が有り前記伝送制御用ＬＳＩから送信要求のない
とき前記ダミーパケットの送出を前記伝送制御用パケッ
ト送出手段へ要求する送信制御回路と、前記フレームヘ
ッダ検出手段から一定時閣内に前記フレームヘッダが検
知されないとき前記フレームヘッダの送出を前記伝送制
御用パケット送出手段に要求するフレームヘッダ長欠タ
イマーと、前記キャリア検出手段から一定時間内にキャ
リアが検知されないとき前記代理パケットの送出を前記
伝送制卸用バクント送出手段に要求する代理パケット送
出タイマーを設けたことを特徴とするデータ伝送装置。 （２）前記伝送制御用ＬＳＩを）ｉＤＬｃ用１．ｌＩま
たはＣＯＭＡ／Ｃ１）用ＬＳＩ とした前記特許請求の
範囲第１項記載のデータ伝送装置。 （３１ＭｉＪ記フレームヘッダ、前記ダミーパケット前
記代理パケットは°１“が７個以上連続しそれぞれが判
別できる様にビット構成した前記特許請求の範囲第２項
記載のデータ伝送装置。 （４） 前記送信ステーション判定手段は前記フレーム
ヘッダ検出手段からの信号によりリセットされ前記キャ
リア検出手段からの信号によシインクリメントされるス
ロットカウンタと、断定の数値を設定するステーション
番号設定回路と、前記スロットカウンタのＮ１数値が前
記所定の数値になったとき自局の送信を前記送信制御回
路へ要求する信号を出力する第１の一致検出回路で構成
した前記特許請求の範囲第３項記載のデータ伝送装置。 （５） 前記伝送側（財）用バクット送出手段は前記フ
レームヘッダ？送出するフレームヘッダ送出口開と、前
記スロットカウンタの計数値が予め定められた値になっ
たときフレームヘッダの送出をＩＪ記フレームヘッダ送
出回路へ要求する信号を出力する第２の一致検出回路と
、前記ダミーパケットを送出するダミーパケット送出回
路と、前記代理パケットを送出する代理ハクット送出回
路で構成したＡｆＪ記特許請求の範囲第４項記載のデー
タ伝送装置。 １１ゝ：；・′１．１１１ ３、発明の詳細な説明 〔発明の技術分野〕 本発明はデータ伝送装置に係シ、特に一本のデータ伝送
路で結合された複数のデータ伝送装置のそれぞれがリア
ルタイムでデータ交換できるデータ伝送装置に関する。 〔発明の技術的背景とその問題点〕 一本のデータ伝送路（バス）に多数の伝送ステーション
を結合するデータ伝送システムでは伝送ステーションの
・付加が容易であり、甘た、伝送ステーションの故障が
全体の伝送システムへ波及しない特徴がある。このだめ
に比較的近距離のデータ伝送システムとして一般に広く
使用されている。 この棟の伝送ステーションに使用されるデータ伝送装置
の伝送路使用権の制御の方法として種々の方式が考えら
れているが代表的なものとして次の２種類がある。 ＋１） ＣＳ ＭＡ／ＣＩＪ方式 （２）トークンバス方式 ＣＯＭＡ／ＣＬ）はＣａｒｉａ ８ｅｎｓａ Ｍｕｌｔ
ｉ Ａｃｃｅｓ／Ｃｏ１１ｉｓｉｏｎ １）ｅｔｅｃｔ
の略称で米国ＩＪＥｃ社。 ＩＮＴＨＬ社、 ・ｘａｉ＜ｏｘ社のイーサーネットに
代表され各ステーションが自由にバスを使う方法である
が伝送データが少ないうちは各ステーションの伝送要求
の衝突がなく、効率もよいが伝送要求が重なると偵Ｉ突
がおこυ、途端に侍Ｂ時間が多くなる欠点かあることが
知られている。リアルタイムがをされる伝送ステーショ
ンでは確実にある一定時間内に任意のステーションの伝
送要求が処理されることが必要でありこの方式はリアル
タイムが要求されるデータ伝送装置には通さない。また
、上記欠点全袖っだ（ＩＭＡ／ＣＩＪ 方式の俊形例が
種々提案されているが限界がち９１結局、リアルタイム
の擬求されないＯＡ（オフィスオートメーション）のよ
うな用途に多く１史用されている。 一方、トークンバス方式は米国データポイント社のアー
クネットに代表され各伝送ステーションに順次バトンを
渡すように伝送を許可するトークンバケットを伝送する
方式である。各伝送ステーションは、トークンバケット
を受信すると伝送路使用権を得、伝送データがあれは、
任意のステーションへデータ伝送を行ないぞ、れが完了
すれは、次の伝送ステーションヘト−クンバケットを送
信して引＠渡しする。この方式では各伝送ステーション
での最大データ伝送Ｍ、全規定しておけば一定時間内に
伝送サービメをうけられることになるのでリアルタイム
性がある。 しかし本方式は、トークンパケットを次々に渡すため、
伝送の効率が良くないとともに伝送要求がない時でもト
ークンバケットを受信し、更に送イＨするため伝送を制
御するマイクロコンピュータは、常にこれらの処理を行
なう必要があり、いわゆるオーバーヘッドが多くなる欠
点がある。 以下、トークンバス方式について図を用いて詳しく説明
する。第１図は、バス１に各ステーション（＃１〜＋４
）２． ３． ４． ５かつながっている状態を示す。 ステー７ヨン又は＠はここＴｆｄ伝送装置を示すものと
する。 第２図はトークンバス方式による伝送装置の構成図であ
る。同図に於て、バス１に接続された送受信回路（Ｔ
Ｒ） ６はバス１上のシリアル信号を受信してロジック
レベルに変換したシ、ロジックレベルの信号を増暢して
シリアル信号としてノくス１上に送出したりする。工ン
コーダテコーダ（ＥＬ＋）６Ａは通常のディジタルデー
タをクロック成分を含んだディジタルデータのマンチェ
スタコートニ変換したロジックレベルの信号として’Ｌ
’ Ｒ６に入力したシ、逆に’ｌ’ Ｒ６；ｚ−ら入力
されたマンチェスタコードのロジックレベルの信号を通
常のディジタル信号に変換したシする。送受信制御回路
７はＨＤ Ｌ Ｃ（Ｈｉｇｈ １ｅｖｅｌ Ｄａｔａ
Ｌｉｎｃｋ Ｃｏｎｔｒｏｌ）用ＬＳＩでＳ ［）ｉＤ
ｌ、ｅに従って送受信データの制御を行いＣＰ［Ｊ９へ
の割込みの発生、メモＩＪ（Ｍ）８へのＤＭＡ （Ｄｉ
ｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ）等を行う。ソノ
他必要に応−じて１１０１１が設けられ、これ等が制御
信号バス１０によシ結合されて構成されている。 第３図は上述のようなステーションが４台で伝送システ
ムが構成されたときの各ステーション＃１〜＃４が送出
するシリアル信号の一例を示したタイムチャートである
。ステーション４＃１の始めの信号は伝送するデータが
なくトークンバス信号（’１’ Ｐ ） ］ ３のみを
バス上に送出している。この’１’ Ｐ １３はステー
ション＃２を指定しており、ステーション＃２がこのＴ
Ｐ１３を受信すると）ｌＤｌ、Ｃ用ＬＳ１７は割込みを
発生し、ＣＰＵ９がこれを受付けてトークンバス信号で
あることを判断し自局の伝送路使用権を得る。そして送
信すべきデータをＨＤ Ｌ Ｃ用ＬＳ立７８山してデー
タパケット１８としてバス上に送出し、その後にステー
ション＃３を指定したＴＰ１４を送出する。以下、同様
にしてステーショ／＃３．．＋４へ順次伝送路使用権を
移しステーション＃ＩＫ送信権が戻される。第３図はス
テルジョン＃４でも送信するデータがないのでトークン
バス信号１６のみを送出している。この様に伝送すべき
データがない時でもリアルタイム性を確保するために次
のステーションを指定したトークンバス信号を送出する
必要がある。この処理ハ現在の高性能１６ビツトマイク
ロプロセツサ（例えばインテル社製８０８６ ）でも５
０〜１００μＳの処理時ＩＩＪを必要とし、バス上の信
号はデータのない無駄な１時間が多く発生すると共にマ
イクロプロセッサもオーバーヘッド〃Ｉ大きくなるとい
う問題を有する。 〔発明の目的」 本発明は上記事由に鈑みてなされたもので、その目的は
一本のデータ伝送路で結合された複数のデータ伝送装置
のそれぞれがデータ電換できるバス形伝送路のデータ伝
送装置に於て、市販の伝送制御用１．ＳＩを用いると共
に伝送路制御用付加回路を新に設は従来のトークンバス
方式より伝送効率がよく、シかもリアルタイム性を肩し
、マイクロプロセッサ（ＣＰＵ）には伝送データのある
ときのみ割込みが発生する様にしてオーバーヘッドを小
さくシ、また、任慈のデータ伝送装置が故障したとき残
シのデータ伝送装置間で継続して運転できるイｇ頼性の
高いデータ伝送装置を安価に提供することにろる。 〔発明の概要〕 本発明は上記目的を達成するために１本のデータ伝送路
を介して仮数のデータ伝送装置が結合さ送装置において
、送受１３回路と伝送制御用ＬＳＩの間に伝送制御用付
加回路を敗り、この伝送制御用付加回路にはキャリア検
出手段と、フレームヘッダ、ダミーバケット２代理パケ
ットの３種のパケットの伝話制鉤用バケット送出手段と
、フレームヘッダ検出手段と、前記フレームヘッダ検出
手段と前記キャリア検出手段からの信号により自局の送
信時期を検知する送信ステーション判定手段と、前記送
１ぎステーション判定手段から送信要求が■シ前記伝送
制呻用ＬＳｌから送信要求のないときＰ４Ｓｓ記ダミー
パケットの送出を前記伝送制御用バクット送出手段へ要
求する送信制御回路と前記フレームヘッダ検出手段から
一定時間内に前記フレームヘッダが検知式れ７１いとき
前記フレームヘッダの送出を前記伝送制御用バクット送
出手段に要求するフレームヘッダ喪失タイマーと、前記
キャリア検出手段から一定時間内にキャリアが検知され
ないとき前記代理パケットの送出を前記伝送側に）用パ
ケット送出手段に要求する代理バクット送出タイマーを
設は従来のトークンバス方式よシ伝送効率がよくしかも
リアルタイム性を肩し、ＣＰＵのオーバーヘッドを少な
くし他頼件の同上したデータ伝送装置である。 〔発明の実施例〕 第４図は本発明のデータ伝送装置による一実施例の構成
図である。同図に於て、１はデータ伝送路（バス）、６
は送受信１ｇ回路（’１’ ｌ（）、８はメモリ（拘）
、９は中央演算側（財）装置（Ｃ）’ｔＪ）、１０は制
（ホ）信号バス、１１は周辺機器その他の入出力インタ
ーフェース（，１／（Ｊ）、３８は本発明の特徴である
伝送制御用付加回路、７６は伝送制御用ＬＳＩである。 本実施例でｈｃＰＩＪ９としてインテル社製８ｏ ｓ
６、ｆｆｉ送１１１ａ１川Ｌ Ｓｌ ７６ トシーｃ同
社製８２５８６を用いた場合を示す。 伝送制御用Ｌ８１７６と伝送側（２）用付加回路３８で
は第２図のＥＩｊ６Ａ及び送受信匍」伽回路７の機能を
有し、その他に本発明％肩の機能を有する。 すなわち伝送制御用付加回路３８には後述するフレーム
ヘッダ（ＦＨ） 、ダミーパケット（１））’）。 代理バケツ）（Ｒ）’）の信号を送出する機能と、これ
等の信号を受信（たときそれぞれを判断する機能を有し
ている。 第５図は本発明のデータ伝送装置の動作を説明するため
のタイムチャートで４台の伝送ステーション（＃１〜＃
４）で伝送システムを構成し、ステーション＃１を親局
とした例である。 各伝送ステーションのデータ伝送装置には自局の送信時
期を判断するだめの後述するスロットカウンタ（８ＬＣ
）が設けられておシ、第ａ崗中の８ＬＣはその計数値を
示している。 先ス栽局、ステーション＃１が）’）ｉ２１をバス１に
送出すると、これを受信した他のステーション＃２〜＃
４はそれぞれの５ＬＣｉ’Ｏ”にリセットし、ＦＨ２１
の終了時点でインクリメントして′１“にする。以下、
各ステーションは予じめ定められた順序で送イ８すべき
データがあるときはデータパケット１ＪＴ１送信すべき
データがないときはタミーバクットＤＰ’ｌ−送出する
、第５図は＃１、＃２．＃３． ＃４の順に送信順序を
定めた例で、ステーション＃１は送信すべきデータがな
い（１）”？’ＰＨ２１の次にＤＰ２２を送出している
。 ＤＰ２２を受信した他のステーション＃２〜＃４は受信
完了時点にそれぞれのＳＬＣを１つインクリメントして
１２°とする。これにょシステーション＃２−次が自局
の送信順番であることを判断し自局のデータをＤ Ｔ２
３として送出する。以下、同様にしてステーション＃３
、＃４はＤ ’ｌ’ ２４ 。 ＤＰ２５ｔ−送出り、ＳＬＣの’ｉｋ値は” ５ ｌと
なる。これによシステーション＃１は現在受信したＤＰ
２５が最終ステーションであることを判断し受信を終了
すると再びＰ）１２１Ａを送信してすべてのＳＬＣを１
０１にリセットし次の周期の伝送に移る。次の周期では
ステーション＃１は送信すルｆ−タｆ有しＤＴ２２Ａを
送信している。 、第６図はデータパケット（Ｄ’ｉ’）の−実施例図で
ある。ＤＴはそのフレームの先頭にフラグ（Ｆ）７０
Ａ、 ｋｆＡｅ置シ’ｃノ後ＶＣＬ−１ＬＩＬｃＯフォ
ー−ｑ ッ）に従って相手先アドレス（ＬＩＡ）７１、
送信元アドレス（８Ａ）７２、コマンド（Ｃ）７３、デ
ータ（ＬＩＡＴＡ）７４、フレームチェックシーケンス
（Ｆｅ２）７５と続き最後にフラグ（ｌ’ ） ７０Ｂ
を送出して１フレームのデータパケットを形成した謂ゆ
るＨＬＩＬＣのデータである。 第７図（８１１ｑｌ：前述−ｙラグ（ｉ”１７０Ａ、７
０Ｂのビット構成を示したものである。 １−Ｉ Ｄ Ｌ Ｃのデータパケット（Ｌ）’１１’）
はこのフラグ（０１１１１１１０）でＡｉＪ後を囲むと
共に、パケット内ではフラグと同じく１が６個並ぶデー
タがない様に「０（ゼロ）挿入」が行なわれ、受４８時
に０が削除される１、つまシ、フラグ以外は１の連続は
最大５個となる様に制御されている。 第７図（ｂｌ、 （Ｃ１，（ｄ）に示したフレームヘッ
ダ（ｌｉ’Ｈ）、ダミーパケット（ＤＰ）、代理パケッ
ト（ＲＰ ）は本発明で肋に定義した伝送制御用・１ｇ
号のビット構成を示したものである。これらの信号ば前
記データパケット（Ｄ ’Ｉｔ’ ）のビット条件と異
なる条件を持った伝送制御用パケットとして伝送側（至
）用付力０回路３８で生成される。これらの伝送制御用
パケットは１６ビツトでめ成され１が７個以上遅続し、
それぞれを判別できる別種のコードで定義する。第７図
では連続した１の数がＦ）ｉでは８個、ＤＰでは１０個
、ｌ＜Ｐでは１２個と定めた例を示している。 Ｆ Ｈは親局となったステーションが伝送周期の最初に
送信して各ステーションのＳｈｃ＊ｏにリセットする４
１号で第５図中のＢ’Ｈ２１，２１Ａの様に用いる。Ｄ
Ｐは送出すべきデータがないときに各ステーションのＳ
ＬＣをインクリメントするために送出する信号で第５図
中の１）Ｐ２２，２５の様に用いる。ＲＰは任意のステ
ーションが故障またな、何Ｑｔかの理由でパケットが送
出されないときに、親局となったステーションが一定時
間の間パケットが送出されないことを検知して代りに送
信する代理パケットである。 第８図は、上記伝送制御用パケットによる制御を央行す
る伝送制御用付加回路３８の詳細ブロック図でめる。 以下、第４図と第８図を用いて更に詳しく説明する。Ｃ
ＰＵＱは実施例ではインテル社製の１１８６を使用して
おシ、送信するデータがメモリ（Ｎ１）８上にあるとき
には制御ｍ号バス１０′！ｉｌ−介して伝送制御用１，
８１７Ｇの図示しないＣＡ伯信号セットして知らせる。 これによりＬ８Ｉ７６１／ｉ、メモリ（Ｍ）８上のデー
タをとシ込み送信要求信号ｒ「■Ｄａ５をアクテイブ（
トｌ努）にして送信データができたことを伝送制御ｔｉ
加回路３８に知らせて待期する。 なお、図中、英文字信号台上にバー（−）があるイｇ号
は負論理を示し、アクティブ（付勢）時はＩＱＩであり
、バーのない信号は正論理を示し、アクティブ時にＩｌ
ｌである。 一方、バス１を介して他局から送信されたマンチェスタ
コードのシリアルデータは送受信回路（Ｔ Ｒ） ６に
よシ受信され伝送制御付加回路３８の受信信号（ＲＣＶ
）３６として入力される。この受信信号はデコーダ（Ｄ
ＥＣ）４０によりＮ ＲＺ倍信号戻すと共に受信クロッ
ク（ＲＸＣ）３０と受信データ（ＲＸＩ））３１に分離
して抽出され伝送制御用ＬＳＩ７６に入力される。受信
データ（ＲＸＩ））３１はフレームヘッダ検出回路（Ｆ
）１１））４３へも入力され、フレームヘッダでわると
判定したときリセット信号５８を出力してスロットカウ
ンタ（ＳＬＣ）４５をリセットする。１！’１１１）４
３は内部にシフトレジスタヲ治しこのシフトレジスタに
受イｉデータ（ＲＸＤ）３１を取込んで定められた“（
１’、’ｌ。 のビットの組合せであるかを判断してフレームヘッダを
検知する。 キャリア検知回路（Ｃ８）４１は受信信号（ＲＣＶ）３
６の翁無？Ｉ：検知するものでＲＣＶ３６が鳴るときキ
ャリア検出信号５７を出力する。このキャリア検出信号
５７はタイマー（ＴＤ）４４に入力されその出力化号５
９はキャリア検出信号５７がなくなってから一定時間後
になくなるオフディレィ信号で５ＬＣ４５はこの信号５
９がアクティブからノンアクティブに変化したときイン
クリメントされる。すなわち、５ＬＣ４５はフレームヘ
ッダを検出したときリセットされフレームヘッダがなく
なるときインクリメントされて１１１になり、その後各
パケットの受信児了時にインクリメントされる。 ５ＬＣ４５の８１数値６０は−＆検出回路（ＣＯＩＮ）
４６に入力されステーション番号叡足回％ （Ｓ ＴＮ
（Ｊ、）４８で設定されたスアーション査号１ａ号６１
と比較チれる。今、仮シにステーション番号１８号６１
を＋１−と足めると、第５図にボした様に１°Ｈ２１の
終了時点から一足時間佐に８１．Ｃは“１′となるので
このときＵ（ＪＩＮ４６は一致検出信号６３ケ出力する
。送信側−回路５６はこの信号６３がアクティブになっ
たと＠ＬＳＩ７６から人力された送佃髪求イ６号（１（
ＴＳ）３Ｆ＋かアクティブになっていると送信許可信号
（でｔＦ５７３４をアクティブにしてＬＳ１７（ｉに送
イ占を＃ｆ ０Ｊする。また、この送信許可信号（ＣＴ
Ｓ）３４は送信データ開−回路５５へも同時に入力され
これにより図示していないクロック発生回路からのクロ
ック信ｇを分周して送信クロック（’１’ＸＣ）３１出
力しＬＳ１７６へ供給する。 伝送制御用Ｌ８１７６はメモＩＪ （Ｍ ） ８ ａ−
ら取込んだデータを送信クロック（’ｌ’ＸＣ）３２に
同期した送イバデータ（ＴＸＩ） ）３３として出力す
る。送信データ制御回路５５はこの送信データ（ＴＸＤ
）３３を受けエンコーダー１１Ｎｃ）４２−＼の入力１
百号６７を出力しｂへＣ４２は送イ６データ（ＴＸＤ）
３３をマンチェスタコードに変換して送信−１＝号（Ｔ
ＲＭ）３７として出力し、送受信回路（ＴＲ）６な介し
て増幅沁れた信号３７を前述のデータ／（グツトｌＪＴ
としてバス１へ送出し他のステーションに伝送する。 一紋検出情号６３がアクティブになったとき送信要求信
号（１＜ＴＳ）３５がノンアクティブでイうれは送（ｇ
ｆａｌＩ＠回路５６はダｉ −／・グツト送出回路（
ＤＭＳ）５４に対してダミーバクット送出仮求信号６８
を出力しＤｔｖｌＳ５４からはＬ工＼Ｃ４２，ＴＲ６を
介してバス１にＡ１１述のダミー／・グツトＤＰか送出
される。 ５ＬＣ４５のｌｊ数埴６０は別の一致検出回路４７へも
入力されステーション最大着号設定回路（凧ＸＮＯ）
４９で設定式れた設定値６２と比較される。 この設定値は親局として指定するステーションのＭＡＸ
ＮＯ４９に設定されステーション数＋１に設定される。 第５図の実施例ではステーション＃１のＭＡＸＮＯ４９
がｓ５ｍに設定され、最終ステーション（第５図ではス
テーション＃４）の送信データの受イ６を終了後、一定
時間後に計数値６０は°５゜となるので親局のＣ０ＩＮ
４７は一数構出信号６４が出力式れる。この信号６４に
よシ親局（ステーショ／４＃ｌ）はフレームへラダ送出
回路（）’）ｉｓ）５２を起部させ、ＥＮＣ４２，’ｌ
’Ｒ６を介してバス１に前述のフレームヘッダＦ Ｈを
送出し、他のステーショ／のＳＬＣをＩＯ１にリセット
する。 キャリア検知回路（Ｃｂ ） ４１のキャリア検出信号
５７は代理パケット送出タイマ（ＲＰＴ ） ５１へも
入力され、一定時間キャリア検出信号５７が検出されな
いとき代理パケット送出要求信号６６を出力して代理パ
ケット送出回路５３を起動させ、ｈＮｃ４２．’１ａＲ
６を介してバス１に前述の代理バフラ１４Ｐを送出する
。この機能によシ任意のステーションが故障または何等
かの理由で送信ができないとき、そのステーションに代
って親局が代理パケットを送イｇするので残りの健全ス
テーションまた、フレームヘッダ検出回路（ＦＨＤ）４
３のフレームヘッダ検出信号５８はフレームヘッタ喪失
タイマー（ＦｋｉＬ’ｉ’ ） ５０へも入力され、フ
レームへラダーか一定時間内に受信されないときＦＨＬ
Ｔ５０はフレームヘッダ送信要求信号６５を出力してフ
レームヘッダ送出回路（ＦＭＳ）５２を起動させフレー
ムヘッダを送出する。ＦＨＬＴ５０が監視する一定時間
１゛ｄはステーションによって少りづつ異る様に’ｌｌ
’ｄ＝ａ＋ｂ 、 ｎ （但し、ｎはステーション番号
、ａ、ｂは定数）に設定する。この機能によシ親局が故
障してフレームヘッダが送信できないとき、最も若い番
号のステーションが親局に代って自動的にフレームヘッ
ダを送信し、最も若い番号のステーションも故障のとき
は順次、次に若い番号のステーションが代って自動的に
フレームヘッダを送信する。 （ｙジノ、■・自ミにＤ （発明の他の実施例」 本発明のデータ仏送装匝はデータパケットＬｉＴとして
第９図に示すＵＳＭＡ／ＣＬＩのデータを用いることが
できる。 このデータパケットはフレームの先頼にプリアンプル（
ｐ ｈ＜ ） ｓ ｏを有し、その後にＣ８ＭＡ／ＣＤ
のフォーマットに従って、相手先アドレス（ＤＡ）８１
・送信元アドレス（ＳＡ）８２．タイプフィールド（Ｔ
ＹＰ）８３．データ（ＤＡＴＡ）８４．フレームチェッ
クジ−タンス（ＩＩＩＣ８）８５と続いて１つのパケッ
トを形成する。 プリアンプル（１’Ｒ）８（１１−４１０１０・・・・
と男４ とＩＯ“ が交互にくｐ返され最後に“１°が
２つ続いて終り、通常６４ビット以内で構成される。 ｍ」述の伝送制御用バフラ） ＦＨ，ｌ）Ｐ、 ＲＰは
プリアンプル（ＰＲ）８０よシ少ないビット数で構成さ
れておシプリアンプルのビット数以内で伝送制御用パケ
ットを検知するようにすればＣＯＭＡ／ＣＤのデータを
用いても同様に本発明を実施することができる。 本実施例では伝送制御用１．ＳＩとしてインテル社の８
２５８６を用いたが、このＬＳＩはデータの送受（Ｍｉ
ｔｔ断機能、４チャンネルＤＭＡ＠能、バス制呻慎能、
送受価フレームの自動送受信チェ４７機能など高度の機
能を崩し、内部的に社日経エレクトロニクス（へ０，３
０７）Ｐ９１〜１００に示されている様にパラレルプロ
セッサとなってお夛主にイーサーネット用として作られ
ているが汎用性も有してお、９ＨＤＬＣにもＣ８ＭＡ／
ＣＤにも用いることができる。 本発明による伝送制御用付加回路は伝送制御用ＬＳＩ（
８２５８６）に比べれば回路の複雑さは容易であシセミ
カスタムＬＳＩ等によυ安価に作ることができる。この
様な比較的簡単なハードウェアの伝送制御用付加回路を
追加することで伝送制御用１．ＳＩの高度な機能を活か
してＮ対Ｎのステーション間の自由なデータ伝送が効率
的にしかもリアルタイム性を有して実行することができ
る。 なお、伝送制御用１．ＳＩはインチル社製８２７４、マ
ルチプロトコルンリアルコントローラ等、他ノＬ ＳＩ
ｉｉ史用することもできる。 また、データ伝送路はバス形について説明したがスター
形、木彫としてもよく、更に送受信回路に光電変換器を
備え伝送路に光ファイバを用いて光スターカプラにょシ
各ステーションを結合することもできる。 〔発明の効果ｊ 本発明のデータ伝送装置に上れば送信すべきデータのな
いときＣＰＵに対して割シ込処理を行なうことなくダミ
ーパケットのみを送出して次局へ伝送路使用権を委譲す
るので従来のトーク／バス方式より伝送効率がよくしか
もリアルタイム性を有し、マイクロプロセッサ（ＣＰＵ
）（７）オーバーヘッドを少なくでき、また、任意の伝
送ステーションが故障したとき残シの伝送ステーション
間で継続してデータ伝送を行うことができるので信頼性
が向上し伝送制御用の市販のＬＳＩが使用できるので高
度の伝送機能を有したデータ伝送装置を安価に提供する
ことができる。 第１図はデータ伝送システムの一般的な構成図、第２図
はトークンバス方式による従来のュータ伝送装置の構成
図、第３図は従来のトーク／バス方式によるデータ伝送
装置の動作を説明するだめのタイムチャート、第４図は
本発明のデータ伝送装置の一実施例を示す構成図、第５
図は本発明のデータ伝送装置の動作を説明するだめのタ
イムチャート、第６図はＨＤＬＣのデータパケットの構
成図、第７図はフラグと本発明で新に設けたフレームヘ
ッダ、ダミーパケット、代理パケットのビット構成図、
第８図は第４図中の伝送制御用付加回路３８の詳細ブロ
ック構成図、第９図は本発明の他の実施例によるＣＯＭ
Ａ／ＣＤのデータパケットの構成図である。 １・・・・データ伝送路（バス） ２〜５・・・・伝送ステーション ６・・・・送受信器
（’ｌ’１（）６人・・・・ エンコーダデコーダ ７
・・・・送受信回路８・・・・メモリ（〜１） ９・・・・中央演算制御装置（ＣＰＵ）１１・・・・・
入出力インターフェース（Ｉｌｏ）３Ｂ・・・・伝送制
御用付加回路 ４０・・・・デコーダ（ＤＥＣ） ４工・・・・キャリア検知回路（Ｃ８）４２・・・・エ
ンコーダ（１；ＮＣ） ４３・・・・フレームヘッダ検出回ｍ （１’）ＩＤ）
４４・・・・タイマー（ＴＤ） ４５・・・・ス「コソトカクンタ（ＳＬＣ）４６．４７
・・・・−数構出回路 ４８・・・・ヌテーショ／番号設定回路（ＳＴＮＯ）４
９・・・・ステーション最大番号設定回路（ＭＡＸＮＯ
）５０・・・・フレームヘッダ喪失タイマー（ＦＨＬＴ
）５１・・・・代理パケット送出タイマ（１（ＦＴ ）
５２・・・・フレームへラダ送出回Ｍ（Ｆｌ−１８）５
３・・・・代理パケット送出回路（ｌ（ＰＳ）５４・・
・・ダミーパケット送出回路（ＤＭＳ）５５・・・・送
ｉ＝データ制両回路 ５６・・・・送信制御回路 ７６・・・・伝送制御用１．ＳＩ ’ （７３１７）代理人 弁理士 則 近 憲 佑第
９ 図 ８０８１８２８３ ８４ ’ ８５
図はバトンパス方式による従来のデータ伝送装置の構成
図、第３図は従来のバトンパス方式によるデータ伝送装
置の動作を説明するためのタイムチャート、第４図は本
発明のデータ伝送装置の一実施例を示す構成図、筑５図
は本発明のデータ伝送装置の動作を説明するためのタイ
ムチャート、第６図はＨＤ Ｌ Ｃのデータバクットの
構成図、第７図はフラグと本発明で新に設けたフレーム
ヘッダ、ダミーパケット、代理バクットのビット構成図
、第８図は第４図中の伝送路制御用付加回路３８の詳細
ブロック構成図である。 １・・・データ伝送路（パス） ２〜５・・・伝送ステーション ６・・・送受信器（Ｔ
ａ ）６Ａ・・・エンコーダデコーダ ７・・・送受
信回路８・・・メモリ（６） ９・・・中央演算制御装置（ＣＰＵ） １１・・・ 入出力インターフェース（Ｉｌｏ）３８・
・・伝送路制御用付加回路 ４０・・・デコーダ（、ＤＩｆｌＣ） ４１・・・ キャリア検知回路（ＣＳ）４２・・・エン
コーダ（ＥＮＣ） ４３・・・ フレームヘッダ検出回路（ＦＨＤ）４４・
・・ タイマー（Ｔ Ｄ ） ４５・・・ スロットカウンタ（８１，Ｃ）４６ 、４
７・・・−数構出回路 ４８・・・ ステーション番号設定回路（ＳＴＮＯ）４
９・・・ ステーション最大番号設定回路（ＭＡＸＮＯ
）５０・・・ フレームヘッダ喪失タイマー（Ｆ’ＨＬ
Ｔ）５１・・・代理バクット送出タイマ（几ＰＴ）５２
・・・ フレームヘッダ送出回路（Ｐ Ｈ８）５３・・
・代理パクット送出回路（ａｐｓ）５４・・・ ダミー
バクット送出回路（ＤＭＥ）５５・・・ 送信データ１
がｊ＃回路 ５６・・・送イＱ’ ：ｉ制御回路 ７６・・・ ＨＤＬＣ用Ｌ８ｉ （７３１７） 代理人 弁理士 則 近 憲 佑 （ほ
か１名）第５図 第６図 第７図 （０） ７ラ ７（Ｆ） Ｏｌ ｌ ｌ ｌ ｌ １（
ｂ） フレームヘソ７”（ＦＨ） Ｏｏ ｌ ｌ ｌ
ｌ ｌ ｌ ｌ ｌ ００００００ＣＣ） ５Ｑ−バり
、ト ＣＤＰ）００１１ 旧 ＋１１１１１００００（
の へ゛シ里へ′７／ト（Ｊ／ＱＯ０１１１１１１１１
１１１１０θ第８図 手 続 補 正 書（２）＃３） ４１５努： ２．Ｊ１２ Ｂ 特許庁長官若杉和夫 殴 １、事件の表示 特願昭 ５８−１７６３８５号 ２発明の名称 データ伝送装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東東芝浦電気株式会社 ４代理人 〒１００ 東京都千代田区内幸町１−１−６ 明 細 書 発明の名称 データ伝送装置 特許請求の範囲 （１）１本のデータ伝送路を介して複数のデータ伝送装
置が結合され、予め定められた順序で自局のデータを他
局へ順次送信して互いにデータの交換を行うデータ伝送
装置において、送受化回路と伝送制御用ＬＳＩの間に伝
送制御用付加回路を設け、この伝送制御用付加回路には
キャリア検出手段と、フＶ−Ｊ−”ラダ？り“ミーノゝ
ケット２代理ノくケラトの３種のパケットの伝送制御ｔ
用パケット送出手段ト、フレームへツタ検出手段と、前
記フレームへツタ゛検出手段と前記キャリア検出手段か
らＤ信号により自局の送信時期を検知する送信ステーシ
ョン判定手段と、前記送信ステ ジョン判定手段から送
信要求が有り前記伝送制御用ＬＳＩから送信要求のない
とき前記ダミーパケットの送出を前記伝送制御用パケッ
ト送出手段へ要求する送信制御回路と、前記フレームヘ
ッダ検出手段から一定時閣内に前記フレームヘッダが検
知されないとき前記フレームヘッダの送出を前記伝送制
御用パケット送出手段に要求するフレームヘッダ長欠タ
イマーと、前記キャリア検出手段から一定時間内にキャ
リアが検知されないとき前記代理パケットの送出を前記
伝送制卸用バクント送出手段に要求する代理パケット送
出タイマーを設けたことを特徴とするデータ伝送装置。 （２）前記伝送制御用ＬＳＩを）ｉＤＬｃ用１．ｌＩま
たはＣＯＭＡ／Ｃ１）用ＬＳＩ とした前記特許請求の
範囲第１項記載のデータ伝送装置。 （３１ＭｉＪ記フレームヘッダ、前記ダミーパケット前
記代理パケットは°１“が７個以上連続しそれぞれが判
別できる様にビット構成した前記特許請求の範囲第２項
記載のデータ伝送装置。 （４） 前記送信ステーション判定手段は前記フレーム
ヘッダ検出手段からの信号によりリセットされ前記キャ
リア検出手段からの信号によシインクリメントされるス
ロットカウンタと、断定の数値を設定するステーション
番号設定回路と、前記スロットカウンタのＮ１数値が前
記所定の数値になったとき自局の送信を前記送信制御回
路へ要求する信号を出力する第１の一致検出回路で構成
した前記特許請求の範囲第３項記載のデータ伝送装置。 （５） 前記伝送側（財）用バクット送出手段は前記フ
レームヘッダ？送出するフレームヘッダ送出口開と、前
記スロットカウンタの計数値が予め定められた値になっ
たときフレームヘッダの送出をＩＪ記フレームヘッダ送
出回路へ要求する信号を出力する第２の一致検出回路と
、前記ダミーパケットを送出するダミーパケット送出回
路と、前記代理パケットを送出する代理ハクット送出回
路で構成したＡｆＪ記特許請求の範囲第４項記載のデー
タ伝送装置。 １１ゝ：；・′１．１１１ ３、発明の詳細な説明 〔発明の技術分野〕 本発明はデータ伝送装置に係シ、特に一本のデータ伝送
路で結合された複数のデータ伝送装置のそれぞれがリア
ルタイムでデータ交換できるデータ伝送装置に関する。 〔発明の技術的背景とその問題点〕 一本のデータ伝送路（バス）に多数の伝送ステーション
を結合するデータ伝送システムでは伝送ステーションの
・付加が容易であり、甘た、伝送ステーションの故障が
全体の伝送システムへ波及しない特徴がある。このだめ
に比較的近距離のデータ伝送システムとして一般に広く
使用されている。 この棟の伝送ステーションに使用されるデータ伝送装置
の伝送路使用権の制御の方法として種々の方式が考えら
れているが代表的なものとして次の２種類がある。 ＋１） ＣＳ ＭＡ／ＣＩＪ方式 （２）トークンバス方式 ＣＯＭＡ／ＣＬ）はＣａｒｉａ ８ｅｎｓａ Ｍｕｌｔ
ｉ Ａｃｃｅｓ／Ｃｏ１１ｉｓｉｏｎ １）ｅｔｅｃｔ
の略称で米国ＩＪＥｃ社。 ＩＮＴＨＬ社、 ・ｘａｉ＜ｏｘ社のイーサーネットに
代表され各ステーションが自由にバスを使う方法である
が伝送データが少ないうちは各ステーションの伝送要求
の衝突がなく、効率もよいが伝送要求が重なると偵Ｉ突
がおこυ、途端に侍Ｂ時間が多くなる欠点かあることが
知られている。リアルタイムがをされる伝送ステーショ
ンでは確実にある一定時間内に任意のステーションの伝
送要求が処理されることが必要でありこの方式はリアル
タイムが要求されるデータ伝送装置には通さない。また
、上記欠点全袖っだ（ＩＭＡ／ＣＩＪ 方式の俊形例が
種々提案されているが限界がち９１結局、リアルタイム
の擬求されないＯＡ（オフィスオートメーション）のよ
うな用途に多く１史用されている。 一方、トークンバス方式は米国データポイント社のアー
クネットに代表され各伝送ステーションに順次バトンを
渡すように伝送を許可するトークンバケットを伝送する
方式である。各伝送ステーションは、トークンバケット
を受信すると伝送路使用権を得、伝送データがあれは、
任意のステーションへデータ伝送を行ないぞ、れが完了
すれは、次の伝送ステーションヘト−クンバケットを送
信して引＠渡しする。この方式では各伝送ステーション
での最大データ伝送Ｍ、全規定しておけば一定時間内に
伝送サービメをうけられることになるのでリアルタイム
性がある。 しかし本方式は、トークンパケットを次々に渡すため、
伝送の効率が良くないとともに伝送要求がない時でもト
ークンバケットを受信し、更に送イＨするため伝送を制
御するマイクロコンピュータは、常にこれらの処理を行
なう必要があり、いわゆるオーバーヘッドが多くなる欠
点がある。 以下、トークンバス方式について図を用いて詳しく説明
する。第１図は、バス１に各ステーション（＃１〜＋４
）２． ３． ４． ５かつながっている状態を示す。 ステー７ヨン又は＠はここＴｆｄ伝送装置を示すものと
する。 第２図はトークンバス方式による伝送装置の構成図であ
る。同図に於て、バス１に接続された送受信回路（Ｔ
Ｒ） ６はバス１上のシリアル信号を受信してロジック
レベルに変換したシ、ロジックレベルの信号を増暢して
シリアル信号としてノくス１上に送出したりする。工ン
コーダテコーダ（ＥＬ＋）６Ａは通常のディジタルデー
タをクロック成分を含んだディジタルデータのマンチェ
スタコートニ変換したロジックレベルの信号として’Ｌ
’ Ｒ６に入力したシ、逆に’ｌ’ Ｒ６；ｚ−ら入力
されたマンチェスタコードのロジックレベルの信号を通
常のディジタル信号に変換したシする。送受信制御回路
７はＨＤ Ｌ Ｃ（Ｈｉｇｈ １ｅｖｅｌ Ｄａｔａ
Ｌｉｎｃｋ Ｃｏｎｔｒｏｌ）用ＬＳＩでＳ ［）ｉＤ
ｌ、ｅに従って送受信データの制御を行いＣＰ［Ｊ９へ
の割込みの発生、メモＩＪ（Ｍ）８へのＤＭＡ （Ｄｉ
ｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ）等を行う。ソノ
他必要に応−じて１１０１１が設けられ、これ等が制御
信号バス１０によシ結合されて構成されている。 第３図は上述のようなステーションが４台で伝送システ
ムが構成されたときの各ステーション＃１〜＃４が送出
するシリアル信号の一例を示したタイムチャートである
。ステーション４＃１の始めの信号は伝送するデータが
なくトークンバス信号（’１’ Ｐ ） ］ ３のみを
バス上に送出している。この’１’ Ｐ １３はステー
ション＃２を指定しており、ステーション＃２がこのＴ
Ｐ１３を受信すると）ｌＤｌ、Ｃ用ＬＳ１７は割込みを
発生し、ＣＰＵ９がこれを受付けてトークンバス信号で
あることを判断し自局の伝送路使用権を得る。そして送
信すべきデータをＨＤ Ｌ Ｃ用ＬＳ立７８山してデー
タパケット１８としてバス上に送出し、その後にステー
ション＃３を指定したＴＰ１４を送出する。以下、同様
にしてステーショ／＃３．．＋４へ順次伝送路使用権を
移しステーション＃ＩＫ送信権が戻される。第３図はス
テルジョン＃４でも送信するデータがないのでトークン
バス信号１６のみを送出している。この様に伝送すべき
データがない時でもリアルタイム性を確保するために次
のステーションを指定したトークンバス信号を送出する
必要がある。この処理ハ現在の高性能１６ビツトマイク
ロプロセツサ（例えばインテル社製８０８６ ）でも５
０〜１００μＳの処理時ＩＩＪを必要とし、バス上の信
号はデータのない無駄な１時間が多く発生すると共にマ
イクロプロセッサもオーバーヘッド〃Ｉ大きくなるとい
う問題を有する。 〔発明の目的」 本発明は上記事由に鈑みてなされたもので、その目的は
一本のデータ伝送路で結合された複数のデータ伝送装置
のそれぞれがデータ電換できるバス形伝送路のデータ伝
送装置に於て、市販の伝送制御用１．ＳＩを用いると共
に伝送路制御用付加回路を新に設は従来のトークンバス
方式より伝送効率がよく、シかもリアルタイム性を肩し
、マイクロプロセッサ（ＣＰＵ）には伝送データのある
ときのみ割込みが発生する様にしてオーバーヘッドを小
さくシ、また、任慈のデータ伝送装置が故障したとき残
シのデータ伝送装置間で継続して運転できるイｇ頼性の
高いデータ伝送装置を安価に提供することにろる。 〔発明の概要〕 本発明は上記目的を達成するために１本のデータ伝送路
を介して仮数のデータ伝送装置が結合さ送装置において
、送受１３回路と伝送制御用ＬＳＩの間に伝送制御用付
加回路を敗り、この伝送制御用付加回路にはキャリア検
出手段と、フレームヘッダ、ダミーバケット２代理パケ
ットの３種のパケットの伝話制鉤用バケット送出手段と
、フレームヘッダ検出手段と、前記フレームヘッダ検出
手段と前記キャリア検出手段からの信号により自局の送
信時期を検知する送信ステーション判定手段と、前記送
１ぎステーション判定手段から送信要求が■シ前記伝送
制呻用ＬＳｌから送信要求のないときＰ４Ｓｓ記ダミー
パケットの送出を前記伝送制御用バクット送出手段へ要
求する送信制御回路と前記フレームヘッダ検出手段から
一定時間内に前記フレームヘッダが検知式れ７１いとき
前記フレームヘッダの送出を前記伝送制御用バクット送
出手段に要求するフレームヘッダ喪失タイマーと、前記
キャリア検出手段から一定時間内にキャリアが検知され
ないとき前記代理パケットの送出を前記伝送側に）用パ
ケット送出手段に要求する代理バクット送出タイマーを
設は従来のトークンバス方式よシ伝送効率がよくしかも
リアルタイム性を肩し、ＣＰＵのオーバーヘッドを少な
くし他頼件の同上したデータ伝送装置である。 〔発明の実施例〕 第４図は本発明のデータ伝送装置による一実施例の構成
図である。同図に於て、１はデータ伝送路（バス）、６
は送受信１ｇ回路（’１’ ｌ（）、８はメモリ（拘）
、９は中央演算側（財）装置（Ｃ）’ｔＪ）、１０は制
（ホ）信号バス、１１は周辺機器その他の入出力インタ
ーフェース（，１／（Ｊ）、３８は本発明の特徴である
伝送制御用付加回路、７６は伝送制御用ＬＳＩである。 本実施例でｈｃＰＩＪ９としてインテル社製８ｏ ｓ
６、ｆｆｉ送１１１ａ１川Ｌ Ｓｌ ７６ トシーｃ同
社製８２５８６を用いた場合を示す。 伝送制御用Ｌ８１７６と伝送側（２）用付加回路３８で
は第２図のＥＩｊ６Ａ及び送受信匍」伽回路７の機能を
有し、その他に本発明％肩の機能を有する。 すなわち伝送制御用付加回路３８には後述するフレーム
ヘッダ（ＦＨ） 、ダミーパケット（１））’）。 代理バケツ）（Ｒ）’）の信号を送出する機能と、これ
等の信号を受信（たときそれぞれを判断する機能を有し
ている。 第５図は本発明のデータ伝送装置の動作を説明するため
のタイムチャートで４台の伝送ステーション（＃１〜＃
４）で伝送システムを構成し、ステーション＃１を親局
とした例である。 各伝送ステーションのデータ伝送装置には自局の送信時
期を判断するだめの後述するスロットカウンタ（８ＬＣ
）が設けられておシ、第ａ崗中の８ＬＣはその計数値を
示している。 先ス栽局、ステーション＃１が）’）ｉ２１をバス１に
送出すると、これを受信した他のステーション＃２〜＃
４はそれぞれの５ＬＣｉ’Ｏ”にリセットし、ＦＨ２１
の終了時点でインクリメントして′１“にする。以下、
各ステーションは予じめ定められた順序で送イ８すべき
データがあるときはデータパケット１ＪＴ１送信すべき
データがないときはタミーバクットＤＰ’ｌ−送出する
、第５図は＃１、＃２．＃３． ＃４の順に送信順序を
定めた例で、ステーション＃１は送信すべきデータがな
い（１）”？’ＰＨ２１の次にＤＰ２２を送出している
。 ＤＰ２２を受信した他のステーション＃２〜＃４は受信
完了時点にそれぞれのＳＬＣを１つインクリメントして
１２°とする。これにょシステーション＃２−次が自局
の送信順番であることを判断し自局のデータをＤ Ｔ２
３として送出する。以下、同様にしてステーション＃３
、＃４はＤ ’ｌ’ ２４ 。 ＤＰ２５ｔ−送出り、ＳＬＣの’ｉｋ値は” ５ ｌと
なる。これによシステーション＃１は現在受信したＤＰ
２５が最終ステーションであることを判断し受信を終了
すると再びＰ）１２１Ａを送信してすべてのＳＬＣを１
０１にリセットし次の周期の伝送に移る。次の周期では
ステーション＃１は送信すルｆ−タｆ有しＤＴ２２Ａを
送信している。 、第６図はデータパケット（Ｄ’ｉ’）の−実施例図で
ある。ＤＴはそのフレームの先頭にフラグ（Ｆ）７０
Ａ、 ｋｆＡｅ置シ’ｃノ後ＶＣＬ−１ＬＩＬｃＯフォ
ー−ｑ ッ）に従って相手先アドレス（ＬＩＡ）７１、
送信元アドレス（８Ａ）７２、コマンド（Ｃ）７３、デ
ータ（ＬＩＡＴＡ）７４、フレームチェックシーケンス
（Ｆｅ２）７５と続き最後にフラグ（ｌ’ ） ７０Ｂ
を送出して１フレームのデータパケットを形成した謂ゆ
るＨＬＩＬＣのデータである。 第７図（８１１ｑｌ：前述−ｙラグ（ｉ”１７０Ａ、７
０Ｂのビット構成を示したものである。 １−Ｉ Ｄ Ｌ Ｃのデータパケット（Ｌ）’１１’）
はこのフラグ（０１１１１１１０）でＡｉＪ後を囲むと
共に、パケット内ではフラグと同じく１が６個並ぶデー
タがない様に「０（ゼロ）挿入」が行なわれ、受４８時
に０が削除される１、つまシ、フラグ以外は１の連続は
最大５個となる様に制御されている。 第７図（ｂｌ、 （Ｃ１，（ｄ）に示したフレームヘッ
ダ（ｌｉ’Ｈ）、ダミーパケット（ＤＰ）、代理パケッ
ト（ＲＰ ）は本発明で肋に定義した伝送制御用・１ｇ
号のビット構成を示したものである。これらの信号ば前
記データパケット（Ｄ ’Ｉｔ’ ）のビット条件と異
なる条件を持った伝送制御用パケットとして伝送側（至
）用付力０回路３８で生成される。これらの伝送制御用
パケットは１６ビツトでめ成され１が７個以上遅続し、
それぞれを判別できる別種のコードで定義する。第７図
では連続した１の数がＦ）ｉでは８個、ＤＰでは１０個
、ｌ＜Ｐでは１２個と定めた例を示している。 Ｆ Ｈは親局となったステーションが伝送周期の最初に
送信して各ステーションのＳｈｃ＊ｏにリセットする４
１号で第５図中のＢ’Ｈ２１，２１Ａの様に用いる。Ｄ
Ｐは送出すべきデータがないときに各ステーションのＳ
ＬＣをインクリメントするために送出する信号で第５図
中の１）Ｐ２２，２５の様に用いる。ＲＰは任意のステ
ーションが故障またな、何Ｑｔかの理由でパケットが送
出されないときに、親局となったステーションが一定時
間の間パケットが送出されないことを検知して代りに送
信する代理パケットである。 第８図は、上記伝送制御用パケットによる制御を央行す
る伝送制御用付加回路３８の詳細ブロック図でめる。 以下、第４図と第８図を用いて更に詳しく説明する。Ｃ
ＰＵＱは実施例ではインテル社製の１１８６を使用して
おシ、送信するデータがメモリ（Ｎ１）８上にあるとき
には制御ｍ号バス１０′！ｉｌ−介して伝送制御用１，
８１７Ｇの図示しないＣＡ伯信号セットして知らせる。 これによりＬ８Ｉ７６１／ｉ、メモリ（Ｍ）８上のデー
タをとシ込み送信要求信号ｒ「■Ｄａ５をアクテイブ（
トｌ努）にして送信データができたことを伝送制御ｔｉ
加回路３８に知らせて待期する。 なお、図中、英文字信号台上にバー（−）があるイｇ号
は負論理を示し、アクティブ（付勢）時はＩＱＩであり
、バーのない信号は正論理を示し、アクティブ時にＩｌ
ｌである。 一方、バス１を介して他局から送信されたマンチェスタ
コードのシリアルデータは送受信回路（Ｔ Ｒ） ６に
よシ受信され伝送制御付加回路３８の受信信号（ＲＣＶ
）３６として入力される。この受信信号はデコーダ（Ｄ
ＥＣ）４０によりＮ ＲＺ倍信号戻すと共に受信クロッ
ク（ＲＸＣ）３０と受信データ（ＲＸＩ））３１に分離
して抽出され伝送制御用ＬＳＩ７６に入力される。受信
データ（ＲＸＩ））３１はフレームヘッダ検出回路（Ｆ
）１１））４３へも入力され、フレームヘッダでわると
判定したときリセット信号５８を出力してスロットカウ
ンタ（ＳＬＣ）４５をリセットする。１！’１１１）４
３は内部にシフトレジスタヲ治しこのシフトレジスタに
受イｉデータ（ＲＸＤ）３１を取込んで定められた“（
１’、’ｌ。 のビットの組合せであるかを判断してフレームヘッダを
検知する。 キャリア検知回路（Ｃ８）４１は受信信号（ＲＣＶ）３
６の翁無？Ｉ：検知するものでＲＣＶ３６が鳴るときキ
ャリア検出信号５７を出力する。このキャリア検出信号
５７はタイマー（ＴＤ）４４に入力されその出力化号５
９はキャリア検出信号５７がなくなってから一定時間後
になくなるオフディレィ信号で５ＬＣ４５はこの信号５
９がアクティブからノンアクティブに変化したときイン
クリメントされる。すなわち、５ＬＣ４５はフレームヘ
ッダを検出したときリセットされフレームヘッダがなく
なるときインクリメントされて１１１になり、その後各
パケットの受信児了時にインクリメントされる。 ５ＬＣ４５の８１数値６０は−＆検出回路（ＣＯＩＮ）
４６に入力されステーション番号叡足回％ （Ｓ ＴＮ
（Ｊ、）４８で設定されたスアーション査号１ａ号６１
と比較チれる。今、仮シにステーション番号１８号６１
を＋１−と足めると、第５図にボした様に１°Ｈ２１の
終了時点から一足時間佐に８１．Ｃは“１′となるので
このときＵ（ＪＩＮ４６は一致検出信号６３ケ出力する
。送信側−回路５６はこの信号６３がアクティブになっ
たと＠ＬＳＩ７６から人力された送佃髪求イ６号（１（
ＴＳ）３Ｆ＋かアクティブになっていると送信許可信号
（でｔＦ５７３４をアクティブにしてＬＳ１７（ｉに送
イ占を＃ｆ ０Ｊする。また、この送信許可信号（ＣＴ
Ｓ）３４は送信データ開−回路５５へも同時に入力され
これにより図示していないクロック発生回路からのクロ
ック信ｇを分周して送信クロック（’１’ＸＣ）３１出
力しＬＳ１７６へ供給する。 伝送制御用Ｌ８１７６はメモＩＪ （Ｍ ） ８ ａ−
ら取込んだデータを送信クロック（’ｌ’ＸＣ）３２に
同期した送イバデータ（ＴＸＩ） ）３３として出力す
る。送信データ制御回路５５はこの送信データ（ＴＸＤ
）３３を受けエンコーダー１１Ｎｃ）４２−＼の入力１
百号６７を出力しｂへＣ４２は送イ６データ（ＴＸＤ）
３３をマンチェスタコードに変換して送信−１＝号（Ｔ
ＲＭ）３７として出力し、送受信回路（ＴＲ）６な介し
て増幅沁れた信号３７を前述のデータ／（グツトｌＪＴ
としてバス１へ送出し他のステーションに伝送する。 一紋検出情号６３がアクティブになったとき送信要求信
号（１＜ＴＳ）３５がノンアクティブでイうれは送（ｇ
ｆａｌＩ＠回路５６はダｉ −／・グツト送出回路（
ＤＭＳ）５４に対してダミーバクット送出仮求信号６８
を出力しＤｔｖｌＳ５４からはＬ工＼Ｃ４２，ＴＲ６を
介してバス１にＡ１１述のダミー／・グツトＤＰか送出
される。 ５ＬＣ４５のｌｊ数埴６０は別の一致検出回路４７へも
入力されステーション最大着号設定回路（凧ＸＮＯ）
４９で設定式れた設定値６２と比較される。 この設定値は親局として指定するステーションのＭＡＸ
ＮＯ４９に設定されステーション数＋１に設定される。 第５図の実施例ではステーション＃１のＭＡＸＮＯ４９
がｓ５ｍに設定され、最終ステーション（第５図ではス
テーション＃４）の送信データの受イ６を終了後、一定
時間後に計数値６０は°５゜となるので親局のＣ０ＩＮ
４７は一数構出信号６４が出力式れる。この信号６４に
よシ親局（ステーショ／４＃ｌ）はフレームへラダ送出
回路（）’）ｉｓ）５２を起部させ、ＥＮＣ４２，’ｌ
’Ｒ６を介してバス１に前述のフレームヘッダＦ Ｈを
送出し、他のステーショ／のＳＬＣをＩＯ１にリセット
する。 キャリア検知回路（Ｃｂ ） ４１のキャリア検出信号
５７は代理パケット送出タイマ（ＲＰＴ ） ５１へも
入力され、一定時間キャリア検出信号５７が検出されな
いとき代理パケット送出要求信号６６を出力して代理パ
ケット送出回路５３を起動させ、ｈＮｃ４２．’１ａＲ
６を介してバス１に前述の代理バフラ１４Ｐを送出する
。この機能によシ任意のステーションが故障または何等
かの理由で送信ができないとき、そのステーションに代
って親局が代理パケットを送イｇするので残りの健全ス
テーションまた、フレームヘッダ検出回路（ＦＨＤ）４
３のフレームヘッダ検出信号５８はフレームヘッタ喪失
タイマー（ＦｋｉＬ’ｉ’ ） ５０へも入力され、フ
レームへラダーか一定時間内に受信されないときＦＨＬ
Ｔ５０はフレームヘッダ送信要求信号６５を出力してフ
レームヘッダ送出回路（ＦＭＳ）５２を起動させフレー
ムヘッダを送出する。ＦＨＬＴ５０が監視する一定時間
１゛ｄはステーションによって少りづつ異る様に’ｌｌ
’ｄ＝ａ＋ｂ 、 ｎ （但し、ｎはステーション番号
、ａ、ｂは定数）に設定する。この機能によシ親局が故
障してフレームヘッダが送信できないとき、最も若い番
号のステーションが親局に代って自動的にフレームヘッ
ダを送信し、最も若い番号のステーションも故障のとき
は順次、次に若い番号のステーションが代って自動的に
フレームヘッダを送信する。 （ｙジノ、■・自ミにＤ （発明の他の実施例」 本発明のデータ仏送装匝はデータパケットＬｉＴとして
第９図に示すＵＳＭＡ／ＣＬＩのデータを用いることが
できる。 このデータパケットはフレームの先頼にプリアンプル（
ｐ ｈ＜ ） ｓ ｏを有し、その後にＣ８ＭＡ／ＣＤ
のフォーマットに従って、相手先アドレス（ＤＡ）８１
・送信元アドレス（ＳＡ）８２．タイプフィールド（Ｔ
ＹＰ）８３．データ（ＤＡＴＡ）８４．フレームチェッ
クジ−タンス（ＩＩＩＣ８）８５と続いて１つのパケッ
トを形成する。 プリアンプル（１’Ｒ）８（１１−４１０１０・・・・
と男４ とＩＯ“ が交互にくｐ返され最後に“１°が
２つ続いて終り、通常６４ビット以内で構成される。 ｍ」述の伝送制御用バフラ） ＦＨ，ｌ）Ｐ、 ＲＰは
プリアンプル（ＰＲ）８０よシ少ないビット数で構成さ
れておシプリアンプルのビット数以内で伝送制御用パケ
ットを検知するようにすればＣＯＭＡ／ＣＤのデータを
用いても同様に本発明を実施することができる。 本実施例では伝送制御用１．ＳＩとしてインテル社の８
２５８６を用いたが、このＬＳＩはデータの送受（Ｍｉ
ｔｔ断機能、４チャンネルＤＭＡ＠能、バス制呻慎能、
送受価フレームの自動送受信チェ４７機能など高度の機
能を崩し、内部的に社日経エレクトロニクス（へ０，３
０７）Ｐ９１〜１００に示されている様にパラレルプロ
セッサとなってお夛主にイーサーネット用として作られ
ているが汎用性も有してお、９ＨＤＬＣにもＣ８ＭＡ／
ＣＤにも用いることができる。 本発明による伝送制御用付加回路は伝送制御用ＬＳＩ（
８２５８６）に比べれば回路の複雑さは容易であシセミ
カスタムＬＳＩ等によυ安価に作ることができる。この
様な比較的簡単なハードウェアの伝送制御用付加回路を
追加することで伝送制御用１．ＳＩの高度な機能を活か
してＮ対Ｎのステーション間の自由なデータ伝送が効率
的にしかもリアルタイム性を有して実行することができ
る。 なお、伝送制御用１．ＳＩはインチル社製８２７４、マ
ルチプロトコルンリアルコントローラ等、他ノＬ ＳＩ
ｉｉ史用することもできる。 また、データ伝送路はバス形について説明したがスター
形、木彫としてもよく、更に送受信回路に光電変換器を
備え伝送路に光ファイバを用いて光スターカプラにょシ
各ステーションを結合することもできる。 〔発明の効果ｊ 本発明のデータ伝送装置に上れば送信すべきデータのな
いときＣＰＵに対して割シ込処理を行なうことなくダミ
ーパケットのみを送出して次局へ伝送路使用権を委譲す
るので従来のトーク／バス方式より伝送効率がよくしか
もリアルタイム性を有し、マイクロプロセッサ（ＣＰＵ
）（７）オーバーヘッドを少なくでき、また、任意の伝
送ステーションが故障したとき残シの伝送ステーション
間で継続してデータ伝送を行うことができるので信頼性
が向上し伝送制御用の市販のＬＳＩが使用できるので高
度の伝送機能を有したデータ伝送装置を安価に提供する
ことができる。 第１図はデータ伝送システムの一般的な構成図、第２図
はトークンバス方式による従来のュータ伝送装置の構成
図、第３図は従来のトーク／バス方式によるデータ伝送
装置の動作を説明するだめのタイムチャート、第４図は
本発明のデータ伝送装置の一実施例を示す構成図、第５
図は本発明のデータ伝送装置の動作を説明するだめのタ
イムチャート、第６図はＨＤＬＣのデータパケットの構
成図、第７図はフラグと本発明で新に設けたフレームヘ
ッダ、ダミーパケット、代理パケットのビット構成図、
第８図は第４図中の伝送制御用付加回路３８の詳細ブロ
ック構成図、第９図は本発明の他の実施例によるＣＯＭ
Ａ／ＣＤのデータパケットの構成図である。 １・・・・データ伝送路（バス） ２〜５・・・・伝送ステーション ６・・・・送受信器
（’ｌ’１（）６人・・・・ エンコーダデコーダ ７
・・・・送受信回路８・・・・メモリ（〜１） ９・・・・中央演算制御装置（ＣＰＵ）１１・・・・・
入出力インターフェース（Ｉｌｏ）３Ｂ・・・・伝送制
御用付加回路 ４０・・・・デコーダ（ＤＥＣ） ４工・・・・キャリア検知回路（Ｃ８）４２・・・・エ
ンコーダ（１；ＮＣ） ４３・・・・フレームヘッダ検出回ｍ （１’）ＩＤ）
４４・・・・タイマー（ＴＤ） ４５・・・・ス「コソトカクンタ（ＳＬＣ）４６．４７
・・・・−数構出回路 ４８・・・・ヌテーショ／番号設定回路（ＳＴＮＯ）４
９・・・・ステーション最大番号設定回路（ＭＡＸＮＯ
）５０・・・・フレームヘッダ喪失タイマー（ＦＨＬＴ
）５１・・・・代理パケット送出タイマ（１（ＦＴ ）
５２・・・・フレームへラダ送出回Ｍ（Ｆｌ−１８）５
３・・・・代理パケット送出回路（ｌ（ＰＳ）５４・・
・・ダミーパケット送出回路（ＤＭＳ）５５・・・・送
ｉ＝データ制両回路 ５６・・・・送信制御回路 ７６・・・・伝送制御用１．ＳＩ ’ （７３１７）代理人 弁理士 則 近 憲 佑第
９ 図 ８０８１８２８３ ８４ ’ ８５
Claims (4)
- （１）１本のデータ伝送路を介して複数のデータ伝送装
置が結合され、予め定められた順序で自局のデータを他
局へ順次送信して互いにデータの交換全行うデータ伝送
装置において、送受信回路とＨＤＬＣ用ＬＳＩの間に伝
送路制御用付加回路を設け、この伝送路制御用付加回路
にはキャリア検出手段と、フレームヘッダ、ダミーバク
ット１代理パクツ）の３種のバクノドの伝送路制御用バ
クノド送出手段と、７レ一ムヘソダ検出手段と、前記７
レ一ムヘノダ検出手段と前記キャリア検出手段からの信
号により自局の送信時期を検知する送信ステ−７ヨン判
定手段と、前記送信ステーション判定手段から送信要求
が有り前記ＨＤＬＣ用ＬＳＩから送信要求のないとき前
記ダミーパケットの送出全前記伝送路制御用パケット送
出手段へ要求する送信制御回路と、前記フレームヘッダ
検出手段から一定時間内に前記フレームヘッダが検知さ
れないとき前記フレームヘッダの送出を前記伝送路制御
用パケット送出手段に要求するフレームヘッダ喪失タイ
マーと、前記キャリア検出手段から一定時間内にキャリ
アが検知されないとき前記代理パケットの送出全前記伝
送路制御用バクノド送出手段に要求する代理バクノド送
出タイマーを設けたことを特徴とするデータ伝送装置。 - （２）前記フレームヘッダ、前記ダミーパケット。 前記代理バクノドは１１＋が７個以上連続しそれぞれが
判別できる様にビット構成した前記特許請求の範囲第１
項記載のデータ伝送装置。 - （３）前記送信ステーション判定手段は前記フレームヘ
ッダ検出手段からの信号によりリセットされ前記キャリ
ア検出手段からの信号によりインクリメントされるスロ
ットカウンタと、所定の数値を設定するステーション番
号設定回路と、前記スロットカウンタの計数値が前記所
定の数値になったとき自局の送信を前記送１言制御回路
へ要求する信号を出力する第１の−・数構出回路で構成
した前記特許請求の範囲第２項記載のデータ伝送装置。 - （４） 前記伝送路制御用パケット送出手段は前記フレ
ームヘッダーｋ ｉＸ出するフレームヘッダ送出回路と
、前記スロットカウンタの計数値が予め定められた値に
なったときフレームヘッダの送出を前記フレームヘッダ
送出回路へ要求する１言号を出力する第２の一致検出回
路と、前記ダミーパケットを送出するダミーバクソト送
出回路と、前記代理パケットを送出する代理パケット送
出回路で構成した前記特許請求の範囲第３項記載のデー
タ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17638583A JPS6068741A (ja) | 1983-09-26 | 1983-09-26 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17638583A JPS6068741A (ja) | 1983-09-26 | 1983-09-26 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068741A true JPS6068741A (ja) | 1985-04-19 |
| JPH047620B2 JPH047620B2 (ja) | 1992-02-12 |
Family
ID=16012716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17638583A Granted JPS6068741A (ja) | 1983-09-26 | 1983-09-26 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068741A (ja) |
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-
1983
- 1983-09-26 JP JP17638583A patent/JPS6068741A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH047620B2 (ja) | 1992-02-12 |
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