JPS6066447A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6066447A JPS6066447A JP17460283A JP17460283A JPS6066447A JP S6066447 A JPS6066447 A JP S6066447A JP 17460283 A JP17460283 A JP 17460283A JP 17460283 A JP17460283 A JP 17460283A JP S6066447 A JPS6066447 A JP S6066447A
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
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- 239000000758 substrate Substances 0.000 description 2
- 241001494479 Pecora Species 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスクスライス（ゲーＩ・アレイ）方式におけ
る半導体集ｆｉ’、ｉ回路装置に関する。
る半導体集ｆｉ’、ｉ回路装置に関する。
従来、装置の集積化が進み、スピードを速くし、かつ小
形しコ刈・を下げるため、少■：多品（ｔｌ（に適応し
たマスタスライス（ｍａｓｔｅｒ ５ｌｉｃｅ ）方式
にょる大規模集積回路の製造が注目されている。このよ
うなマスタスライス方式の集積回路の例として特開昭５
４−９３３３７５号公報、特開昭５５−１６４５３号公
報等が知られている。このようなマスタスライスを用い
て同期式ランダム論理回路を実現するとき、同期を取る
ため、ディレィフリップフロップが使用される。ところ
が、ところが、マスタスライスでレイアウトを実際に行
なうと配線が悪いためディレィフリップフロップがレー
シングを起こす欠点があった。
形しコ刈・を下げるため、少■：多品（ｔｌ（に適応し
たマスタスライス（ｍａｓｔｅｒ ５ｌｉｃｅ ）方式
にょる大規模集積回路の製造が注目されている。このよ
うなマスタスライス方式の集積回路の例として特開昭５
４−９３３３７５号公報、特開昭５５−１６４５３号公
報等が知られている。このようなマスタスライスを用い
て同期式ランダム論理回路を実現するとき、同期を取る
ため、ディレィフリップフロップが使用される。ところ
が、ところが、マスタスライスでレイアウトを実際に行
なうと配線が悪いためディレィフリップフロップがレー
シングを起こす欠点があった。
以下図面を用いて説明する。
第１図に示したのは一般的なマスタスライスＩＣのチッ
プレイアウト図面である。チップ１にはセルＣｉｊが２
次元状にたとえば２８Ｘ８＝２２４個並んでいる。チッ
プの周辺にはポンディングパッドＰｌ＋ ・・・Ｐｉ、
・・・Ｐｓｇ が付いている。また電源を供給するだめ
のバッドＶ 、、、 Ｖｓ、がある。
プレイアウト図面である。チップ１にはセルＣｉｊが２
次元状にたとえば２８Ｘ８＝２２４個並んでいる。チッ
プの周辺にはポンディングパッドＰｌ＋ ・・・Ｐｉ、
・・・Ｐｓｇ が付いている。また電源を供給するだめ
のバッドＶ 、、、 Ｖｓ、がある。
人出力バッファＢ Ａ、、・・・Ｂ、ｉ、・・・Ｂ Ａ
３１１ とセルアレイとの間には配線領域２がある。ま
たセルとセルの間には行間の配線領域３がある。出力バ
ッファＢ Ａｉｉ Ｔ Ｔ Ｌ又はＬＳＴ’ｌ”Ｌを駆
動できるような能力を有している。
３１１ とセルアレイとの間には配線領域２がある。ま
たセルとセルの間には行間の配線領域３がある。出力バ
ッファＢ Ａｉｉ Ｔ Ｔ Ｌ又はＬＳＴ’ｌ”Ｌを駆
動できるような能力を有している。
第２図はソースまたはドレインを共有して連結する３個
のＰチャンネルのＭＩＳ）ランジスタ′Ｔ几１． ＴＲ
２，ＴＲ３と、ソースまたはドレインを共有して連結す
る３個のＮチャンネルＭＩＳトランジスタＴＲ４，’ｉ
’）ｕｓ、ＴＲ６と、ＰチャンネルＭＩＳトランジスタ
の一つゲートとＮチャンネルＭＩＳトランジスタの一つ
のゲートとを共通接続するゲート配線２０７と、埋込み
配線２０８と第一の電源線■。と第２の電源線゛■、と
を有す。
のＰチャンネルのＭＩＳ）ランジスタ′Ｔ几１． ＴＲ
２，ＴＲ３と、ソースまたはドレインを共有して連結す
る３個のＮチャンネルＭＩＳトランジスタＴＲ４，’ｉ
’）ｕｓ、ＴＲ６と、ＰチャンネルＭＩＳトランジスタ
の一つゲートとＮチャンネルＭＩＳトランジスタの一つ
のゲートとを共通接続するゲート配線２０７と、埋込み
配線２０８と第一の電源線■。と第２の電源線゛■、と
を有す。
り・セルの２対のトランジスタ（第２図では’ｒ ｎ、
１とＴＲ，４、およびＴ Ｒ２とＴＲ５）のゲートは
独立しておシ、必要があれば接続する。埋込み配線２０
８は第１の電源線Ｖゎおよび第２のｆｍ電源線。
１とＴＲ，４、およびＴ Ｒ２とＴＲ５）のゲートは
独立しておシ、必要があれば接続する。埋込み配線２０
８は第１の電源線Ｖゎおよび第２のｆｍ電源線。
と交差する信号線を配線するときに使用する。
第３図にセルのソースあるいはドレイン拡散領域パター
ンとゲート電極ポリシリパターンのレイアウト図を表す
。
ンとゲート電極ポリシリパターンのレイアウト図を表す
。
第３図は第２図に示した基本セルを半導体基板に実現す
る一実施例であって、それぞれ同一番号を付して対応さ
せている。Ｎ型半導体基板に間隔を置いて４個のＰ型領
域２１〜２４を設け、とのＰａ領域をソースあるいはド
レイン領域として共有して連結する３個のＰチャンネル
ＭＩＳトランジスタＴＲＩ、ＴＲ２，ＴＲ３を設ける。
る一実施例であって、それぞれ同一番号を付して対応さ
せている。Ｎ型半導体基板に間隔を置いて４個のＰ型領
域２１〜２４を設け、とのＰａ領域をソースあるいはド
レイン領域として共有して連結する３個のＰチャンネル
ＭＩＳトランジスタＴＲＩ、ＴＲ２，ＴＲ３を設ける。
４個のＰ型領域２１〜２４の上を該Ｐ型領域に接触せず
に通る第一の電源線■ゎを通す。
に通る第一の電源線■ゎを通す。
３個直列のＰチャンネルＭＩＳ）ランジスタの隣りにＰ
型島状領域（Ｐウェル）を設けその中に間隔を置いて４
個の〉型領域２５〜２８を設け、とのＮＪ領領域ソース
あるいはドレイン領域として共有して連結する３個のＮ
チャンネルＭＩＳトランジスタＴｒｌ、４． ＴＲ５，
ＴＩも６を設ける。Ｎ型領域と接触せずにその上を通る
第２の電源線■。
型島状領域（Ｐウェル）を設けその中に間隔を置いて４
個の〉型領域２５〜２８を設け、とのＮＪ領領域ソース
あるいはドレイン領域として共有して連結する３個のＮ
チャンネルＭＩＳトランジスタＴｒｌ、４． ＴＲ５，
ＴＩも６を設ける。Ｎ型領域と接触せずにその上を通る
第２の電源線■。
を通す。
ゲーｔｔＵ極、埋込み配線はポリシリコンで形成する。
またＰ型領域２１〜２４、Ｎ型領域２５〜２８並びにゲ
ート電極に図のようにコンタクト用窓２０１Ａ〜２０１
Ｄ、２０２Ａ〜２０２Ｄ、・・・２０６Ａ〜２０６ｇ、
２０８Ａ、２０８Ｂを設ける。
ート電極に図のようにコンタクト用窓２０１Ａ〜２０１
Ｄ、２０２Ａ〜２０２Ｄ、・・・２０６Ａ〜２０６ｇ、
２０８Ａ、２０８Ｂを設ける。
第４図はダイナミックフリップフロップの回路図である
。
。
データ人力信号りを配線３００から、クロック人力信号
φが′１”の時配線３０７に読み込み、クロック人力信
号ψが０”になると、配線３０７に付く寄生容量に読み
込んだ情報が蓄えられる。
φが′１”の時配線３０７に読み込み、クロック人力信
号ψが０”になると、配線３０７に付く寄生容量に読み
込んだ情報が蓄えられる。
配線３１４には配線３０７の反転された情報が伝搬し、
クロック信号φ（クロック人力信号の反転信号）が１″
になると、すなわちクロック人力信号ψがθ″になると
端子３１４の情報は配線３２１へ転搬する。配線３２１
０反転された情報が配線３２８へ伝搬する。データ入力
信号りが２回反転されて元と同じ極性の情報が３２８に
現われる。
クロック信号φ（クロック人力信号の反転信号）が１″
になると、すなわちクロック人力信号ψがθ″になると
端子３１４の情報は配線３２１へ転搬する。配線３２１
０反転された情報が配線３２８へ伝搬する。データ入力
信号りが２回反転されて元と同じ極性の情報が３２８に
現われる。
第５図は第４図に示したダイナミックフリップフロッグ
を第３図に示しだセルを用いて実現したときのレイアウ
ト図である。第５図に示した番号は第４図に示した番号
と対応させである。また太イ実ｍｔｈユーザーがファン
クションブロックを作るためにＡｌ配線を行って接続す
る箇所である。
を第３図に示しだセルを用いて実現したときのレイアウ
ト図である。第５図に示した番号は第４図に示した番号
と対応させである。また太イ実ｍｔｈユーザーがファン
クションブロックを作るためにＡｌ配線を行って接続す
る箇所である。
第６図（ａ）は３人力ＮＯＲ回路の回路図、駆３図１（
ｂ）は２人力ＮＯＲ回路の回路図である。第３図（ａ）
。
ｂ）は２人力ＮＯＲ回路の回路図である。第３図（ａ）
。
（ｂ）においてＡ、、Ａ、、Ａ、およびＢ、、Ｂ、←Ｌ
入力端子、Ｙ、およびＹ、が出力端子である。
入力端子、Ｙ、およびＹ、が出力端子である。
第７図は第３図に示すセルを用いて構成したＮＮＯＲ回
路図のレイアウト図である。第７図と舶６図（ａ）、
（ｂ）とは対応する所は同じ番号にとっである。太い実
線はユーザーがファンクションブロックを作るために配
線した箇所を示す。
路図のレイアウト図である。第７図と舶６図（ａ）、
（ｂ）とは対応する所は同じ番号にとっである。太い実
線はユーザーがファンクションブロックを作るために配
線した箇所を示す。
ユーザーはランダム論理回路を実現するときは一例とし
て第４図に示すダイナミックフリップなどで同期を取シ
ながら、第６図に示すＴすＯＲ回路やＮＡＮＤ回路（図
示していない）を組合せて実現する。その時問題となる
のはクロック線の配線で ゛ある。クロック配線に抵抗
が入ると１７−シンクの原因となる。ファンクションブ
ロック間の配線をする時、クロックらを優先させて配線
する。その時使用する他のジアンクシコンブロックのフ
ァンクションブロック内の配線とクロック線φあるいは
φとが交差するといけない。第７図のブロック内の配線
１１５はクローツク線の配線領域を通っているのでクロ
ック線が直線にひけない欠点があった。
て第４図に示すダイナミックフリップなどで同期を取シ
ながら、第６図に示すＴすＯＲ回路やＮＡＮＤ回路（図
示していない）を組合せて実現する。その時問題となる
のはクロック線の配線で ゛ある。クロック配線に抵抗
が入ると１７−シンクの原因となる。ファンクションブ
ロック間の配線をする時、クロックらを優先させて配線
する。その時使用する他のジアンクシコンブロックのフ
ァンクションブロック内の配線とクロック線φあるいは
φとが交差するといけない。第７図のブロック内の配線
１１５はクローツク線の配線領域を通っているのでクロ
ック線が直線にひけない欠点があった。
本発明はマスクスライスの各々のファンクションブロッ
ク内配綜を作るとき、その配線を工夫することにより上
記欠点を除去し、レーシングを起きないようにした装置
を提供するものである。
ク内配綜を作るとき、その配線を工夫することにより上
記欠点を除去し、レーシングを起きないようにした装置
を提供するものである。
本発明は、同一チップ上に２次元の論理セルアレイと配
線領域が配置されているマスタスライスＬＳＩにおいて
、使用するファンクションブロックを作るとき、ファン
クションブロックの電源線の横にクロック線が直線で通
ることが可能なようにファンクションブロック内配線を
作ることを持金とする半導体集積回路を提供することに
ある。
線領域が配置されているマスタスライスＬＳＩにおいて
、使用するファンクションブロックを作るとき、ファン
クションブロックの電源線の横にクロック線が直線で通
ることが可能なようにファンクションブロック内配線を
作ることを持金とする半導体集積回路を提供することに
ある。
次に本発明の実施例について図面を参照して説明する。
第８図に本発明の一実施例を示す。第８Ｍにおいて第７
図と同−帯号の所は第７図と同じである。
図と同−帯号の所は第７図と同じである。
第８図において配線１１５はクロック線ψ又はφが通過
する領域を通らないように作られている。
する領域を通らないように作られている。
その結果従来はクロック線ψがファンクションブロック
内の配線がじゃまになり直線で接続できなかった。その
ためクロック線に抵抗が入ったり・（ターンがより複雑
になり、レーシングのｊ全回を引きおこしていた。
内の配線がじゃまになり直線で接続できなかった。その
ためクロック線に抵抗が入ったり・（ターンがより複雑
になり、レーシングのｊ全回を引きおこしていた。
本発明は以上説明したようにファンクションブロック内
の配線を作るときクロック線の配線が通るように考慮し
て、その配線領域を助けておくことによシクロツク配線
に抵抗が入らなくなり、レーシングなどの誤動作が防げ
る。
の配線を作るときクロック線の配線が通るように考慮し
て、その配線領域を助けておくことによシクロツク配線
に抵抗が入らなくなり、レーシングなどの誤動作が防げ
る。
第１図はマスタスライスのチップレイアウト図、第２図
はセルの一例を示す図、第３図は前記セルのレイアウト
図面である。第４図はダイナミックフリップフロップの
回路図である。第５図は第４図のファンクションブロッ
クのレイアウト図である。第６図はＮＯＲ回路図である
。第７図は第６図のファンクションブロック内のレイア
ウト図面である。第８図は本発明の一実施例を示すファ
ンクションブロック内のレイアウト図１ωｉである。 ＣｉＨ・・・・・・セル。 代理人 弁理士 内 原 晋 羊７１・楓 ＴＱＩ ＴｉＦ４ Ｔｌ？Ｊ 牟２ 図 礪３３ 園 俯２４ 図 羊、５′ 図 第 ７＠
はセルの一例を示す図、第３図は前記セルのレイアウト
図面である。第４図はダイナミックフリップフロップの
回路図である。第５図は第４図のファンクションブロッ
クのレイアウト図である。第６図はＮＯＲ回路図である
。第７図は第６図のファンクションブロック内のレイア
ウト図面である。第８図は本発明の一実施例を示すファ
ンクションブロック内のレイアウト図１ωｉである。 ＣｉＨ・・・・・・セル。 代理人 弁理士 内 原 晋 羊７１・楓 ＴＱＩ ＴｉＦ４ Ｔｌ？Ｊ 牟２ 図 礪３３ 園 俯２４ 図 羊、５′ 図 第 ７＠
Claims (1)
- 同一チップ上に２次元の論理セルアレイと配線領域が配
置されているマスクスライスＬ８１において、使用する
ファンク７ヨンブロックを作るとき、ファンクションブ
ロックの電源線の横にクロック信号配線が直線状で通る
ことが可能なように、ファンクションブロック内配線を
設けたことを特徴とする半導体ｔ１シ積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17460283A JPS6066447A (ja) | 1983-09-21 | 1983-09-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17460283A JPS6066447A (ja) | 1983-09-21 | 1983-09-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066447A true JPS6066447A (ja) | 1985-04-16 |
Family
ID=15981440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17460283A Pending JPS6066447A (ja) | 1983-09-21 | 1983-09-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
-
1983
- 1983-09-21 JP JP17460283A patent/JPS6066447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779231A (en) * | 1985-12-06 | 1988-10-18 | Siemens Aktiengesellschaft | Gate array arrangement in complementary metal-oxide-semiconductor technology |
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