JPS6065317A

JPS6065317A - 半導体集積回路

Info

Publication number: JPS6065317A
Application number: JP58172568A
Authority: JP
Inventors: Tsutomu Takahashi; 勉高橋; Akihiro Sueda; 末田　昭洋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-09-19
Filing date: 1983-09-19
Publication date: 1985-04-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は消費電力のｔ」ＩＪ　＊’、が可能な半冶８
体衣ミ積回路に関する。

〔発明の技術的背景〕

最近、大規模集積回路（ＬＳＩ　）の省電力化が社み、
電池気圧で、駆動できるものが多くなってきている。こ
のように（Ｌｊ池定電圧１弘勤さ）′ＬるＬＳＩでは、
省電力化を効果的に構成するためにクロックストップ方
式と呼ばれているクロック制御技術を採用しているもの
がある。

第１図は上記クロックストツノ方式を採用した、従来の
ＬｓＩの（−１“、１成を示すブロック図である。

第１図において１０はクロックストップ方式勿採用して
省電力化が図られたＬＳＩである。このＬＳＩ　１０は
入力装置２０からの入力に応じて演算処理を実行し、そ
の結果ケたとえば液晶表示素子を用いた表示装置３ｏで
表示させる用途に使用されるものである。さらに上記Ｌ
ＳＩ　７０は発振周波数が可銑の発振回路１１と、この
発振回路１）の出力信号ＣＰを分周して２相のクロック
パルスφｌ　、φ２を発生するクロックパルス発生回路
１２と、−り記２相のクロック・？ルスφ１　、φ２に
基づいて’１ｆＪｂ作がｆ！！ＩＪ御され、目ＩＪ記入
力装置２０からの入力に応じた演Ω−処理を実行しかつ
その演算結果を前記表示装置３θに出力する演算処理回
路１３と、この演算処理回路１３の稼働状態に応じた信
号ｏｐ／／Ｎｏｐが入力さノ１２、この（ｆｉ号に基づ
いて上記発振回路１１．クロックツｅルス発生回路１２
．演算処理回路１３おまひ前も己入力装置２０１表示装
危３ｏそれぞり、の動作をｉ！ｉ１．制御するだめの制
御信号５ＴＯＰを発生ずる制御回路）４とから構成され
ている。　′このような構成において、ＬｓＩｌｏ内の
演算処理回路１３には演１Ｔ状態と非ｔｉ算状態（表示
状７π）との２つの状態が存在しておシ、演算状態のと
きには入力装置２θから入力された演３９゜命令に従っ
て演算処理回ひ１３が処理を実行する。この処ＪＪ’専
の際に演算処理回路１３は、前記制？ｊ１］回路１４が
その出力信＋３ＳＴＯＰをリセットするように信号ＯＰ
　／Ｎ　ＯＰのレベルを設定する。信号５ＴＯＰがリセ
ット状態の期間、発振回路１１は高周波数で元ヨ辰しか
つクロックツ９ルスジａ生回路１２は高周波数の２相ク
ロツクパルスφ１　。

φ２を発生する。このとき、演算処理回路１３ばこの高
い周波数の２相クロツクＡ）レスφ□　。

φ２に基づいて動作するので、演算処理の実行速度が速
くなり、演♂ｉ−処理の畏行は灼時間で完了される。

次に、演算処理の実行が完了し、表示装置３０ＶＣてそ
の処Ｊ！：２　＋ｉ吉果が表示されている非Ｊ↑Ｌ詩二
状Ｊ：県のとき、演算処理回路１３（ｄ、、前記制御回
路１４がその出力信号５ＴＯＰをセットするように信号
ＯＰ　、、’ｉｑ　ＯＰのレベルを設定する。信号５Ｔ
ＯＰがセット状ｍ４の期間では、発振回路１）が低周波
数で発振しかつクロック／、ｏルス発生回路１２は低周
波数の２（目クロックパルスφｌ　、φ２を発生する。

このとき、発振回路１）およびクロックパルス発生回路
１２はともに低周波数で動作しているので、この両回路
１１．１２における消費電力が大幅に削減され、これに
よりＬＳ１１θとしての省電力化が達成されている。

またさらに従来では、表示装置３θにおいである時間だ
け表示した後に、発振回路１１の出力信号ＣＰおよびク
ロックパルスφ１　、φ２７１Ｉ：直流レベルに固定し
、ＬＳＩとしての機能をすべて停止させるようなものも
ある。

〔背景技術の問題点〕従来のＬＳＩで採用されているような省電力化のための
クロック制御技術は、演算処理時間に対して非演算処理
時間の方がはるかに長いものに採用して初めて省電力効
果が達成されるものである。しかしながら、演算処理時
間が非演３９−処理時間よシもはるかに長くなるような
用途に用いられるＬＳＩや、常に演算状態にされるＬＳ
Ｉたとえば表示状態を常に変化させる必要のあるＬＳＩ
　、等に上記したようなりロック制御技術孕採用しても
省電力効果を達成することができない。このため、上記
のように演算処理時間が長いＬＳＩや常に演Σｙ状態に
されるＬＳＩを、電流容量の小さな太醪重池で１駆動す
ることが困打りであるという欠点がある。

〔発明の目的〕

この発明は上記のような事情を考知、してなされたもの
で心シ、その目的は、演算処理時間が非演３７．’シ処
理時間にくらべてはるかに長いが、もしくは常に演算状
態にされる演’ｔＥ処理回路を有しながらも、省電力化
を辻成することができる半導体集積回路を提供すること
にある。

〔発明の概要〕

上記目的を辻成するためこの発明にあっては、発振回路
は常時一定周波数で動作させ、この発振回路の出力信号
から内部ｇ動用のクロック信号を発生するクロック信号
発生回路を所定周期で間欠動作させることによって発振
回路を除く他の回路の／４電力化をｒｉ　ＵＸ、するよ
うにした半冶・体重に積回路が提供されている。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説明する。

第２図はこの発明に係る半）、＋７体’、？：　Ｊ’ｌ
’１回路（ＬＳＩ）を、前記第］図に７〒モず従来のも
のと同様に、入力装ｆｊ；、：からの入力に応じて演算
処理を実行しその結果を液晶表示素子を用い／こ表示’
ＡＲＭで表示さぜる用途のものに実施し／こ場合の手ル
成を示すブロック図である。図に」９いて４゜はＬＳＩ
であＩ）、２ｏ、３ｏは従来と同好に入力装置６と表示
Ｆ、猶である。

上記ＬＳＩ　４０内には、発振回路４ノ、クロックパル
ス発生回路４２．演算処理回路４３および１７１１　Ｉ
１１回ｆｒ’ｊ’ｓ　４４が設けられている。

上記発振回路４１（＋２；、ＬＳＩ４０ＶＣ電源電圧が
供、諭されると、一定周波数で常時発振するものである
。この発振回路４）の出力信号ｃｐはクロック・ぐルス
発生回路４２および制作１１回路４４に並列的に供給さ
れる。クロックパルス発生回路４２はＷｉｌＪ御回路４
４から出力される制御信号Ｃ８Ｔが一方レベルに設定さ
れているときのみに動作し、動作時にυ：発Ｊ辰回路４
ノからの出力信＋ｉｃｐを分周して２相のクロックｉ＜
’ルスφ１　。

φ２を発生する。このクロックパルスφｌ　。

φ２は演τ；１処理回路４３に供給される・演算処理回
路４３は、上記２　；ｉ’ｌＪのクロック・ぐルスφ１
　。

φ２が供給されているときにこの両パルスにスｔづいて
動作が制価Ｉされ、前記入力装置２０から入力される演
６゛ヤニ命令に応じた演算処理を実行し、その演３つ結
果を前記表示装置３０に出力する。

上記！１ｉｌｌ　’ＩＪ１回路４４は、」二記発振回路
４ノの出力（Ｆｊ郵ＣＰをカウントすることによって、
一定周ルｊで所定期間勿（てルベルに設定される前記制
御信号Ｃ８Ｔを発生する。この制御信号Ｃ８Ｔは上記ク
ロックパルス発生回路４２．演算処理回路４３、入力装
置υ２０および表示装置３０に並列的に供＾−介されて
いる。そしてこの制御信号Ｃ３Ｔのレベルが、クロック
パルス発生回路４２が動作しない方のレベルに設定され
ているときには、この制ｆｉ！Ｉｆ信号Ｃ３Ｔによって
演算処理回路１３゜入力装置２０および表示装置３０そ
れぞれの内部状ＪＡ；が、電力消費を生じないように−
ｔ：、　、−，１，、に設定さ′ｊ′Ｌるよ４うになっ
てい乙。

第３図に上記２１５２図１１」のイ！ｉ’ｌも・す回Ｆ
１シ４４の凸体的（１−Ｙ成′２示すブロック図である
。第３１：／、１において、前記発振回路４１からの出
力信−舅Ｃｐ　ｉ佳カウンタＩＦＪ　路５７に供給され
る。このカウンタ回路、５１　ｉよ上記信号ｃｐを１／
１０分周し′に信号ＣＴＩを出力し、この出力信号ＣＴ
ｌけもう１つのカウンタＩ’ｄ　ｆｆｉ′＋−ｒ　５２
にカヮント入力として徂１腎、）て＼−１１゜るとと・
しにノリツブフロップ回ｈ’：Ｓ　、５．３　ｋこり一
１ζット入力として１共給される。上ハ己カウンタ回ｊ
１６５２はカウンタ回路５１の出力信号ＣＴ７をさらに
１／２分周して信号ＣＴ２を出力する。この信−号ＣＴ
２ｉは上記フリソゾブロック°ｉｌｌ　：：’２Ｇ夕９
にセット人力として供桁さ、＋１．る。上記フリッゾフ
ロップ回路５３のセット出力化５％＆：ｌ：　Ｆ）ｉＪ
　ｉｉ、：　ｆｉｉｌｌ　ｉ第１１１１汀号Ｃ３Ｔとし
て前記クロッタノ？ルス発生回１・′ｈ４２を始めとす
る各回路に供給されるとともに、リセット信号発生回路
５４にも供給される。上、尼すセット信号発生回路５４
は、上記フリップフロッ７０回Ｆ各、グ３力；セットさ
れメこ〆に上り己カウンタ回路５１　Ｈ５２のカウント
状Ｍｌを初期の状態にリセットするためのリセット信号
ＲＥＳを発生ずるものてあり、この信号ＲＥＳはカウン
タ回路５１．５２のリセッＦ　嬬子に供ｆ１名される。

さらに第３図において、５５はＬＳＩ　４０　Ｋ　’ｔ
ｒｉ源電圧がイ」（給された１力；にオートクリア信号
Ａ’Ｃを発生するオートクリア回路であり、ここで発生
されるオートクリア信号ＡＣは上記ノリッゾフロソノ回
ｆｌ’３５３およびリセット信号発生回路５４に供給さ
れる。

第７１図ばり、τ３１２１　（Ｄ　’ｒＧ！Ｉ　ｔまｒ
１回Ｆ；１において、フリップフロップ回路５４〕とリ
セット信号発生回路５４とお具体的にしブと１ｉｉｉＪ
札１１回路全体の’ｆｌＶ成を示す回路図でしる。８．
３４図にδ・いて、カウンタ回路５ノはたとえばバイナ
リカウンタを５段１ば列ｊｉ　１．元して副成されるも
のでおり、カウンタ回路５２は１つのバイナリカウンタ
で１＋４成されている。フリップフロップ回路５３は図
示するように、３人力のＮＯＲダート５６と２人力のＮ
ＯＲゲート５７とで４”＋４成されている。そして上記
３人力ＮＯＲゲート５６には入力としてカウンタ回路５
１の出力・重量ＣＴＩ　、オートクリア（６号ＡＣおよ
び２人力ＮＯＲゲ−ト５７の出力信号が入力さ）９２、
上記２人力ＮＯＲケ゛−１・５７には入力としてカウン
タ回路５２の出力信号ＣＴ２と上ｎ１２　ｄ入力Ｎ０Ｉ
Ｉケ゛−ト５６の出力信号が入力され、る。このフリッ
プフロラフ０回路５３では、３人力Ｎ０ＩＲケ゛−ト５
６の出力・１言号がセット出力信）３とさｔし、この信
号がＣ３Ｔとして出力されるとともにリセット信号発生
回路５４に供、拾される。このリセット信号発生回路５
４は図示するように、［１ノ号で１の男」間Ｑて動作が
可能なりロックドインバータ５８、信号ｃｐのｊｊ旧１
４］に１１力作が可能なり■」７クドインパータ５９．
インバータに０，６１．２人力のＯＲダート６２および
２人力のＮ　Ａｉ、’ＪＤケ゛−トロ３から４ｉ’；　
ｊＪｉさり、ている。そ−して上１、己フリツノ０フロ
ッゾ回路５３０出カイロ号（Ｃ３Ｔ　）は上記２個のク
ロックドインバータ、Ｓ　Ｒ、５９を直グ１１に介して
上記ＯＲヶ″′−１・６２の一方入力）シｊＭにイ」；
票′ｊ１されるとともに、上記インバータ６０を介して
ＯＲゲート６２の他方入力端に供給される。上記ＯＲゲ
ート６２の出力信号は上記ＮＡＮＤケ９−トロ３の入力
端に供給され、このＮＡＮＤゲート６３の他方入力端に
はインバータ６１を介して前記オートクリア信号ＡＣが
供給される。

次に第３図に示すような回路を、電流容量の小さな太陽
電池で、ａ４Ｆ″’ＪＪする場合の動作を第５図のタイ
ミングチャートを用いて説明する。なお、第５図におけ
る信号■、■、■、■は、第４図中のＮＯＲダート５７
．クロックドインバータ５Ｂ　、クロックドインバータ
５９　、インバータ６θおよびＯＲゲート６２それぞれ
の出力信号である。

寸ず、図示しない太陽電池がイ動いて、その出力電圧■
が第５図に示すように＋ＶＤＤになると、第２図中の発
振回路４１が動作を開始して信号ｃｐを順次出力すると
ともに、第３図、第４図中のオートクリア回路５５が所
定期間ルベルとなるオートクリア信号Ａｃｔ出力する。

このオートクリア信号ＡＣが出力されることにより、フ
リップフロップ回路５３が初期状たｋＫ段設定れ、信号
ＣＳＴがＯレベルに、信号■が■レベルにそれぞれ設定
される。さらに−上記オートクリア信号ＡＣによって、
リセット信号発生回路５４内のＮＡＮＤゲート６３の出
力信号ずなゎらリセット信号ＲＦＪＳが強制的にＩｔ　
１　ｎレベルにＮＫ　ｋされる。址／ヒ上記信号ＲＥＳ
がルベルに設定されているとき、カウンタ回路５１，５
２は信号ＣＰをカウントしない。

次にオートクリア期間が経過して信号ＡＣが０レベルに
なると、リセット信号発生回路５４のインバータ６１の
出力信号はルベルに反転する。このとき、信号ＣＳＴ　
ｌ−１’　Ｑレベルであシ、リセット信号発生回路５４
内のインバータ６゜の出力信号は予めルベルに、これに
続（ＯＲゲート６２の出力信号も予めルベルにそれそ゛
れ設定されているので、上記インバータ６）の出力信号
がルベルに反転した後にリセット信号ＲＥＳは０ビペル
に反転する。上記信号ＲＥＳがＯレベルに反転すること
にょ力、カウンタ回路５１，５２は信号ＣＰもしくは信
号ＣＴＩのカウントをＬＡ　ｂｏする。カウンタ回路５
ノは４８号ＣＰを１／１０分周してイ５＋ｉＣＴ　ｌを
出力し、ざらにカウンタ回ｋ“５５２は・１）号ＣＴＩ
を１／２分周して信七″ＣＴ２を出力する。いま必５図
中のｔｌのタイミングでカウンタ回路５２がカウントア
ツプし、その出力信号ＣＴ２がルベルに立上ると、フリ
ップフロップ回路５３がセットされ、信号■がルベルか
ら０レベルに、信号Ｃ８Ｔがこれとは逆に０レベルから
ルベルにそれぞれ反転する。

ここで、リセット信号発生回路５４に」？いて、クロッ
７／トインパータ５８．５９は直列接続されており、し
かも互いに位相が異なる信号Ｕ。

ＣＰに同よりコして動作するので、一方のクロックドイ
ンバータ５８の出力信号■は信号Ｃ３Ｔの変化から信号
ＣＰの半ビット分遅れて。レベルに反転し、他方のクロ
ックドインバータ５９の出力信号■は信号■からさらに
信号ｃｐの半ビット分遅れてルベルに反転する。した７
パっで、信＠　Ｃ８Ｔがルベルに反転した後に、リセッ
ト信号発生回路５４内のＯＲゲートθ２の出方ｄｉｉ号
■は’ＩＮ　＠　（：　Ｐの１ビツトの期間だり０レベ
ルに設定される。一方、インバータ６）の１−１）ツ月
５゜号Ｆ丁（性ルベルであるので、）、記・１８号■が
〇レベルの期間にり、セット信づＪ郡Ｓ超月レベル１ｃ
設定される。すなわち、フリップフロップ回路５３のセ
ット後は、信号ＲＥＳが信号ＣＰの１ビツトのＩｖＪ間
だけルベルにされるので、カウンタ回路５１，５；ｌは
リセット状態にされる。したがって、この後にカウンタ
回路５１　、．５　；！は丁ｌ〕びＯの状態からカウン
トを開始する。そして次にカウンタ回路５１の出力（ｇ
号ｃＴ１が第５図中のｔ２のタイミングでルベルに立上
ると、フリップフロップ回路５３は今度はリセットされ
て、信号Ｃ８Ｔが０レベルに、信＠（１）がルベルにそ
れぞれ反転する。さらにこの後、クロックドインバータ
５８の出力信号■がルベルに反転し、クロックドインバ
ータ５９の出カ信刊■がＯレベ）ｌ／に反転する。した
がってこの時、信号ＲＥＳは変化せずＯレベルのま丑で
ある。その後、カウンタ回路、５１＃　５２はカウンタ
を続行し、カウンタ回路５２が１ｉ■びカウントアツプ
した後は上記と同様に信号Ｃ３Ｔがルベルにされ、さら
にリセット信号ＲＥＳが所定期間ルベルに設定されてカ
ウンタ回路５１．５２がリセット状態にされる。以下、
同格の尚作７５盲涜シ返し行なわれることにより、制御
回路４４から出力される信号Ｃ８Ｔ　（ｒ：Ｆ、　Ｔ　
１の周期でＴ２のＩｑ間毎に間欠的にルベルに設定され
る。

第２図において、クロックツやルス発生回路４２は、上
記制御回路４４から出力きれる信号Ｃ８ＴがＯレベルの
とき（ただしオートクリア期間は除く）、発振回路４１
からの出力信号ｃｐを分周してクロックパルスφｌ　、
φ２をｌｌｆｆｌ次発生する。さらに信＋′ｊＣ８Ｔが
Ｏレベルのとき、演算処理回路４３．入力装置２０およ
び表示装器３０はそれぞれ動作可能状態となる。この状
態のときに人力装−ｉ１’ｆｆ−２０から演算命令が入
力すれは、演算処理回路４３はその命令に応じた波釘処
理を実行し、その結果を表示装置３０に出力する。ずな
わち、信号Ｃ３ＴがＯレベルの期１！ｊｊ　ｉ、ｌｌ、
演１に処理回路４３を始めとする回１１゛′＾が動作す
る演算ル」間となシ、ＬＳ１４０における消そ）゛°電
力がｊ盲犬するので、太１の電池の出力電圧Ｖはへ：、
　５　Ｍに示すように放電によって九［１次低下する。

一方、信号Ｃ３Ｔがルベルのときにｔｉｔクロックパル
ス発生回ｇ９４２は動作しないので、クロックパルスφ
ｌ　、φ２は発生されない。捷ブとこのルベヤの信号Ｃ
８Ｔによって、演算処理回路４３の内部状態が電力ｊ！
”Ｊ　’ｊをを牛じないでかつ以前のュータ葡保持Ｊ゛
る上うに一義的に設定さ、ｉＬ　、同着・に入力装置２
０の内部状態も′屯カ消費を生じないように−うぬ的に
設定され、さらに表斥４・°装置３０では抵示が行なわ
れなりように内部状態が一リＣ日′月で設定される。す
なわぢ、信号Ｃ８Ｔがルベルの肋間は、クロック・やル
ス発生回路４２．演算処理回路４３．入力装置２θおよ
び表示源ｆ１′（３０における消費重力が大幅に低減さ
ノシる非演、葬期同となシ、ＬＳＩ　４０に分ける消費
電力がｆ’ｊｌＪ減されるので、太Ｖフ′ｌＺ　ｊ他の
出力電圧Ｖは第５図に示すよう（で充電によって）閃次
上弁する。

このように上記５ｊこ絶倒１４　ｒ’ｌは、ｊｊｌ：制
御回路４４からのｆ（１］御イ１；号Ｃ８Ｔによってク
ロック・９ルス発生回路４２および潰釘処［″ｇ！回１
・−１１４３を、演算処理回路４３の稼佼１状１１；と
（ｌ±無関係に〕刀足周期で間欠動作さぜるようにｔ７
たものである。このため、ＬＳＩ４０内の演１′ｆ：処
胛回路４３に４９ける演算処理時間が非濱（；、ｌ：処
理１１キ間にくらべてはるかに長いような場合、もしく
は常に演８丁状ζ：；にされるようなＪ））合でも、世
１′；℃処理回路４３の動作を一定１１１間停止さぜる
こと（Ｃよって、ＬＳＩ　４０の省電力化をコー：万戊
することができる。な」っ・、前δ已信郵Ｃ３Ｔが０レ
ベルとなっているＪｉ、、’Ｊ間は電源のＴ、流伊：給
能力価−［・１に設定し、ルベルとガっている１１１１
間は′１ユ源のｔ枠部に要する。ｊｔ小ル」間におさえ
るよう［設定するとともに涙示装置３θにおける表示品
位が損なわれない範囲に設定する必要がある。！、た、
省電力化が遅Ｕ（、されるために、上記のような用途に
用いられるＬＳＩ　４ｏを、電流容ｈＹが小さな太［；
ワ電池で１駆動することがｌ）Ｊ能になった。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば第３図の制百１回路
４４において、フリップフロップ回路５３のリセットは
カウンタ回路５ノの出力信号ＣＴＩによって行なう場合
について蒲。

明し／ヒが、これはカウンタ回路５ノの代りに第６図に
示すような回路によってフリップフロップ回路５３をリ
セットするようにしてもよい。

この第６図に示すリセット回路は、前記第３図中のカウ
ンタ回路５２の出力信号ＣＴ２をＪ１１１次反転するよ
うに設けられたインバータ７１゜７２と、上記一方のイ
ンパーク７２の出力を所定の時定数で積分する抵抗７３
およびコンテ゛ンサ７４からなる積分回路７５と、この
積分回路７５における積分信号■を順次反転するように
設けられたインバータ７６．７７によって４′１り成さ
れている。またこの第６図に示すリセット回路を用いる
３８合、前記カウンタ回路５２は信号ＣＩ）をカウント
するように接続される。この第６図に示すリセット回路
は第７図のタイミングチャートに示すように動作する。

すなわち、カウンタ回路５２がカウントアツプしてフリ
ラフ０フロフプ回路５３がセットされ、この後に信号Ｃ
８Ｔがルベルに立上ると、インバータ７２の出力信号に
よってＭ倍回路７５のイ貴分信号■は順次上昇する。そ
してこの信号■がインバータ７６の回路しきい値電圧”
ｔｌｉに達すると、このインパーク７６の出力信号■は
０レベルに低下する・これＧζ続くインバータ７７から
の出力信号ＣＴ　１’は１，１号■と（は逆にルベルに
立上る〇上記インバータ７７の出力信号ＣＴ　１．’は
りセラ）　イ＝−号として前記フリップフロップ回路５
３に入力されるので、この信号ＣＴＩ’がルベルに立上
った仮に７９２７０７０２１回路５３がリセットされ、
この後、信号Ｃ３Ｔは０レベルにされる。この結果、信
号Ｃ８Ｔは第５図の場合と同様に一定周期で所定期間毎
に間欠的にルベルに設定される。

また、上記各実施例回路によｉｚば、発振回路４ノは常
時、一定周波数で動作しており、従来のように周波数を
切シ換えたり動作を停止させたシする必要がないので、
この発振回路４ノの’！＋”ｊ成は従来よシも簡単にす
ることができる。

〔発明の効果〕

以上説明したようにこの発明によれば、演算処理時間が
非演算処理時間にくらべてはるかに長いか、もしくは常
に演算状態にされる演算処理回路を有しながらも、省電
力化を達成することができる半導体集私回路を提供する
ことができる。

【図面の簡単な説明】

第１図は従来のＬＳＩの構成を示すブロック図、第２図
はこの発明の一実施例に係るＬＳＩの構成を示すブロッ
ク図、第３図は第２図中の制御回路の具体的構成を示す
ブロック図、第４図は第３図の制御回路の一部をさらに
具体的にした全体の回路図、第５図は上記実施例回路の
動作を示すタイ′ミングチ、、−）　、第６図はこの発
明の変形例の回路図、第７図は’／７Ｊ　６図回路の動
作を示すタイミングチャートでδる。２０・・・入力装置、′１″、３０・・・表示装置’、
４０・・・ＬＳＩ（半一、−Ｌｊ本集７渣回路）、４ノ
・・・発振回路、４２・・・クロック・ぐルス託生回ｕ
’３．４３・・・演ぶン、処理回ｊ洛、４４”・Ｗｊｌ
ｉ　？ｊｊｉ回＋Ｍ：５　％　５１　＃　５２・・・力
’）　／り回路、５３・・・フリップフロップ回路、５
４・・・リセット信号発生回路、＋５５・・・オートク
リア回出１畑人代」ξ人　グ１ゝ理士　鈴　江　武　彦
鰯、５　目第　６　図第　７１ ′ＣＴ　１’　−一一一−１−一一

Claims

【特許請求の範囲】

（１）　発振回路と、この発振回路の出力信号から内部
駆動用のクロック信号を発生するクロック信号発生回路
と、上記クロック信号に基づいて動作が制御される内部
回路と、上記クロック信号発生回路を所定周期で間欠動
作させる制御回路とを具（＋＋ｆｔ　ｌ、たことを特徴
とする半心体集租回路。
（２）　前記′ｌｆｊ！Ｉ御回路によシ前記クロック信
号発生回路の動作か停止される際に、前記内部回路の状
態が前記制御回路によって一義的に設定される特許請求
の範囲第１項に記載の半にヌ体集積回路。
（３）　前記制御回路は、前記発振回路の出力イへ号を
カウントする第１カウンタ回路と、この第１カウンタ回
路の出力信号をカウントする第２カウンタ回路と、この
６１３２力ウンタ回路の出力信号によってセットされ上
記第１カウンタ回路の出力信号によってリセットされる
フリップフロップ回路と、このフリップフロップ回路が
セットされた後に上記第１１第２カウンタ回１・ｌ［１
のカウント状態をリセットするリセット回１烙とから構
成され、前記クロック信号発生回路は上記フリップフロ
ップ回路のセット期間にその動作が停止されるように構
成されている特π［Ｎ占］１ミの範囲２９１項に記載の
半導体県債回路。
（４）前記制欲！ｊ回路は、前記発振回路の出力信号を
カウントするカウンタ回路と、とのカウンタ回路の出力
信号によってセットされるフリラフ０フロ２フ０回路と
、上記フリップフロップ回路の出力信号を所定の時定数
で積分しこの４’＞’を分信号を所定のしきい値電圧と
比較して上記フリップフロツノ回路にリセット信号を供
給するｎ１１リセット回路と、上記７１２１７０２７０
回路がセットされた後Ｑて上記カウンタ回路のカウント
状態をリセットする第２リセット回路とからイ１ジ成さ
れ、前記クロック信号発生回路は上ｍｌフリツノフロッ
プ回路のセット共１間にその動作が停止されるように招
成さｙｔでいるｔ１ケ許請求の範囲第１項に記Ｊの半ξ
Ｓイ）附１〜オシ′、回路。