JPS6065317A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6065317A JPS6065317A JP58172568A JP17256883A JPS6065317A JP S6065317 A JPS6065317 A JP S6065317A JP 58172568 A JP58172568 A JP 58172568A JP 17256883 A JP17256883 A JP 17256883A JP S6065317 A JPS6065317 A JP S6065317A
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- 230000008859 change Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は消費電力のt」IJ *’、が可能な半冶8
体衣ミ積回路に関する。
体衣ミ積回路に関する。
最近、大規模集積回路(LSI )の省電力化が社み、
電池気圧で、駆動できるものが多くなってきている。こ
のように(Lj池定電圧1弘勤さ)′LるLSIでは、
省電力化を効果的に構成するためにクロックストップ方
式と呼ばれているクロック制御技術を採用しているもの
がある。
電池気圧で、駆動できるものが多くなってきている。こ
のように(Lj池定電圧1弘勤さ)′LるLSIでは、
省電力化を効果的に構成するためにクロックストップ方
式と呼ばれているクロック制御技術を採用しているもの
がある。
第1図は上記クロックストツノ方式を採用した、従来の
LsIの(−1“、1成を示すブロック図である。
LsIの(−1“、1成を示すブロック図である。
第1図において10はクロックストップ方式勿採用して
省電力化が図られたLSIである。このLSI 10は
入力装置20からの入力に応じて演算処理を実行し、そ
の結果ケたとえば液晶表示素子を用いた表示装置3oで
表示させる用途に使用されるものである。さらに上記L
SI 70は発振周波数が可銑の発振回路11と、この
発振回路1)の出力信号CPを分周して2相のクロック
パルスφl 、φ2を発生するクロックパルス発生回路
12と、−り記2相のクロック・?ルスφ1 、φ2に
基づいて’1fJb作がf!!IJ御され、目IJ記入
力装置20からの入力に応じた演Ω−処理を実行しかつ
その演算結果を前記表示装置3θに出力する演算処理回
路13と、この演算処理回路13の稼働状態に応じた信
号op//Nopが入力さノ12、この(fi号に基づ
いて上記発振回路11.クロックツeルス発生回路12
.演算処理回路13おまひ前も己入力装置201表示装
危3oそれぞり、の動作をi!i1.制御するだめの制
御信号5TOPを発生ずる制御回路)4とから構成され
ている。 ′このような構成において、LsIlo内の
演算処理回路13には演1T状態と非ti算状態(表示
状7π)との2つの状態が存在しておシ、演算状態のと
きには入力装置2θから入力された演39゜命令に従っ
て演算処理回ひ13が処理を実行する。この処JJ’専
の際に演算処理回路13は、前記制?j1]回路14が
その出力信+3STOPをリセットするように信号OP
/N OPのレベルを設定する。信号5TOPがリセ
ット状態の期間、発振回路11は高周波数で元ヨ辰しか
つクロックツ9ルスジa生回路12は高周波数の2相ク
ロツクパルスφ1 。
省電力化が図られたLSIである。このLSI 10は
入力装置20からの入力に応じて演算処理を実行し、そ
の結果ケたとえば液晶表示素子を用いた表示装置3oで
表示させる用途に使用されるものである。さらに上記L
SI 70は発振周波数が可銑の発振回路11と、この
発振回路1)の出力信号CPを分周して2相のクロック
パルスφl 、φ2を発生するクロックパルス発生回路
12と、−り記2相のクロック・?ルスφ1 、φ2に
基づいて’1fJb作がf!!IJ御され、目IJ記入
力装置20からの入力に応じた演Ω−処理を実行しかつ
その演算結果を前記表示装置3θに出力する演算処理回
路13と、この演算処理回路13の稼働状態に応じた信
号op//Nopが入力さノ12、この(fi号に基づ
いて上記発振回路11.クロックツeルス発生回路12
.演算処理回路13おまひ前も己入力装置201表示装
危3oそれぞり、の動作をi!i1.制御するだめの制
御信号5TOPを発生ずる制御回路)4とから構成され
ている。 ′このような構成において、LsIlo内の
演算処理回路13には演1T状態と非ti算状態(表示
状7π)との2つの状態が存在しておシ、演算状態のと
きには入力装置2θから入力された演39゜命令に従っ
て演算処理回ひ13が処理を実行する。この処JJ’専
の際に演算処理回路13は、前記制?j1]回路14が
その出力信+3STOPをリセットするように信号OP
/N OPのレベルを設定する。信号5TOPがリセ
ット状態の期間、発振回路11は高周波数で元ヨ辰しか
つクロックツ9ルスジa生回路12は高周波数の2相ク
ロツクパルスφ1 。
φ2を発生する。このとき、演算処理回路13ばこの高
い周波数の2相クロツクA)レスφ□ 。
い周波数の2相クロツクA)レスφ□ 。
φ2に基づいて動作するので、演算処理の実行速度が速
くなり、演♂i−処理の畏行は灼時間で完了される。
くなり、演♂i−処理の畏行は灼時間で完了される。
次に、演算処理の実行が完了し、表示装置30VCてそ
の処J!:2 +i吉果が表示されている非J↑L詩二
状J:県のとき、演算処理回路13(d、、前記制御回
路14がその出力信号5TOPをセットするように信号
OP 、、’iq OPのレベルを設定する。信号5T
OPがセット状m4の期間では、発振回路1)が低周波
数で発振しかつクロック/、oルス発生回路12は低周
波数の2(目クロックパルスφl 、φ2を発生する。
の処J!:2 +i吉果が表示されている非J↑L詩二
状J:県のとき、演算処理回路13(d、、前記制御回
路14がその出力信号5TOPをセットするように信号
OP 、、’iq OPのレベルを設定する。信号5T
OPがセット状m4の期間では、発振回路1)が低周波
数で発振しかつクロック/、oルス発生回路12は低周
波数の2(目クロックパルスφl 、φ2を発生する。
このとき、発振回路1)およびクロックパルス発生回路
12はともに低周波数で動作しているので、この両回路
11.12における消費電力が大幅に削減され、これに
よりLS11θとしての省電力化が達成されている。
12はともに低周波数で動作しているので、この両回路
11.12における消費電力が大幅に削減され、これに
よりLS11θとしての省電力化が達成されている。
またさらに従来では、表示装置3θにおいである時間だ
け表示した後に、発振回路11の出力信号CPおよびク
ロックパルスφ1 、φ271I:直流レベルに固定し
、LSIとしての機能をすべて停止させるようなものも
ある。
け表示した後に、発振回路11の出力信号CPおよびク
ロックパルスφ1 、φ271I:直流レベルに固定し
、LSIとしての機能をすべて停止させるようなものも
ある。
〔背景技術の問題点〕
従来のLSIで採用されているような省電力化のための
クロック制御技術は、演算処理時間に対して非演算処理
時間の方がはるかに長いものに採用して初めて省電力効
果が達成されるものである。しかしながら、演算処理時
間が非演39−処理時間よシもはるかに長くなるような
用途に用いられるLSIや、常に演算状態にされるLS
Iたとえば表示状態を常に変化させる必要のあるLSI
、等に上記したようなりロック制御技術孕採用しても
省電力効果を達成することができない。このため、上記
のように演算処理時間が長いLSIや常に演Σy状態に
されるLSIを、電流容量の小さな太醪重池で1駆動す
ることが困打りであるという欠点がある。
クロック制御技術は、演算処理時間に対して非演算処理
時間の方がはるかに長いものに採用して初めて省電力効
果が達成されるものである。しかしながら、演算処理時
間が非演39−処理時間よシもはるかに長くなるような
用途に用いられるLSIや、常に演算状態にされるLS
Iたとえば表示状態を常に変化させる必要のあるLSI
、等に上記したようなりロック制御技術孕採用しても
省電力効果を達成することができない。このため、上記
のように演算処理時間が長いLSIや常に演Σy状態に
されるLSIを、電流容量の小さな太醪重池で1駆動す
ることが困打りであるという欠点がある。
この発明は上記のような事情を考知、してなされたもの
で心シ、その目的は、演算処理時間が非演37.’シ処
理時間にくらべてはるかに長いが、もしくは常に演算状
態にされる演’tE処理回路を有しながらも、省電力化
を辻成することができる半導体集積回路を提供すること
にある。
で心シ、その目的は、演算処理時間が非演37.’シ処
理時間にくらべてはるかに長いが、もしくは常に演算状
態にされる演’tE処理回路を有しながらも、省電力化
を辻成することができる半導体集積回路を提供すること
にある。
上記目的を辻成するためこの発明にあっては、発振回路
は常時一定周波数で動作させ、この発振回路の出力信号
から内部g動用のクロック信号を発生するクロック信号
発生回路を所定周期で間欠動作させることによって発振
回路を除く他の回路の/4電力化をri UX、するよ
うにした半冶・体重に積回路が提供されている。
は常時一定周波数で動作させ、この発振回路の出力信号
から内部g動用のクロック信号を発生するクロック信号
発生回路を所定周期で間欠動作させることによって発振
回路を除く他の回路の/4電力化をri UX、するよ
うにした半冶・体重に積回路が提供されている。
以下、図面を参照してこの発明の一実施例を説明する。
第2図はこの発明に係る半)、+7体’、?: J’l
’1回路(LSI)を、前記第]図に7〒モず従来のも
のと同様に、入力装fj;、:からの入力に応じて演算
処理を実行しその結果を液晶表示素子を用い/こ表示’
ARMで表示さぜる用途のものに実施し/こ場合の手ル
成を示すブロック図である。図に」9いて4゜はLSI
であI)、2o、3oは従来と同好に入力装置6と表示
F、猶である。
’1回路(LSI)を、前記第]図に7〒モず従来のも
のと同様に、入力装fj;、:からの入力に応じて演算
処理を実行しその結果を液晶表示素子を用い/こ表示’
ARMで表示さぜる用途のものに実施し/こ場合の手ル
成を示すブロック図である。図に」9いて4゜はLSI
であI)、2o、3oは従来と同好に入力装置6と表示
F、猶である。
上記LSI 40内には、発振回路4ノ、クロックパル
ス発生回路42.演算処理回路43および1711 I
11回fr’j’s 44が設けられている。
ス発生回路42.演算処理回路43および1711 I
11回fr’j’s 44が設けられている。
上記発振回路41(+2;、LSI40VC電源電圧が
供、諭されると、一定周波数で常時発振するものである
。この発振回路4)の出力信号cpはクロック・ぐルス
発生回路42および制作11回路44に並列的に供給さ
れる。クロックパルス発生回路42はWilJ御回路4
4から出力される制御信号C8Tが一方レベルに設定さ
れているときのみに動作し、動作時にυ:発J辰回路4
ノからの出力信+icpを分周して2相のクロックi<
’ルスφ1 。
供、諭されると、一定周波数で常時発振するものである
。この発振回路4)の出力信号cpはクロック・ぐルス
発生回路42および制作11回路44に並列的に供給さ
れる。クロックパルス発生回路42はWilJ御回路4
4から出力される制御信号C8Tが一方レベルに設定さ
れているときのみに動作し、動作時にυ:発J辰回路4
ノからの出力信+icpを分周して2相のクロックi<
’ルスφ1 。
φ2を発生する。このクロックパルスφl 。
φ2は演τ;1処理回路43に供給される・演算処理回
路43は、上記2 ;i’lJのクロック・ぐルスφ1
。
路43は、上記2 ;i’lJのクロック・ぐルスφ1
。
φ2が供給されているときにこの両パルスにスtづいて
動作が制価Iされ、前記入力装置20から入力される演
6゛ヤニ命令に応じた演算処理を実行し、その演3つ結
果を前記表示装置30に出力する。
動作が制価Iされ、前記入力装置20から入力される演
6゛ヤニ命令に応じた演算処理を実行し、その演3つ結
果を前記表示装置30に出力する。
上記!1ill ’IJ1回路44は、」二記発振回路
4ノの出力(Fj郵CPをカウントすることによって、
一定周ルjで所定期間勿(てルベルに設定される前記制
御信号C8Tを発生する。この制御信号C8Tは上記ク
ロックパルス発生回路42.演算処理回路43、入力装
置υ20および表示装置30に並列的に供^−介されて
いる。そしてこの制御信号C3Tのレベルが、クロック
パルス発生回路42が動作しない方のレベルに設定され
ているときには、この制fi!If信号C3Tによって
演算処理回路13゜入力装置20および表示装置30そ
れぞれの内部状JA;が、電力消費を生じないように−
t:、 、−,1,、に設定さ′j′Lるよ4うになっ
てい乙。
4ノの出力(Fj郵CPをカウントすることによって、
一定周ルjで所定期間勿(てルベルに設定される前記制
御信号C8Tを発生する。この制御信号C8Tは上記ク
ロックパルス発生回路42.演算処理回路43、入力装
置υ20および表示装置30に並列的に供^−介されて
いる。そしてこの制御信号C3Tのレベルが、クロック
パルス発生回路42が動作しない方のレベルに設定され
ているときには、この制fi!If信号C3Tによって
演算処理回路13゜入力装置20および表示装置30そ
れぞれの内部状JA;が、電力消費を生じないように−
t:、 、−,1,、に設定さ′j′Lるよ4うになっ
てい乙。
第3図に上記2152図11」のイ!i’lも・す回F
1シ44の凸体的(1−Y成′2示すブロック図である
。第31:/、1において、前記発振回路41からの出
力信−舅Cp i佳カウンタIFJ 路57に供給され
る。このカウンタ回路、51 iよ上記信号cpを1/
10分周し′に信号CTIを出力し、この出力信号CT
lけもう1つのカウンタI’d ffi′+−r 52
にカヮント入力として徂1腎、)て\−11゜るとと・
しにノリツブフロップ回h’:S 、5.3 kこり一
1ζット入力として1共給される。上ハ己カウンタ回j
1652はカウンタ回路51の出力信号CT7をさらに
1/2分周して信号CT2を出力する。この信−号CT
2iは上記フリソゾブロック°ill ::’2G夕9
にセット人力として供桁さ、+1.る。上記フリッゾフ
ロップ回路53のセット出力化5%&:l: F)iJ
ii、: fiill i第1111汀号C3Tとし
て前記クロッタノ?ルス発生回1・′h42を始めとす
る各回路に供給されるとともに、リセット信号発生回路
54にも供給される。上、尼すセット信号発生回路54
は、上記フリップフロッ70回F各、グ3力;セットさ
れメこ〆に上り己カウンタ回路51 H52のカウント
状Mlを初期の状態にリセットするためのリセット信号
RESを発生ずるものてあり、この信号RESはカウン
タ回路51.52のリセッF 嬬子に供f1名される。
1シ44の凸体的(1−Y成′2示すブロック図である
。第31:/、1において、前記発振回路41からの出
力信−舅Cp i佳カウンタIFJ 路57に供給され
る。このカウンタ回路、51 iよ上記信号cpを1/
10分周し′に信号CTIを出力し、この出力信号CT
lけもう1つのカウンタI’d ffi′+−r 52
にカヮント入力として徂1腎、)て\−11゜るとと・
しにノリツブフロップ回h’:S 、5.3 kこり一
1ζット入力として1共給される。上ハ己カウンタ回j
1652はカウンタ回路51の出力信号CT7をさらに
1/2分周して信号CT2を出力する。この信−号CT
2iは上記フリソゾブロック°ill ::’2G夕9
にセット人力として供桁さ、+1.る。上記フリッゾフ
ロップ回路53のセット出力化5%&:l: F)iJ
ii、: fiill i第1111汀号C3Tとし
て前記クロッタノ?ルス発生回1・′h42を始めとす
る各回路に供給されるとともに、リセット信号発生回路
54にも供給される。上、尼すセット信号発生回路54
は、上記フリップフロッ70回F各、グ3力;セットさ
れメこ〆に上り己カウンタ回路51 H52のカウント
状Mlを初期の状態にリセットするためのリセット信号
RESを発生ずるものてあり、この信号RESはカウン
タ回路51.52のリセッF 嬬子に供f1名される。
さらに第3図において、55はLSI 40 K ’t
ri源電圧がイ」(給された1力;にオートクリア信号
A’Cを発生するオートクリア回路であり、ここで発生
されるオートクリア信号ACは上記ノリッゾフロソノ回
fl’353およびリセット信号発生回路54に供給さ
れる。
ri源電圧がイ」(給された1力;にオートクリア信号
A’Cを発生するオートクリア回路であり、ここで発生
されるオートクリア信号ACは上記ノリッゾフロソノ回
fl’353およびリセット信号発生回路54に供給さ
れる。
第71図ばり、τ3121 (D ’rG!I tまr
1回F;1において、フリップフロップ回路54〕とリ
セット信号発生回路54とお具体的にしブと1iiiJ
札11回路全体の’flV成を示す回路図でしる。8.
34図にδ・いて、カウンタ回路5ノはたとえばバイナ
リカウンタを5段1ば列ji 1.元して副成されるも
のでおり、カウンタ回路52は1つのバイナリカウンタ
で1+4成されている。フリップフロップ回路53は図
示するように、3人力のNORダート56と2人力のN
ORゲート57とで4”+4成されている。そして上記
3人力NORゲート56には入力としてカウンタ回路5
1の出力・重量CTI 、オートクリア(6号ACおよ
び2人力NORゲ−ト57の出力信号が入力さ)92、
上記2人力NORケ゛−1・57には入力としてカウン
タ回路52の出力信号CT2と上n12 d入力N0I
Iケ゛−ト56の出力信号が入力され、る。このフリッ
プフロラフ0回路53では、3人力N0IRケ゛−ト5
6の出力・1言号がセット出力信)3とさtし、この信
号がC3Tとして出力されるとともにリセット信号発生
回路54に供、拾される。このリセット信号発生回路5
4は図示するように、[1ノ号で1の男」間Qて動作が
可能なりロックドインバータ58、信号cpのjj旧1
4]に11力作が可能なり■」7クドインパータ59.
インバータに0,61.2人力のORダート62および
2人力のN Ai、’JDケ゛−トロ3から4i’;
jJiさり、ている。そ−して上1、己フリツノ0フロ
ッゾ回路530出カイロ号(C3T )は上記2個のク
ロックドインバータ、S R、59を直グ11に介して
上記ORヶ″′−1・62の一方入力)シjMにイ」;
票′j1されるとともに、上記インバータ60を介して
ORゲート62の他方入力端に供給される。上記ORゲ
ート62の出力信号は上記NANDケ9−トロ3の入力
端に供給され、このNANDゲート63の他方入力端に
はインバータ61を介して前記オートクリア信号ACが
供給される。
1回F;1において、フリップフロップ回路54〕とリ
セット信号発生回路54とお具体的にしブと1iiiJ
札11回路全体の’flV成を示す回路図でしる。8.
34図にδ・いて、カウンタ回路5ノはたとえばバイナ
リカウンタを5段1ば列ji 1.元して副成されるも
のでおり、カウンタ回路52は1つのバイナリカウンタ
で1+4成されている。フリップフロップ回路53は図
示するように、3人力のNORダート56と2人力のN
ORゲート57とで4”+4成されている。そして上記
3人力NORゲート56には入力としてカウンタ回路5
1の出力・重量CTI 、オートクリア(6号ACおよ
び2人力NORゲ−ト57の出力信号が入力さ)92、
上記2人力NORケ゛−1・57には入力としてカウン
タ回路52の出力信号CT2と上n12 d入力N0I
Iケ゛−ト56の出力信号が入力され、る。このフリッ
プフロラフ0回路53では、3人力N0IRケ゛−ト5
6の出力・1言号がセット出力信)3とさtし、この信
号がC3Tとして出力されるとともにリセット信号発生
回路54に供、拾される。このリセット信号発生回路5
4は図示するように、[1ノ号で1の男」間Qて動作が
可能なりロックドインバータ58、信号cpのjj旧1
4]に11力作が可能なり■」7クドインパータ59.
インバータに0,61.2人力のORダート62および
2人力のN Ai、’JDケ゛−トロ3から4i’;
jJiさり、ている。そ−して上1、己フリツノ0フロ
ッゾ回路530出カイロ号(C3T )は上記2個のク
ロックドインバータ、S R、59を直グ11に介して
上記ORヶ″′−1・62の一方入力)シjMにイ」;
票′j1されるとともに、上記インバータ60を介して
ORゲート62の他方入力端に供給される。上記ORゲ
ート62の出力信号は上記NANDケ9−トロ3の入力
端に供給され、このNANDゲート63の他方入力端に
はインバータ61を介して前記オートクリア信号ACが
供給される。
次に第3図に示すような回路を、電流容量の小さな太陽
電池で、a4F″’JJする場合の動作を第5図のタイ
ミングチャートを用いて説明する。なお、第5図におけ
る信号■、■、■、■は、第4図中のNORダート57
.クロックドインバータ5B 、クロックドインバータ
59 、インバータ6θおよびORゲート62それぞれ
の出力信号である。
電池で、a4F″’JJする場合の動作を第5図のタイ
ミングチャートを用いて説明する。なお、第5図におけ
る信号■、■、■、■は、第4図中のNORダート57
.クロックドインバータ5B 、クロックドインバータ
59 、インバータ6θおよびORゲート62それぞれ
の出力信号である。
寸ず、図示しない太陽電池がイ動いて、その出力電圧■
が第5図に示すように+VDDになると、第2図中の発
振回路41が動作を開始して信号cpを順次出力すると
ともに、第3図、第4図中のオートクリア回路55が所
定期間ルベルとなるオートクリア信号Act出力する。
が第5図に示すように+VDDになると、第2図中の発
振回路41が動作を開始して信号cpを順次出力すると
ともに、第3図、第4図中のオートクリア回路55が所
定期間ルベルとなるオートクリア信号Act出力する。
このオートクリア信号ACが出力されることにより、フ
リップフロップ回路53が初期状たkK段設定れ、信号
CSTがOレベルに、信号■が■レベルにそれぞれ設定
される。さらに−上記オートクリア信号ACによって、
リセット信号発生回路54内のNANDゲート63の出
力信号ずなゎらリセット信号RFJSが強制的にIt
1 nレベルにNK kされる。址/ヒ上記信号RES
がルベルに設定されているとき、カウンタ回路51,5
2は信号CPをカウントしない。
リップフロップ回路53が初期状たkK段設定れ、信号
CSTがOレベルに、信号■が■レベルにそれぞれ設定
される。さらに−上記オートクリア信号ACによって、
リセット信号発生回路54内のNANDゲート63の出
力信号ずなゎらリセット信号RFJSが強制的にIt
1 nレベルにNK kされる。址/ヒ上記信号RES
がルベルに設定されているとき、カウンタ回路51,5
2は信号CPをカウントしない。
次にオートクリア期間が経過して信号ACが0レベルに
なると、リセット信号発生回路54のインバータ61の
出力信号はルベルに反転する。このとき、信号CST
l−1’ Qレベルであシ、リセット信号発生回路54
内のインバータ6゜の出力信号は予めルベルに、これに
続(ORゲート62の出力信号も予めルベルにそれそ゛
れ設定されているので、上記インバータ6)の出力信号
がルベルに反転した後にリセット信号RESは0ビペル
に反転する。上記信号RESがOレベルに反転すること
にょ力、カウンタ回路51,52は信号CPもしくは信
号CTIのカウントをLA boする。カウンタ回路5
ノは48号CPを1/10分周してイ5+iCT lを
出力し、ざらにカウンタ回k“552は・1)号CTI
を1/2分周して信七″CT2を出力する。いま必5図
中のtlのタイミングでカウンタ回路52がカウントア
ツプし、その出力信号CT2がルベルに立上ると、フリ
ップフロップ回路53がセットされ、信号■がルベルか
ら0レベルに、信号C8Tがこれとは逆に0レベルから
ルベルにそれぞれ反転する。
なると、リセット信号発生回路54のインバータ61の
出力信号はルベルに反転する。このとき、信号CST
l−1’ Qレベルであシ、リセット信号発生回路54
内のインバータ6゜の出力信号は予めルベルに、これに
続(ORゲート62の出力信号も予めルベルにそれそ゛
れ設定されているので、上記インバータ6)の出力信号
がルベルに反転した後にリセット信号RESは0ビペル
に反転する。上記信号RESがOレベルに反転すること
にょ力、カウンタ回路51,52は信号CPもしくは信
号CTIのカウントをLA boする。カウンタ回路5
ノは48号CPを1/10分周してイ5+iCT lを
出力し、ざらにカウンタ回k“552は・1)号CTI
を1/2分周して信七″CT2を出力する。いま必5図
中のtlのタイミングでカウンタ回路52がカウントア
ツプし、その出力信号CT2がルベルに立上ると、フリ
ップフロップ回路53がセットされ、信号■がルベルか
ら0レベルに、信号C8Tがこれとは逆に0レベルから
ルベルにそれぞれ反転する。
ここで、リセット信号発生回路54に」?いて、クロッ
7/トインパータ58.59は直列接続されており、し
かも互いに位相が異なる信号U。
7/トインパータ58.59は直列接続されており、し
かも互いに位相が異なる信号U。
CPに同よりコして動作するので、一方のクロックドイ
ンバータ58の出力信号■は信号C3Tの変化から信号
CPの半ビット分遅れて。レベルに反転し、他方のクロ
ックドインバータ59の出力信号■は信号■からさらに
信号cpの半ビット分遅れてルベルに反転する。した7
パっで、信@ C8Tがルベルに反転した後に、リセッ
ト信号発生回路54内のORゲートθ2の出方dii号
■は’IN @ (: Pの1ビツトの期間だり0レベ
ルに設定される。一方、インバータ6)の1−1)ツ月
5゜号F丁(性ルベルであるので、)、記・18号■が
〇レベルの期間にり、セット信づJ郡S超月レベル1c
設定される。すなわち、フリップフロップ回路53のセ
ット後は、信号RESが信号CPの1ビツトのIvJ間
だけルベルにされるので、カウンタ回路51,5;lは
リセット状態にされる。したがって、この後にカウンタ
回路51 、.5 ;!は丁l〕びOの状態からカウン
トを開始する。そして次にカウンタ回路51の出力(g
号cT1が第5図中のt2のタイミングでルベルに立上
ると、フリップフロップ回路53は今度はリセットされ
て、信号C8Tが0レベルに、信@(1)がルベルにそ
れぞれ反転する。さらにこの後、クロックドインバータ
58の出力信号■がルベルに反転し、クロックドインバ
ータ59の出カ信刊■がOレベ)l/に反転する。した
がってこの時、信号RESは変化せずOレベルのま丑で
ある。その後、カウンタ回路、51# 52はカウンタ
を続行し、カウンタ回路52が1i■びカウントアツプ
した後は上記と同様に信号C3Tがルベルにされ、さら
にリセット信号RESが所定期間ルベルに設定されてカ
ウンタ回路51.52がリセット状態にされる。以下、
同格の尚作75盲涜シ返し行なわれることにより、制御
回路44から出力される信号C8T (r:F、 T
1の周期でT2のIq間毎に間欠的にルベルに設定され
る。
ンバータ58の出力信号■は信号C3Tの変化から信号
CPの半ビット分遅れて。レベルに反転し、他方のクロ
ックドインバータ59の出力信号■は信号■からさらに
信号cpの半ビット分遅れてルベルに反転する。した7
パっで、信@ C8Tがルベルに反転した後に、リセッ
ト信号発生回路54内のORゲートθ2の出方dii号
■は’IN @ (: Pの1ビツトの期間だり0レベ
ルに設定される。一方、インバータ6)の1−1)ツ月
5゜号F丁(性ルベルであるので、)、記・18号■が
〇レベルの期間にり、セット信づJ郡S超月レベル1c
設定される。すなわち、フリップフロップ回路53のセ
ット後は、信号RESが信号CPの1ビツトのIvJ間
だけルベルにされるので、カウンタ回路51,5;lは
リセット状態にされる。したがって、この後にカウンタ
回路51 、.5 ;!は丁l〕びOの状態からカウン
トを開始する。そして次にカウンタ回路51の出力(g
号cT1が第5図中のt2のタイミングでルベルに立上
ると、フリップフロップ回路53は今度はリセットされ
て、信号C8Tが0レベルに、信@(1)がルベルにそ
れぞれ反転する。さらにこの後、クロックドインバータ
58の出力信号■がルベルに反転し、クロックドインバ
ータ59の出カ信刊■がOレベ)l/に反転する。した
がってこの時、信号RESは変化せずOレベルのま丑で
ある。その後、カウンタ回路、51# 52はカウンタ
を続行し、カウンタ回路52が1i■びカウントアツプ
した後は上記と同様に信号C3Tがルベルにされ、さら
にリセット信号RESが所定期間ルベルに設定されてカ
ウンタ回路51.52がリセット状態にされる。以下、
同格の尚作75盲涜シ返し行なわれることにより、制御
回路44から出力される信号C8T (r:F、 T
1の周期でT2のIq間毎に間欠的にルベルに設定され
る。
第2図において、クロックツやルス発生回路42は、上
記制御回路44から出力きれる信号C8TがOレベルの
とき(ただしオートクリア期間は除く)、発振回路41
からの出力信号cpを分周してクロックパルスφl 、
φ2をllffl次発生する。さらに信+′jC8Tが
Oレベルのとき、演算処理回路43.入力装置20およ
び表示装器30はそれぞれ動作可能状態となる。この状
態のときに人力装−i1’ff−20から演算命令が入
力すれは、演算処理回路43はその命令に応じた波釘処
理を実行し、その結果を表示装置30に出力する。ずな
わち、信号C3TがOレベルの期1!jj i、ll、
演1に処理回路43を始めとする回11゛′^が動作す
る演算ル」間となシ、LS140における消そ)゛°電
力がj盲犬するので、太1の電池の出力電圧Vはへ:、
5 Mに示すように放電によって九[1次低下する。
記制御回路44から出力きれる信号C8TがOレベルの
とき(ただしオートクリア期間は除く)、発振回路41
からの出力信号cpを分周してクロックパルスφl 、
φ2をllffl次発生する。さらに信+′jC8Tが
Oレベルのとき、演算処理回路43.入力装置20およ
び表示装器30はそれぞれ動作可能状態となる。この状
態のときに人力装−i1’ff−20から演算命令が入
力すれは、演算処理回路43はその命令に応じた波釘処
理を実行し、その結果を表示装置30に出力する。ずな
わち、信号C3TがOレベルの期1!jj i、ll、
演1に処理回路43を始めとする回11゛′^が動作す
る演算ル」間となシ、LS140における消そ)゛°電
力がj盲犬するので、太1の電池の出力電圧Vはへ:、
5 Mに示すように放電によって九[1次低下する。
一方、信号C3Tがルベルのときにtitクロックパル
ス発生回g942は動作しないので、クロックパルスφ
l 、φ2は発生されない。捷ブとこのルベヤの信号C
8Tによって、演算処理回路43の内部状態が電力j!
”J ’jをを牛じないでかつ以前のュータ葡保持J゛
る上うに一義的に設定さ、iL 、同着・に入力装置2
0の内部状態も′屯カ消費を生じないように−うぬ的に
設定され、さらに表斥4・°装置30では抵示が行なわ
れなりように内部状態が一リC日′月で設定される。す
なわぢ、信号C8Tがルベルの肋間は、クロック・やル
ス発生回路42.演算処理回路43.入力装置2θおよ
び表示源f1′(30における消費重力が大幅に低減さ
ノシる非演、葬期同となシ、LSI 40に分ける消費
電力がf’jlJ減されるので、太Vフ′lZ j他の
出力電圧Vは第5図に示すよう(で充電によって)閃次
上弁する。
ス発生回g942は動作しないので、クロックパルスφ
l 、φ2は発生されない。捷ブとこのルベヤの信号C
8Tによって、演算処理回路43の内部状態が電力j!
”J ’jをを牛じないでかつ以前のュータ葡保持J゛
る上うに一義的に設定さ、iL 、同着・に入力装置2
0の内部状態も′屯カ消費を生じないように−うぬ的に
設定され、さらに表斥4・°装置30では抵示が行なわ
れなりように内部状態が一リC日′月で設定される。す
なわぢ、信号C8Tがルベルの肋間は、クロック・やル
ス発生回路42.演算処理回路43.入力装置2θおよ
び表示源f1′(30における消費重力が大幅に低減さ
ノシる非演、葬期同となシ、LSI 40に分ける消費
電力がf’jlJ減されるので、太Vフ′lZ j他の
出力電圧Vは第5図に示すよう(で充電によって)閃次
上弁する。
このように上記5jこ絶倒14 r’lは、jjl:制
御回路44からのf(1]御イ1;号C8Tによってク
ロック・9ルス発生回路42および潰釘処[″g!回1
・−1143を、演算処理回路43の稼佼1状11;と
(l±無関係に〕刀足周期で間欠動作さぜるようにt7
たものである。このため、LSI40内の演1′f:処
胛回路43に49ける演算処理時間が非濱(;、l:処
理11キ間にくらべてはるかに長いような場合、もしく
は常に演8丁状ζ:;にされるようなJ))合でも、世
1′;℃処理回路43の動作を一定111間停止さぜる
こと(Cよって、LSI 40の省電力化をコー:万戊
することができる。な」っ・、前δ已信郵C3Tが0レ
ベルとなっているJi、、’J間は電源のT、流伊:給
能力価−[・1に設定し、ルベルとガっている1111
間は′1ユ源のt枠部に要する。jt小ル」間におさえ
るよう[設定するとともに涙示装置3θにおける表示品
位が損なわれない範囲に設定する必要がある。!、た、
省電力化が遅U(、されるために、上記のような用途に
用いられるLSI 4oを、電流容hYが小さな太[;
ワ電池で1駆動することがl)J能になった。
御回路44からのf(1]御イ1;号C8Tによってク
ロック・9ルス発生回路42および潰釘処[″g!回1
・−1143を、演算処理回路43の稼佼1状11;と
(l±無関係に〕刀足周期で間欠動作さぜるようにt7
たものである。このため、LSI40内の演1′f:処
胛回路43に49ける演算処理時間が非濱(;、l:処
理11キ間にくらべてはるかに長いような場合、もしく
は常に演8丁状ζ:;にされるようなJ))合でも、世
1′;℃処理回路43の動作を一定111間停止さぜる
こと(Cよって、LSI 40の省電力化をコー:万戊
することができる。な」っ・、前δ已信郵C3Tが0レ
ベルとなっているJi、、’J間は電源のT、流伊:給
能力価−[・1に設定し、ルベルとガっている1111
間は′1ユ源のt枠部に要する。jt小ル」間におさえ
るよう[設定するとともに涙示装置3θにおける表示品
位が損なわれない範囲に設定する必要がある。!、た、
省電力化が遅U(、されるために、上記のような用途に
用いられるLSI 4oを、電流容hYが小さな太[;
ワ電池で1駆動することがl)J能になった。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば第3図の制百1回路
44において、フリップフロップ回路53のリセットは
カウンタ回路5ノの出力信号CTIによって行なう場合
について蒲。
種々の変形が可能である。たとえば第3図の制百1回路
44において、フリップフロップ回路53のリセットは
カウンタ回路5ノの出力信号CTIによって行なう場合
について蒲。
明し/ヒが、これはカウンタ回路5ノの代りに第6図に
示すような回路によってフリップフロップ回路53をリ
セットするようにしてもよい。
示すような回路によってフリップフロップ回路53をリ
セットするようにしてもよい。
この第6図に示すリセット回路は、前記第3図中のカウ
ンタ回路52の出力信号CT2をJ111次反転するよ
うに設けられたインバータ71゜72と、上記一方のイ
ンパーク72の出力を所定の時定数で積分する抵抗73
およびコンテ゛ンサ74からなる積分回路75と、この
積分回路75における積分信号■を順次反転するように
設けられたインバータ76.77によって4′1り成さ
れている。またこの第6図に示すリセット回路を用いる
38合、前記カウンタ回路52は信号CI)をカウント
するように接続される。この第6図に示すリセット回路
は第7図のタイミングチャートに示すように動作する。
ンタ回路52の出力信号CT2をJ111次反転するよ
うに設けられたインバータ71゜72と、上記一方のイ
ンパーク72の出力を所定の時定数で積分する抵抗73
およびコンテ゛ンサ74からなる積分回路75と、この
積分回路75における積分信号■を順次反転するように
設けられたインバータ76.77によって4′1り成さ
れている。またこの第6図に示すリセット回路を用いる
38合、前記カウンタ回路52は信号CI)をカウント
するように接続される。この第6図に示すリセット回路
は第7図のタイミングチャートに示すように動作する。
すなわち、カウンタ回路52がカウントアツプしてフリ
ラフ0フロフプ回路53がセットされ、この後に信号C
8Tがルベルに立上ると、インバータ72の出力信号に
よってM倍回路75のイ貴分信号■は順次上昇する。そ
してこの信号■がインバータ76の回路しきい値電圧”
tliに達すると、このインパーク76の出力信号■は
0レベルに低下する・これGζ続くインバータ77から
の出力信号CT 1’は1,1号■と(は逆にルベルに
立上る〇上記インバータ77の出力信号CT 1.’は
りセラ) イ=−号として前記フリップフロップ回路5
3に入力されるので、この信号CTI’がルベルに立上
った仮に792707021回路53がリセットされ、
この後、信号C3Tは0レベルにされる。この結果、信
号C8Tは第5図の場合と同様に一定周期で所定期間毎
に間欠的にルベルに設定される。
ラフ0フロフプ回路53がセットされ、この後に信号C
8Tがルベルに立上ると、インバータ72の出力信号に
よってM倍回路75のイ貴分信号■は順次上昇する。そ
してこの信号■がインバータ76の回路しきい値電圧”
tliに達すると、このインパーク76の出力信号■は
0レベルに低下する・これGζ続くインバータ77から
の出力信号CT 1’は1,1号■と(は逆にルベルに
立上る〇上記インバータ77の出力信号CT 1.’は
りセラ) イ=−号として前記フリップフロップ回路5
3に入力されるので、この信号CTI’がルベルに立上
った仮に792707021回路53がリセットされ、
この後、信号C3Tは0レベルにされる。この結果、信
号C8Tは第5図の場合と同様に一定周期で所定期間毎
に間欠的にルベルに設定される。
また、上記各実施例回路によizば、発振回路4ノは常
時、一定周波数で動作しており、従来のように周波数を
切シ換えたり動作を停止させたシする必要がないので、
この発振回路4ノの’!+”j成は従来よシも簡単にす
ることができる。
時、一定周波数で動作しており、従来のように周波数を
切シ換えたり動作を停止させたシする必要がないので、
この発振回路4ノの’!+”j成は従来よシも簡単にす
ることができる。
以上説明したようにこの発明によれば、演算処理時間が
非演算処理時間にくらべてはるかに長いか、もしくは常
に演算状態にされる演算処理回路を有しながらも、省電
力化を達成することができる半導体集私回路を提供する
ことができる。
非演算処理時間にくらべてはるかに長いか、もしくは常
に演算状態にされる演算処理回路を有しながらも、省電
力化を達成することができる半導体集私回路を提供する
ことができる。
第1図は従来のLSIの構成を示すブロック図、第2図
はこの発明の一実施例に係るLSIの構成を示すブロッ
ク図、第3図は第2図中の制御回路の具体的構成を示す
ブロック図、第4図は第3図の制御回路の一部をさらに
具体的にした全体の回路図、第5図は上記実施例回路の
動作を示すタイ′ミングチ、、−) 、第6図はこの発
明の変形例の回路図、第7図は’/7J 6図回路の動
作を示すタイミングチャートでδる。 20・・・入力装置、′1″、30・・・表示装置’、
40・・・LSI(半一、−Lj本集7渣回路)、4ノ
・・・発振回路、42・・・クロック・ぐルス託生回u
’3.43・・・演ぶン、処理回j洛、44”・Wjl
i ?jji回+M:5 % 51 # 52・・・力
’) /り回路、53・・・フリップフロップ回路、5
4・・・リセット信号発生回路、+55・・・オートク
リア回出1畑人代」ξ人 グ1ゝ理士 鈴 江 武 彦
鰯、5 目 第 6 図 第 71 ′CT 1’ −一一一−1−一一
はこの発明の一実施例に係るLSIの構成を示すブロッ
ク図、第3図は第2図中の制御回路の具体的構成を示す
ブロック図、第4図は第3図の制御回路の一部をさらに
具体的にした全体の回路図、第5図は上記実施例回路の
動作を示すタイ′ミングチ、、−) 、第6図はこの発
明の変形例の回路図、第7図は’/7J 6図回路の動
作を示すタイミングチャートでδる。 20・・・入力装置、′1″、30・・・表示装置’、
40・・・LSI(半一、−Lj本集7渣回路)、4ノ
・・・発振回路、42・・・クロック・ぐルス託生回u
’3.43・・・演ぶン、処理回j洛、44”・Wjl
i ?jji回+M:5 % 51 # 52・・・力
’) /り回路、53・・・フリップフロップ回路、5
4・・・リセット信号発生回路、+55・・・オートク
リア回出1畑人代」ξ人 グ1ゝ理士 鈴 江 武 彦
鰯、5 目 第 6 図 第 71 ′CT 1’ −一一一−1−一一
Claims (4)
- (1) 発振回路と、この発振回路の出力信号から内部
駆動用のクロック信号を発生するクロック信号発生回路
と、上記クロック信号に基づいて動作が制御される内部
回路と、上記クロック信号発生回路を所定周期で間欠動
作させる制御回路とを具(++ft l、たことを特徴
とする半心体集租回路。 - (2) 前記′lfj!I御回路によシ前記クロック信
号発生回路の動作か停止される際に、前記内部回路の状
態が前記制御回路によって一義的に設定される特許請求
の範囲第1項に記載の半にヌ体集積回路。 - (3) 前記制御回路は、前記発振回路の出力イへ号を
カウントする第1カウンタ回路と、この第1カウンタ回
路の出力信号をカウントする第2カウンタ回路と、この
6132力ウンタ回路の出力信号によってセットされ上
記第1カウンタ回路の出力信号によってリセットされる
フリップフロップ回路と、このフリップフロップ回路が
セットされた後に上記第11第2カウンタ回1・l[1
のカウント状態をリセットするリセット回1烙とから構
成され、前記クロック信号発生回路は上記フリップフロ
ップ回路のセット期間にその動作が停止されるように構
成されている特π[N占]1ミの範囲291項に記載の
半導体県債回路。 - (4)前記制欲!j回路は、前記発振回路の出力信号を
カウントするカウンタ回路と、とのカウンタ回路の出力
信号によってセットされるフリラフ0フロ2フ0回路と
、上記フリップフロップ回路の出力信号を所定の時定数
で積分しこの4’>’を分信号を所定のしきい値電圧と
比較して上記フリップフロツノ回路にリセット信号を供
給するn11リセット回路と、上記712170270
回路がセットされた後Qて上記カウンタ回路のカウント
状態をリセットする第2リセット回路とからイ1ジ成さ
れ、前記クロック信号発生回路は上mlフリツノフロッ
プ回路のセット共1間にその動作が停止されるように招
成さytでいるt1ケ許請求の範囲第1項に記Jの半ξ
Sイ)附1〜オシ′、回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58172568A JPS6065317A (ja) | 1983-09-19 | 1983-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58172568A JPS6065317A (ja) | 1983-09-19 | 1983-09-19 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6065317A true JPS6065317A (ja) | 1985-04-15 |
Family
ID=15944246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58172568A Pending JPS6065317A (ja) | 1983-09-19 | 1983-09-19 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6065317A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5058203A (en) * | 1988-05-21 | 1991-10-15 | Fujitsu Limited | Mobile telephone terminal having selectively used processor unit for low power consumption |
-
1983
- 1983-09-19 JP JP58172568A patent/JPS6065317A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5058203A (en) * | 1988-05-21 | 1991-10-15 | Fujitsu Limited | Mobile telephone terminal having selectively used processor unit for low power consumption |
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