JPS6061954A - Fixed head type digital signal recording and reproducing device - Google Patents

Fixed head type digital signal recording and reproducing device

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JPS6061954A
JPS6061954A JP16815483A JP16815483A JPS6061954A JP S6061954 A JPS6061954 A JP S6061954A JP 16815483 A JP16815483 A JP 16815483A JP 16815483 A JP16815483 A JP 16815483A JP S6061954 A JPS6061954 A JP S6061954A
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signal
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渋谷　敏文
Masaharu Kobayashi
正治 小林
Takaharu Noguchi
敬治 野口
Takao Arai
孝雄 荒井
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    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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Abstract

PURPOSE:To unify the recording waveform and the recording format on a recording medium by changing the feed speed of the recording medium in proportion to a transmission rate when recording a PCM digital signal obtained by defining a common multiple of the two different quantized number of bits as the PCM data bit number of a frame. CONSTITUTION:A sample of 16 bits is divided into symbols of upper and lower 8 bits each while the sample data of 16 bits and 12 bits of the different quantized number of bits are divided into symbols. While 12 bits of a sample are divided into high-order 8 bits and low-order 4 bits and added with low-order 4 bits of another sample to form a symbol. Thus the number of symbols is set at 24 for each track by said division of symbols. Therefore the sample number of each track forms a data of 12 samples with quantization of 16 bits, and a data of 16 samples with quantization of 12 bits, respectively. A feed speed control circuit 103 for recording medium 7 changes the feed speed of the medium 7 in proportion to the transmission rate of a PCM digital signal.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、固定ヘッド方式のディジタル信号再生装置に
係り、特に記録する信号のサンプル周波数、量子化ビッ
ト数が異なっても、記録媒体上の記録フォーマットおよ
び、記録波長が一定となるような好適な固定ヘッド方式
のディジタル信号記録再生装置に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a fixed head type digital signal reproducing device, and in particular, the present invention relates to a fixed head type digital signal reproducing device, and in particular, even if the sample frequency and quantization bit number of the recorded signal are different, the recording on the recording medium is The present invention relates to a suitable fixed head type digital signal recording and reproducing apparatus that allows a constant format and recording wavelength.

〔発明の背景〕[Background of the invention]

オーディオ信号をディジタル信号に変換して記録媒体に
記録再生するディジタル信号記録再生装置は、既在のＶ
ＴＲ？利用した回転ヘッド方式のものなど民生用の機器
にまで採用され始めている。さらに、ディジタル信号記
録再生装置は、超忠実記録再生が行なえることから、音
声専用の固定ヘッド・マルチトラック記録再生方式のデ
ィジタル信号記録再生装置が今後採用される方向にある
。A digital signal recording and reproducing device that converts an audio signal into a digital signal and records and reproduces it on a recording medium is based on the existing V
TR? It is even beginning to be adopted in consumer equipment, such as those using the rotating head system. Furthermore, since digital signal recording and reproducing apparatuses are capable of recording and reproducing with ultra-fidelity, digital signal recording and reproducing apparatuses using a fixed head multi-track recording and reproducing system exclusively for audio are likely to be adopted in the future.

従来の固定ヘッド・マルチトラック記録再生方式のディ
ジタル信号記録再生装置の２０トラツクにおける一例を
第１図に示す。１はアナログ信号入力端子、２および１
３はサンプルホールド回路、３　、１２　ハ”／１）変
換器、　”／４変換器、４お工び１１は信号処理回路、
５α、５ｂ・・・・・・５．？　、　５ｔは各、３　。FIG. 1 shows an example of a 20-track digital signal recording and reproducing apparatus using a conventional fixed head multi-track recording and reproducing system. 1 is an analog signal input terminal, 2 and 1
3 is a sample and hold circuit; 3, 12 is a "/1) converter; 4 is a converter; 11 is a signal processing circuit;
5α, 5b...5. ? , 5t is 3 each.

トラックに対応した記録アンプ、６α、６ｈ・・・・・
・６ｇ。Recording amplifier compatible with tracks, 6α, 6h...
・6g.

６ｔは記録ヘッド、７は記録媒体、８α、Ｂｂ・・・・
・・８ｇ。6t is the recording head, 7 is the recording medium, 8α, Bb...
...8g.

８ｔは再生ヘッド、９α、９ｈ・・・・・・９．ｒ　、
　９ｔは再生アンプ、１０α、１０ｈ・・・・・・ｉｏ
、ｓ’、ｉｏｔは波形等化回路、１４はアナログ信号出
力端子、１５は基準信号発生器、１６はクロック生成回
路である。8t is the playback head, 9α, 9h...9. r,
9t is a reproduction amplifier, 10α, 10h...io
, s', and iot are waveform equalization circuits, 14 is an analog signal output terminal, 15 is a reference signal generator, and 16 is a clock generation circuit.

記録時には、アナログ信号入力端子１より入力されたア
ナログ信号をサンプルホールド回路２でサンプルし、Ａ
／ｎ変換器３に工りＰＣＭディジタル信号に変換される
。次にこのＰＣＭディジタル信号は、記録系の信号処理
回路４において誤り検出・訂正用の符号、同期信号の付
加等を行ない２０個の各トラックに対応した記録アンプ
５ａ　、　５ｂ・・・・・・５Ｊ＋、　５ｔで増幅され
記録ヘッド６ａ、６ｂ・・・・・・６ｇ、６ｔ　Ｋ工り
、所定速度で走行している記録媒体７に記録される。再
生時には、記録媒体７に記録されている信号を再生ヘッ
ド８α、Ｂｂ・・−・・ｆ３ｓＪ３ｔで再生し、再生ア
ンプ９ａ、９ｂ＝＝　９ｚ、９ｔで増幅後、波形等化回
路１０α、１０ｂ・・・・・・１０／、１０ｔで記録媒
体７お工び再生ヘッド８α、ａｈ・・・・・・８ｈ、４ ８ｔで生じる伝送特性の劣化を補正する。次に再生系の
信号処理回路１１により誤り検出訂正を行ない、例Ａ変
換器１２にエリアナログ信号に変換され、サンプルホー
ルド回路１３によりサンプルを行なった後に、アナログ
信号出力端子１４から出力する。またサンプルホールド
回路２，１３、シω変換器３、例Ａ変換器１２、記録系
および再生系の信号処理回路４，１１は、基準信号発生
器１５によって得られる基準クロックをもとにクロック
生成回路１６で生成されるクロックにより動作する。During recording, the analog signal input from analog signal input terminal 1 is sampled by sample hold circuit 2, and A
/n converter 3 and converts it into a PCM digital signal. Next, this PCM digital signal is subjected to addition of error detection/correction codes, synchronization signals, etc. in a recording system signal processing circuit 4, and is then sent to recording amplifiers 5a, 5b, etc. corresponding to each of the 20 tracks. The signal is amplified by 5J+, 5t, and recorded on the recording medium 7 running at a predetermined speed by the recording heads 6a, 6b, . . ., 6g, 6t. During playback, the signals recorded on the recording medium 7 are played back by the playback heads 8α, Bb...f3sJ3t, amplified by the playback amplifiers 9a, 9b==9z, 9t, and then passed through the waveform equalization circuits 10α, 10b... . . . 10/, 10t corrects the deterioration of the transmission characteristics caused by the recording medium 7 and the reproducing head 8 α, ah . . . 8h, 4 8t. Next, error detection and correction is performed by the signal processing circuit 11 of the reproduction system, the signal is converted into an area analog signal by the example A converter 12, and after being sampled by the sample hold circuit 13, it is output from the analog signal output terminal 14. The sample and hold circuits 2 and 13, the ω converter 3, the A converter 12, and the signal processing circuits 4 and 11 for recording and reproduction systems generate clocks based on the reference clock obtained by the reference signal generator 15. It operates using a clock generated by the circuit 16.

第１図に示したディジタル信号記録再生装置は、アナロ
グ信号をＰＣＭディジタル信号に変換して記録再生する
用途の他Ｋ、現在実用化されているコンパクト・ディス
ク（ＣＤ）を用いたＣＤプレーヤや放送衛星のＰＣＭ放
送からのディジタル・ダビングが重要となる。ＣＤプレ
ーヤの場合は、サンプル周波数４４．１ＫＨｚ　、量子
化ビット数１６ビツトであり、ＰＣＭ放送はサンプル周
波数４８ＫＨｚ、量子化ビット数１６ビツトとサンプル
周波数３２　ＫＨｚ　、量子化ビット数１４ビツト（圧
伸）の２種類がある。The digital signal recording and reproducing device shown in Figure 1 is used for recording and reproducing analog signals by converting them into PCM digital signals, as well as for CD players using compact discs (CDs), which are currently in practical use, and for broadcasting. Digital dubbing from satellite PCM broadcasts is important. In the case of a CD player, the sampling frequency is 44.1 KHz and the number of quantization bits is 16 bits, and for PCM broadcasting, the sampling frequency is 48 KHz and the number of quantization bits is 16 bits, and the sampling frequency is 32 KHz and the number of quantization bits is 14 bits (companding). There are two types.

このように、オーディオＰＣＩ信号のサンプル周波数、
量子化ビット数としては、複数の値が存在しており、Ｐ
ＣＭディジタル信号記録再生装置としては、これらのシ
ステムに対応する必要がある。Thus, the sample frequency of the audio PCI signal,
There are multiple values for the number of quantization bits, and P
A CM digital signal recording/reproducing device must be compatible with these systems.

ここで、サンプル周波数が異なるディジタル信号を第１
図に示すような所定速度で走行している記録媒体に記録
すると、最短記録波長がサンプル周波数によって変化す
る。サンプル周波数が大きい、すなわち伝送レートが高
いほど最短記録波長は短くなる。したがってそれぞれの
システムのサンプル周波数の比が１５倍あるためにサン
プル周波数の低いシステムに合わせた場合、他のサンプ
ル周波数の高いシステムの信号が記録再生できないなど
の欠点がある。Here, digital signals with different sampling frequencies are
When recording on a recording medium running at a predetermined speed as shown in the figure, the shortest recording wavelength changes depending on the sample frequency. The higher the sampling frequency, that is, the higher the transmission rate, the shorter the shortest recording wavelength. Therefore, since the ratio of the sampling frequencies of each system is 15 times that of the other, there is a drawback that when matching with a system with a low sampling frequency, signals of other systems with a high sampling frequency cannot be recorded or reproduced.

又、量子化ビット数が異なるディジタル信号を記録再生
するには、量子化ビット数の小さい１４ビツトのデータ
に、ＰＣＭデータ以外の２ビットのデータを付加し、１
６ビツトの形状とし、量子化ビット１６ビツトの場合と
同様に記録再生する必要がある。しかし、ＰＣＭデータ
を記録再生するという目的に対し、上記で付加した２ビ
ツトは、何の働きもせず、冗長度が上がり非常に効率が
悪い。この効率の悪さを改善するためには、１４ビツト
量子化のＰＣＭデータに対するフレーム生成のフォーマ
ツトラ新たに作成する必要があり、第１図の信号処理回
路４，１１の回路規模が約２倍になるという欠点がある
。Furthermore, in order to record and reproduce digital signals with different numbers of quantization bits, 2-bit data other than PCM data is added to 14-bit data with a small number of quantization bits, and 1
It has a 6-bit format, and must be recorded and reproduced in the same way as in the case of 16-bit quantization bits. However, for the purpose of recording and reproducing PCM data, the 2 bits added above have no function and increase redundancy, which is extremely inefficient. In order to improve this inefficiency, it is necessary to create a new formatter for frame generation for 14-bit quantized PCM data, which approximately doubles the circuit scale of signal processing circuits 4 and 11 in Figure 1. It has the disadvantage of becoming.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、サンプル周波数、量子化ビット数の異
なるＰＣＭデータを記録再生する時において、回路規模
の増加が少なく、冗長度の変わらないＰＣＭデータのフ
レーム生成フォーマットを提供し、記録媒体上に同一の
記録波長、記録フォーマットで記録することができる固
定ヘッド方式のディジタル信号記録再生装置を提供する
ことにある。An object of the present invention is to provide a frame generation format for PCM data with little increase in circuit scale and no change in redundancy when recording and reproducing PCM data with different sampling frequencies and quantization bit numbers, and to It is an object of the present invention to provide a fixed head type digital signal recording/reproducing device capable of recording at the same recording wavelength and recording format.

〔発明の概要〕[Summary of the invention]

２つの異なる量子化ビット数ｎ　＃　１　ｓ　％　＃ｔ
を同一フレーム構成で伝送するため、路、１と〜、の公
倍数ヲーフレームのＰＣＭデータビット数とし、量子化
ビット数によらず、誤り検出訂正コードは一定のビット
数からなるシンボル単位で生成付加し、冗長度を変えず
フレーム生成を行なう。Two different quantization bit numbers n #1 s % #t
In order to transmit in the same frame configuration, the number of PCM data bits in the frame is a common multiple of 1 and . Then, frame generation is performed without changing the redundancy.

この工うにして得たＰＣＭディジタル信号を記録する時
に、伝送レートに比例して、記録媒体の送り速度を変化
させることに↓す、記録媒体上の記録波長及び記録フォ
ーマツトラ一定にすることができ、同一のシステムでサ
ンプル周波数量子化ビット数が異なるＰＣＭディジタル
信号を効率良く記録再生することができる。When recording the PCM digital signal obtained in this way, it is possible to keep the recording wavelength and recording format constant on the recording medium by changing the feeding speed of the recording medium in proportion to the transmission rate. PCM digital signals having different sample frequency quantization bit numbers can be efficiently recorded and reproduced in the same system.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例をサンプル周波数４８ＫＨ２，量
子化ビット数１６ビツト、サンプル周波数４４．１ＫＨ
ｚ　、量子化ビット数１６ビツト、および、サンプル周
波数３２ｆＨｚ量子化ビツト数１２ビツトの３種類のＰ
ＣＭディジタル信号を記録再生する場合について説明す
る。まず、２つの異なる量子化ビット数１６ビツト、１
２ビツトに対して同一フレーム構成とする方法及び信号
処理回路について述べ、その後このようにして得たディ
ジタル信号で記録媒体上に記録波長、および記録フォー
マツトラ一定にする固定ヘッド方式ディジタル信号記録
再生装置について述べる。Hereinafter, an example of the present invention will be described with a sample frequency of 48KH2, a quantization bit number of 16 bits, and a sample frequency of 44.1KH2.
z, quantization bit number 16 bits, and sampling frequency 32fHz quantization bit number 12 bits.
The case of recording and reproducing a CM digital signal will be explained. First, two different quantization bit numbers, 16 bits and 1
We will describe a method and signal processing circuit for creating the same frame structure for 2 bits, and then describe a fixed head digital signal recording and reproducing device that keeps the recording wavelength and recording format constant on a recording medium using the digital signals obtained in this way. Let's talk about.

第２図に本発明の１６ビツト、１２ビツト量子化に対し
て、同一フレーム構成とする一例のフレーム構成図を示
す。第２図で１７は記録媒体の磁気テープｔ、からｔｗ
ｏは磁気テープ上に記録されるデータのトラック、１８
α、から１８α！０はフレーム同期信号パターン８ビツ
ト、１９α１カラ１９α、。FIG. 2 shows an example of a frame structure in which the same frame structure is used for 16-bit and 12-bit quantization according to the present invention. In FIG. 2, 17 is a magnetic tape t, which is a recording medium, to tw
o is the data track recorded on the magnetic tape, 18
α, to 18α! 0 is the frame synchronization signal pattern 8 bits, 19α1 color 19α.

はＰＣＭデータの他に、システム等のコントロール情報
を記録するためのコントロールデータ８ビツト、２０α
１から２０α、０は誤り検出用のＣＲＣコード１６ビツ
ト、ｗ（ｉ、）°）は１シンボルのデータ８ビツトで、
ｉはトラック方向の番号でｉ：１．２．３・・・・・・
＊’６ｍ　）は走行方向の番号でノ゛＝ｉ、２゜５＃−
・−、２４１ＰＯＣ）＞　Ｉ　ＰＩＯ）ｓ　Ｐｔ０）、
　Ｐｓ（ｊ＞は誤り訂正コードのシンボルで）゛は走行
方向（０番４ｊテｊ　＝　１．２・　８ ・・・・・・、２４である。In addition to PCM data, 8-bit control data, 20α, is used to record control information for the system, etc.
1 to 20α, 0 is a 16-bit CRC code for error detection, w(i,)°) is 8-bit data of one symbol,
i is the number in the track direction: i: 1.2.3...
＊'6m) is the number of the running direction.No = i, 2゜5#-
・-, 241POC)> I PIO)s Pt0),
Ps (j> is the symbol of the error correction code) ゛ is the traveling direction (No. 0 4j Tej = 1.2.8...24).

第６図に量子化ビット数の異なる１６ビツト。Figure 6 shows 16 bits with different numbers of quantization bits.

１２ビツトのサンプルデータをシンボルに分割した状態
を示す。第３図（α）の１サンプル１６ビツトは、上位
８ビツト、下位８ビツトのシンボルに分割する。又、第
３図（ｂ）の１サンプル１２ビツトは、上位８ビツト、
下位４ビツトに分割し、他のサンプルの下位４ビツトと
合わせて１シンボルとしている。このように第３図で示
すシンボル分割にエリ、第２図の各トラックのシンボル
数が２４であることから、トラック当りのサンプル数は
、１６ビツト量子化で１２サンプル１２ビツト量子化で
１６サンプルのデータとなる。又、第２図によれば、１
フレーム中のＰＣＭデータは、量子化ビット数１６及び
１２ビツトにおいても同一ビット数、同一シンボル数で
ある。誤り検出コー）’　２０ａａ　ｍ　ハ同一）ラツ
／ｌ、のコントロールデータ１９α、とｐｃＭデータＷ
（１，）°）（）°＝１〜２４）から生成するものでＣ
ＲＣ符号１６ビツトを付加する。他のトラック’１　ｅ
　’！　＊　’４〜ｔｗｏにおいても同様に誤り検出コ
ードを生成付加する。This shows the state in which 12-bit sample data is divided into symbols. One sample of 16 bits in FIG. 3(α) is divided into symbols of upper 8 bits and lower 8 bits. Also, the 12 bits of one sample in Fig. 3(b) are the upper 8 bits,
It is divided into the lower 4 bits and combined with the lower 4 bits of other samples to form one symbol. In this way, since the symbol division shown in Figure 3 is effective, and the number of symbols in each track in Figure 2 is 24, the number of samples per track is 12 samples with 16-bit quantization, 16 samples with 12-bit quantization. This is the data. Also, according to Figure 2, 1
PCM data in a frame has the same number of bits and the same number of symbols even when the number of quantization bits is 16 and 12 bits. Error detection code)' 20aa m c same)Ratsu/l, control data 19α, and pcM data W
It is generated from (1,)°)()°=1~24) and C
Add 16 bits of RC code. Other tracks'1 e
'! * An error detection code is generated and added in the same way for '4 to two.

よって量子化ビット数が異なっても、誤り検出コードの
生成及び復号方法は変わらず、共通に使用することがで
きる。又、誤り訂正コード。Therefore, even if the number of quantization bits differs, the error detection code generation and decoding methods remain the same and can be used in common. Also, error correction code.

ｐｏ（ｊ）　、　ｐｒ（ｊ）　、　ｐｔ（ｊ）　、　ｐ
ｓ（ｊ）　Ｃノー１〜２４）は、下記に示す式（１）の
ようにトラック方向の各シンボルにより、リード・ソロ
モン符号を生成するものである。po(j), pr(j), pt(j), p
s(j)Cnos 1 to 24) generates a Reed-Solomon code from each symbol in the track direction as shown in equation (1) below.

（ここで、）＝＝１．２．・・・・・・、２４．１は恒
等元、Ｔ。(Here,)==1.2. ......, 24.1 is the identity element, T.

Ｔｌ、Ｔｍ　、−、Ｔｌ１ｆｆハｉ　ロワ・７　イーに
ド（２ｍ）の個別的非ゼロ元であり、示された乗算、加
算はガロワフィールドで定義された動作である。）よっ
て量子化ビット数が１６ビツト、１２ビツトと異なって
も、誤り訂正コードの生成復号方法は変わらず、共通に
使用することができる。Tl, Tm , -, Tl1ff is a discrete non-zero element of hi lower 7 e ni do (2m), and the multiplication and addition shown are operations defined by the Galois field. ) Therefore, even if the number of quantization bits is different from 16 bits to 12 bits, the error correction code generation/decoding method remains the same and can be used in common.

上記第２図のフレーム生成方法の生成回路の一例を第４
図の構成図に示す。第４図において１８はアナログ信号
入力端子、１９は１６ビツトＡＤ変換器で、上位８ビツ
トは１９ｕに下位８ビツトは、４ピツトごとに１９．ｆ
！１．１９１２に出力する。An example of the generation circuit of the frame generation method shown in Figure 2 above is shown in Figure 4.
It is shown in the configuration diagram in the figure. In FIG. 4, 18 is an analog signal input terminal, 19 is a 16-bit AD converter, the upper 8 bits are 19u, and the lower 8 bits are 19u every 4 pits. f
! 1. Output on 1912.

２０ｕ　、　２０１は、８ビツトのデータラッチで、そ
れぞれりＯｙり入力２０Ｃ１Ｌ、２０ＣＩＩｃ　、Ｃｑ
てデータをラッチする。２１ｕ、２１１，２６．２７は
、スリーステートバッファでコントロール信号２１ｃｕ
、２１ｃｌ、２６ｃ。20u and 201 are 8-bit data latches with respective inputs 20C1L, 20CIIc, and Cq.
to latch the data. 21u, 211, 26.27 are three-state buffers and control signals 21cu
, 21cl, 26c.

２７ｃが１０“の時出力モード、＠１”の時はハイイン
ピーダンスモードとなる。２２は８ビツト入力２系統を
切換出力するマルチプレクサでコントロール信号２２Ｃ
が！０１の時２２Ａ　、　＠１″の時２２Ｂの信号を出
力する。２３はデータを記憶するＲＡＭ（ランダム・ア
クセス・メモリ）で８ビツトのデータバス２５Ａは、各
回路に接続し、又マルチプレクサ２２の入力２２Ｂには
、データ・バス２３，４の上位４ビツトを接続する。２
４はＲＡＭ２３のアドレス及び書き込み制御を行なうＲ
ＡＭアドレス制御回路で２４Ａにアドレス２４Ｆに書き
込み制御パルスを出力する。２５はリード・ソロモン符
号の符号生成回路で２５Ａに加わったデータ列を入力し
、それに対するＰ。ｐ、　、　ｐ、　、　ｐ、の４シン
ボルノハリテイーｆ　２５Ｂから出力する。２８はコン
トロールデータ８ビツトの入力端子、３ＤはＲＡＭ２Ｓ
のデータバス２３，４のデータを、２０個の各トラック
に対応したデータに分散する切換回路、３１Ａ。When 27c is 10", it is output mode, and when it is @1", it is high impedance mode. 22 is a multiplexer that switches between two 8-bit input systems and outputs the control signal 22C.
but! When it is 01, it outputs a signal 22A, and when it is @1'', it outputs a signal 22B. 23 is a RAM (random access memory) that stores data, and an 8-bit data bus 25A is connected to each circuit, and the multiplexer 22. The upper 4 bits of the data buses 23 and 4 are connected to the input 22B.2
4 is R for controlling the address and writing of the RAM 23.
The AM address control circuit outputs a write control pulse to address 24A and 24F. 25 is a Reed-Solomon code generation circuit which inputs the data string added to 25A and generates P for it. The four symbols p, , p, , p are output from the 25B. 28 is an input terminal for control data 8 bits, 3D is RAM2S
A switching circuit 31A distributes the data on the data buses 23 and 4 into data corresponding to each of the 20 tracks.

３１Ｂ、・・・、３１Ｔは、８ビット並列信号をシリア
ル信号に変換するパラレル・シリアル変換器（以降恍変
換器と記す）で、３２Ａ、３２Ｂ、・・・、３２ＴはＣ
ＲＣ回路で、ル奢変換器の出力を入力とし、ＣＲＣ符号
を生成する。３Ｓはフレーム同期信号パターンを発生す
るパターン発生器、３４Ａ　、　３４Ｂ。31B, ..., 31T are parallel-to-serial converters (hereinafter referred to as synchronized converters) that convert 8-bit parallel signals to serial signals, and 32A, 32B, ..., 32T are C
The RC circuit receives the output of the converter as input and generates a CRC code. 3S is a pattern generator that generates a frame synchronization signal pattern, 34A, 34B.

・・・・・・３４７’はスイッチで、データの出力であ
る弘変換器３１４３１Ｂ、・・・・・・３１７’出力、
　ＣＲＣ符号を出力するＣＲＣ回路３２　Ａ　＃　３２
　Ｂｙ・・・・・・５２Ｔ出力及びフレーム同期パター
ンを出力するパターン発生器３６出力を切換える。３５
Ａ　、　３５Ｂ　、・・・・・・、３５Ｔは各トラック
に対応した出力端子、２９は、上記各回路の制御クロッ
クを発生するクロック発生器である。...347' is a switch, which is the data output of Hiro converter 31431B, ...317' output,
CRC circuit 32 A # 32 that outputs a CRC code
By...Switches the 52T output and the pattern generator 36 output that outputs the frame synchronization pattern. 35
A, 35B, . . . , 35T are output terminals corresponding to each track, and 29 is a clock generator that generates a control clock for each of the circuits.

最初に、量子化ビット数１６ビツトの場合の第４図の動
作を説明する。マルチプレクサ２２のコントロール信号
２２Ｃは”０°レベルに固定し、入力２２Ａに接続した
ＡＤ変換器１９の下位８ビット信号１９１１，１９１２
をラッチ２０１に伝える。又、ＡＤ変換器１９の上位８
ビット信号１畑は、ラッチ２０μに加わる。よって量子
化ビット１６ビツトのデータは、クロック２０ｃμ、２
０ｃｌによって、ラッチ２０ｕ、２０１Ｋ格納される。First, the operation shown in FIG. 4 when the number of quantization bits is 16 bits will be explained. The control signal 22C of the multiplexer 22 is fixed at the 0° level, and the lower 8 bit signals 1911, 1912 of the AD converter 19 connected to the input 22A are
is transmitted to the latch 201. Also, the upper 8 of the AD converter 19
The bit signal 1 field is applied to latch 20μ. Therefore, data with 16 quantized bits is clocked at 20 cμ, 2
The latches 20u and 201K are stored by 0cl.

このラッチ２０８，２０Ｊの出力は、バッファ２１ｍ、
２１１に加わり、コントロール信号２１ｃｕ、２１ＣＪ
　ｔ−順次時分割でＩＯｌルベルとしＲＡＭ２３のデー
タバス２３Ａに８ビツトごとに、データを供給する。こ
のデータｔ−ＲＡＭ　２５は、　ＲＡＭアドレス制御回
路２４で生成されたアドレス２４Ａと書込み制御パルス
２４Ｆに工って格納する。この工うな処理は、クロック
発生器２９で生成したサンプル周波数ｆ＃ごとに繰り返
し行なう。The outputs of the latches 208 and 20J are the buffers 21m,
211, control signals 21cu, 21CJ
Data is supplied to the data bus 23A of the RAM 23 every 8 bits as an IOL level in a t-sequential time division manner. This data t-RAM 25 is stored using the address 24A generated by the RAM address control circuit 24 and the write control pulse 24F. This painstaking process is repeated for each sample frequency f# generated by the clock generator 29.

ＲＡＭ　２Ｂは３つのブロックに別れ、■ＡＤ変換器１
９のデータ及びコントロールデータ２８の書き込み処理
　■誤り訂正用のコード・リードソロモン符号Ｐｏ−Ｐ
、の生成処理■データ出力処理の３つの処理を順次行な
う。１つのブロックの容量は、第２図で示したフレーム
構成図のフレーム同期バｌ−ン１８α１．１８α２・・
・・・・、１８α２０及びＣＲＣ符号２０α１，２０α
２．・・・・・・２０α２０を除く、２０　Ｘ　２５バ
イトである。第１のブロックでは、バッファ２７を介し
てコントロールデータ２０バイトを入力し、第２図の１
９α１．１９α２．・・・・・・、１９α２０　に対応
するアドレスに書き込む。又、ＡＤ変換器１９のデータ
は、第１のサンプル上位８ビツトを第２図Ｗ（１，１）
に下位８ビツトをｗ　（１，２）に次のサンプルのデー
タは、ｗ　（２，１）　、　ｔｌｉ　（２゜２）の工う
に順次格納し、ｗ　（１６，１）　ｓ　Ｗ（１６＊２）
にサンプルデータを格納した後は、ｕ＋（１，５）。RAM 2B is divided into three blocks, ■AD converter 1
9 data and control data 28 writing process ■Error correction code Reed-Solomon code Po-P
The three processes of , generation process, and data output process are performed in sequence. The capacity of one block is the frame synchronization bar 18α1.18α2 in the frame configuration diagram shown in FIG.
..., 18α20 and CRC code 20α1, 20α
2. ...20 x 25 bytes excluding 20α20. In the first block, 20 bytes of control data are input through the buffer 27, and
9α1.19α2. ......, write to the address corresponding to 19α20. Also, the data of the AD converter 19 is the upper 8 bits of the first sample as W(1,1) in FIG.
The data of the next sample is stored sequentially in w (2,1), tli (2°2), and w (16,1) s W (16* 2)
After storing sample data in u+(1,5).

ｕ＋（１，４）に折り返し、第１のブロックにＡＤ変換
器１９のデータ１６Ｘ２４バイトを格納する。この処理
を行なっている時、ＲＡＭ２５の第２のブロックでは、
符号生成回路２５に、第２図のＷ（１，１）、Ｗ（２，
１）、・・−・・、Ｗ（１６，１）に対応したデータを
送りＰｏ　（１１＊Ｐｔ　（ｆｌｅＰｔ　（１１，Ｐａ
　（１）の生成全行ない、ＲＡＭ２３に書き込む処理を
行ない順次、ＰＯ（ｊ）〜Ｐ、σ）を生成、ＲＡＭ２３
に書き込む。又、ＲＡＭ２３の第３のブロックでは、切
換回路３０に、データを送り、第２図の各トラックに対
応したデータを順次ケＳ変換器５１　Ａ　、　Ａｔ　Ｂ
・・・・・・、　３１　Ｔ　Ｋ出力する処理を行なう。It returns to u+(1,4) and stores 16×24 bytes of data from the AD converter 19 in the first block. While performing this process, in the second block of RAM 25,
In the code generation circuit 25, W(1,1), W(2,
1), ......, send data corresponding to W (16, 1) Po (11*Pt (flePt (11, Pa
All generation lines in (1) are written to the RAM 23, and PO(j) to P, σ) are sequentially generated, and the RAM 23 is written to the RAM 23.
write to. Further, the third block of the RAM 23 sends data to the switching circuit 30, and sequentially transfers the data corresponding to each track in FIG. 2 to the S converters 51A, AtB.
......, 31 TK output processing is performed.

このような上記処理が完了したら、第１のブロックでは
、先に取り込んだＡＤ変換器１９のデータに対し、Ｐ０
〜Ｐ、の符号生成処理を行ない、第２のブロックでは、
符号生成が完了したデータをデータ出力処理し、第３の
ブロックでは新たなＡＤ変換器１９のデータ書き込み処
理を行なう。このように、３つのブロックは順次３つの
処理を行ない弘変換器３１Ａ、ｓＩＢ、・・・・・・’
５１Ｔから、２０トラック分の信号（コントロールデー
タ、ｐｃＭデー、１５ り、パリテ４　Ｐｏ０）　〜Ｐｓ　（７°））１シリア
ル信号として出力する。この出力信号は、それぞれ、Ｃ
ＲＣ回路Ｆｓ２Ａ　、　５２Ｂ　、、・−・Ｓ２Ｔ　Ｋ
加わりＣＲＣ符号１６ビツトを生成する。スイッチＳ４
Ａ、５４Ｂ。When the above-mentioned processing is completed, in the first block, P0
The code generation process of ~P is performed, and in the second block,
The data for which code generation has been completed is processed for data output, and in the third block, data writing processing for a new AD converter 19 is performed. In this way, the three blocks sequentially perform three processes, and the Hiro converter 31A, sIB,...'
51T, signals for 20 tracks (control data, pcM data, 15 digits, parity 4 Po0) to Ps (7°)) are output as one serial signal. This output signal is C
RC circuit Fs2A, 52B,...S2TK
A 16-bit CRC code is generated. switch S4
A, 54B.

・・・・・・、３４Ｔでは、弘変換器３１　Ａ　、　３
１Ｂ　、・・・・・・３１Ｔから送り出される信号、Ｃ
ＲＣ回路５２Ａ、Ｓ２Ｂ・・・・・・Ｓ２ＴからのＣＲ
Ｃ符号、及び、フレーム同期信号パターンを発生するパ
ターン発生器３３の信号を順次切換、最終データフォー
マットとし、出力端子３５Ａ、ｓｓＢ、・・・・・・３
５７’に送り出す。以上の動作にエリ、１６ビツト量子
化のＰＣＩデータは第２図で示すフレーム生成を行なう
ことができる。......, in 34T, Hiro converter 31 A, 3
1B, ... Signal sent from 31T, C
RC circuit 52A, S2B...CR from S2T
The signals of the pattern generator 33 that generates the C code and the frame synchronization signal pattern are sequentially switched to the final data format, and the output terminals 35A, ssB, . . . 3
Send it to 57'. Based on the above operations, the 16-bit quantized PCI data can be used to generate the frame shown in FIG.

次に童子化ビット数１２ビツトの場合の第４図の動作を
説明する。ＡＤ変換器１９は１６ビツトの信号の内、上
位１２ビツト１９　ｕ　、　１９１１を伝送する。Next, the operation shown in FIG. 4 when the number of doji conversion bits is 12 bits will be explained. The AD converter 19 transmits the upper 12 bits 19 u and 1911 of the 16-bit signal.

マルチプレクサ２２のコントロール信号２２Ｃは、ＡＤ
変換器１９の出力がサンプル１〜１６の時１０”サンプ
ル１７〜３２の時ｌ′１′、サンプル３３〜４８の時“
０”のように、１６サンプルごとに反転する、１６ 信号を加える。よってサンプル１〜１６の時ラッチ２０
１はＡＤ変換器１９の出力１９１１．１９１２が加わり
、サンプル１７〜３２の時は、ＲＡＭ２５のデータバス
２５Ａの上位４ビツトと、ＡＤ変換器１９の１９１１が
加わる。このような処理を行なっている時、ＲＡＭ２Ｓ
では、サンプル１〜１６のデータは前記１６ビツト量子
化の場合と同様に、第２−のｗ（１，１）、１＃（１，
２）からｗ　（１６，１）　、　ｗ　（１６，２）に対
応したアドレスに書き込まれる。工つて、Ｗ（１，１）
からｗ　（１６，１）には、ＡＤ変換器１９の上位８ビ
ツトのデータが格納、ｗ（１，２）からｗ　（１６，２
）には下位８ビツトが格納される。次にサンプル１７の
データを取り込む時、ＲＡＭ２Ｓは１ｌｌ（１８２）　
ｔ−読み出す。これにエリ、ラッチ２０１に格納される
データは、マルチプレクサ２２が２２Ｂを選択している
ことから先回のサンプル１のＷ（１，１）に対応した下
位４ビツトと、今回のサンプル１７の下位４ビツトとな
る。又、サンプル１７の上位８ビツトはラッチ２０ｕ　
Ｋ格納される。この２０ｕに格納されたデータをＲＡＭ
　２５のｕ＋（ｉ　、３）に対応したアドレスに書き込
み、２０ｔに格納されたデータはＲＡＭ２’！ｒのＷ（
１ｊ２）に対応したアドレスへ再度書き込む。以上の動
作をサンプル１８から５２まで繰り返すことに工りＷ（
１，２）からＷ（１６，２）には、２つのサンプルの下
位４ピツ）？合わせたデータが格納され、Ｗ（１，３）
からＷ（”ｓｔ’）には、サンプル１７から３２の上位
８ビツトが格納される。以上の処理を他のサンプルに対
しても同様に行なうことに↓す、第３図（ｂ）で示す工
うなシンボル分割を行なうことができる。又、他の符号
生成、出力処理は、前記１６ビツト量子化の場合と同一
データ数であることから、同様な処理、動作を行なうこ
とにエリ第２図で示すフレーム生成を行なうことができ
る。The control signal 22C of the multiplexer 22 is AD
The output of the converter 19 is 10 when samples 1 to 16, 1' when samples 17 to 32, and 1' when samples 33 to 48.
0”, which inverts every 16 samples and adds a 16 signal. Therefore, when samples 1 to 16, the latch 20
1, the outputs 1911 and 1912 of the AD converter 19 are added, and for samples 17 to 32, the upper 4 bits of the data bus 25A of the RAM 25 and 1911 of the AD converter 19 are added. When performing such processing, RAM2S
Then, the data of samples 1 to 16 are converted into 2nd-w(1,1), 1#(1,
2) to the addresses corresponding to w (16,1) and w (16,2). Work, W(1,1)
From w (16, 1), the upper 8 bits of data of the AD converter 19 are stored, and from w (1, 2) to w (16, 2
) stores the lower 8 bits. Next, when loading sample 17 data, RAM2S is 1ll (182)
t-read. Additionally, since the multiplexer 22 has selected 22B, the data stored in the latch 201 is the lower 4 bits corresponding to W(1,1) of the previous sample 1 and the lower 4 bits of the current sample 17. It becomes 4 bits. Also, the upper 8 bits of sample 17 are latch 20u.
K is stored. The data stored in this 20u is transferred to RAM
The data written to the address corresponding to u+(i, 3) of 25 and stored in 20t is RAM2'! W of r (
Write again to the address corresponding to 1j2). The above operation was repeated from samples 18 to 52.
1,2) to W(16,2), the lower 4 pits of the two samples)? The combined data is stored, W(1,3)
The upper 8 bits of samples 17 to 32 are stored in W("st').The above processing will be performed in the same way for other samples as shown in Figure 3(b). In addition, other code generation and output processing involve the same number of data as in the case of 16-bit quantization, so similar processing and operations can be performed. The frame shown in can be generated.

以上の説明により、１６ビツト、１２ビツト量子化の２
つの量子化ビット数が存在しても、回路規模の増加が少
なく冗長度を変えることなく同一フレーム構成とするこ
とができる。ここで１２ビツト量子化の例としてＡＤ変
換器１９の上位１２ビツトを伝送するものとしたが、１
６ビツト又は１４ビツト量子化データヲ１２ビツトに瞬
時圧伸したデータを伝送するものに対しても、上記と同
様な方法により同一フレーム構成で伝送できることは明
らかである。From the above explanation, the two types of 16-bit and 12-bit quantization
Even if there are two quantization bit numbers, the same frame configuration can be achieved without increasing the circuit scale and changing the redundancy. Here, as an example of 12-bit quantization, it is assumed that the upper 12 bits of the AD converter 19 are transmitted.
It is clear that data obtained by instantaneously companding 6-bit or 14-bit quantized data into 12-bit data can also be transmitted in the same frame structure using the same method as described above.

上記第２図による方法で生成したディジタル信号を、記
録媒体上に同一の記録波長、記録フォーマットで記録す
る固定ヘッドマルチトラック記録再生方式のディジタル
信号記録再生装置について以下説明する。A fixed head multi-track recording and reproducing type digital signal recording and reproducing apparatus for recording digital signals generated by the method shown in FIG. 2 on a recording medium at the same recording wavelength and recording format will be described below.

第５図は本発明のＰＣＭディジタル記録再生装貴のブロ
ック図である。第５図において、第１図と同符号を付し
たものは同回路であり、１０２はディジタルダビング入
力端子、１（ＩＱは、サンプル周波数４４．１ｚＨｚ　
、量子化ビット数１６ビツト。FIG. 5 is a block diagram of the PCM digital recording and reproducing equipment of the present invention. In FIG. 5, the same circuits are denoted by the same symbols as in FIG.
, quantization bit number 16 bits.

サンプル周波数４８ＫＨｚ、量子化ビット数１６ビツト
及びサンプル周波数３２ｆＨｚ　、量子化ビット数１２
ビツトの３種類のシステムを切換えるための切換制御回
路、１０１は記録時の切換制御回路１００への入力端子
、１０４は、再生時の切換制御１９　。Sample frequency 48KHz, quantization bit number 16 bits and sample frequency 32fHz, quantization bit number 12
A switching control circuit for switching between three types of bit systems; 101 is an input terminal to the switching control circuit 100 during recording; and 104 is a switching control circuit 19 during playback.

回路１００の入力端子で再生系信号処理回路１１のコン
トロールデータが加わる。１０６は記録媒体７の送り速
度制御回路、１５１，１５２は基準信号発生器、１５３
は基準信号選択回路、１０α１，１０α２．・・・・・
・１０ｔ１，１０ｔ２は、１０α〜１０ｔと周波数特性
の異なる波形等化回路、１０α３〜１０ｔ３は、再生信
号選択回路、１０５はディジタルダビング出力端子であ
る。以下第５図の動作を説明する。基準信号発生器１５
，１５１，１５２はサンプル周波数、量子化ビット数の
異なる３種類のシステムの基本クロックで伝送レート及
びサンプル周波数と整数倍の関係になるクロックである
。サンプル周波数ｆＩ４４，１ＫＨｚ量子化ビツト数１
６ビツトの時の伝送レートｆＢｔは第２図のフレーム構
成で伝送することから次式でめられる。Control data for the reproduction system signal processing circuit 11 is added to the input terminal of the circuit 100. 106 is a feed speed control circuit for the recording medium 7; 151 and 152 are reference signal generators; 153
are reference signal selection circuits, 10α1, 10α2 .・・・・・・
10t1 and 10t2 are waveform equalization circuits having different frequency characteristics from 10α to 10t, 10α3 to 10t3 are reproduction signal selection circuits, and 105 is a digital dubbing output terminal. The operation shown in FIG. 5 will be explained below. Reference signal generator 15
, 151, and 152 are basic clocks for three types of systems with different sampling frequencies and quantization bit numbers, and are clocks that have an integer multiple relationship with the transmission rate and sampling frequency. Sample frequency fI 44, 1KHz Quantization bit number 1
The transmission rate fBt for 6 bits can be determined from the following equation since transmission is performed using the frame structure shown in FIG.

よって、ｆｎ＋ハ、（２）式ニサンプル周波数４４．１
　ＫＨｚ　。Therefore, fn+c, equation (2) two sample frequency 44.1
KHz.

１フレームのサンプル数１６Ｘ１２．ｉフレームのビッ
ト数２２４　Ｘ　２０を代入すると、ｆ、、＝　１０２
９ｘｂｐｓである。基本クロックを発生する基準信号０ 発生器１５の周波数はサンプル周波数と整数倍となるよ
うに、伝送レー）　ｆａｔの１２倍の周波数１２、’！
ｓ　４８　ＭＨｚとする。同様にサンプル周波数４８Ｋ
Ｈｚ、１６ビツト量子化の時の伝送レー）　ｆａｘはｔ
　１２　ｘｂｐｚで基準信号発生器１５１０周波数は１
５．４４Ｍ１ｌｚ　、サンプル周波数５２ＫＨｚ　、　
１２ビツト量子化の時の伝送レートｊハは０．５６Ｍｂ
ｐｓで基準信号発生器１５２の周波数は６．７２　ＭＨ
ｚである。この３つの基準信号発生器１６，１５１，１
５２の発振周波数は、基準信号選択回路１５６で選択し
クロック生成回路１６に入力することにより、サンプル
ホールド回路２　、１！ｉ　、／Ｄ変換器、Ｄイ４変換
器１２おＬび記録系、再生系の信号処理回路４．１１の
種々タイミングを切換える。基準信号選択回路１５３お
よび再生信号選択回路１０α３〜１０ｔ３の選択のため
の制御信号ならびに記録しているシステムかどのシステ
ムかを再生系に伝えるためのコントロールデータ入力端
子２Ｂの信号は、切換制御回路１００から発生する。切
換制御回路１００の制御は記録時には、サンプル周波数
、量子化ビット数に応じて、手動または、ディジタルダ
ビング入力端子１０２の入力信号から自動で検出制御入
力端子１旧に加え制御する。再生時は、再生系信号処理
回路１１で再生されたコントロールデータを端子１０４
に加えることに工って自動検出制御する。Number of samples in one frame: 16x12. Substituting the number of bits of i-frame 224 x 20, f,, = 102
It is 9xbps. The frequency of the reference signal 0 that generates the basic clock is 12 times the transmission rate (fat) so that the frequency of the generator 15 is an integer multiple of the sampling frequency.
s 48 MHz. Similarly sample frequency 48K
Hz, 16-bit quantization transmission rate) Fax is t
The reference signal generator 1510 frequency at 12 x bpz is 1
5.44M1lz, sample frequency 52KHz,
The transmission rate when using 12-bit quantization is 0.56 Mb.
ps and the frequency of the reference signal generator 152 is 6.72 MH
It is z. These three reference signal generators 16, 151, 1
The oscillation frequency of 52 is selected by the reference signal selection circuit 156 and inputted to the clock generation circuit 16, so that the sample and hold circuits 2, 1! i, the /D converter, the D4 converter 12, and the signal processing circuits 4.11 for the recording system and the reproduction system. A control signal for selection of the reference signal selection circuit 153 and reproduction signal selection circuits 10α3 to 10t3 and a signal of the control data input terminal 2B for transmitting to the reproduction system which system is being recorded are supplied to the switching control circuit 100. arises from. During recording, the switching control circuit 100 is controlled manually or automatically from the input signal of the digital dubbing input terminal 102 in addition to the detection control input terminal 1 old, depending on the sampling frequency and the number of quantization bits. During reproduction, the control data reproduced by the reproduction system signal processing circuit 11 is sent to the terminal 104.
In addition to this, automatic detection control is also developed.

記録媒体７の送り速度制御回路１０６は記録すべきＰＣ
Ｍディジタル信号の伝送レートに比例して記録媒体の送
り速度を変えるものである。一般に、記録媒体上にＰＣ
Ｍディジタル信号を記録する場合には、記録媒体や記録
ヘッドに工って決まる伝送特性にエリ、記録できる最高
周波数が決まる。この伝送特性は記録時の記録波長に依
存しているために、記録媒体の送り速度を伝送レートに
応じて変化してやれば、記録媒体をむだに使用すること
なく効率よく記録を行なうことができる。したがって、
送り速度制御回路１０３は、効率よく記録を行なうため
に、サンプル周波数４４．１　ＫＨｚ　、量子化ビット
数１６ビツト伝送レー）ｆａｔ＝１．０２９　Ｍｂｐｓ
の時の送り速度４．７５ｃｒｎ／　ｙを基準に、ａ８Ｋ
Ｈｚ　、　１６ビツトｓ　ｆａ２＝　１．’２ｘｂｐｓ
の時は５．１７ｍ／、、　３２Ｊｉ’Ｈｚ　、　１２ビ
ツト。The feed speed control circuit 106 of the recording medium 7 is connected to the PC to be recorded.
The feeding speed of the recording medium is changed in proportion to the transmission rate of the M digital signal. In general, the PC on the recording medium
When recording an M digital signal, the highest frequency that can be recorded is determined by the transmission characteristics determined by the recording medium and recording head. Since this transmission characteristic depends on the recording wavelength during recording, by changing the feeding speed of the recording medium according to the transmission rate, it is possible to perform efficient recording without wasting the recording medium. therefore,
The feed speed control circuit 103 uses a sampling frequency of 44.1 KHz, a quantization bit number of 16 bits, and a transmission rate of 1.029 Mbps in order to perform efficient recording.
Based on the feed rate of 4.75 crn/y, a8K
Hz, 16 bits fa2=1. '2xbps
5.17m/, 32Ji'Hz, 12 bits.

ｆｔ１２＝０．５６　Ｍｈｐｚの時は２．５８５ｃｍ／
、に送り速度を設定している。ft12=0.56 Mhpz is 2.585cm/
, the feed rate is set to .

上述したように、記録信号の伝送レートに比例して、記
録媒体７の送り速度を変えることに工り、記録媒体上の
最短波長は常に一定となりその結果、波形等化特性も同
じとなる。しかし記録信号周波数がそれぞれのシステム
で変化ｆることにエリ、等化特性は、周波数軸上でシフ
トする。よって第５図では波形醇化はサンプル周波数４
４．１　Ｋｌｈ量子化ビット数１６ビツト伝送レ−）　
ｆＢ＋　＝　１．０２９ｉｔｂｐｚ用の波形等化回路１
０α。As described above, by changing the feed speed of the recording medium 7 in proportion to the transmission rate of the recording signal, the shortest wavelength on the recording medium is always constant, and as a result, the waveform equalization characteristics are also the same. However, since the recording signal frequency changes in each system, the equalization characteristic shifts on the frequency axis. Therefore, in Figure 5, the waveform melding is at a sample frequency of 4.
4.1 Klh quantization bit number 16 bit transmission rate)
Waveform equalization circuit 1 for fB+ = 1.029itbpz
0α.

１０ｈ　、　・・−・−・１０．ｔ　、　１０ｔと４８
ＫＨ１１６ビツトｆｒｔｔ＝１１２Ｍ１６Ｆ、？の波形
等化回路１０ａ１．ｔｏｂｌ・−、１０７１，１０ｔ１
及び５２ＫＨｚ　１２ビツトｆｉｔｓ　＝　０１５６　
ｘｂｐｚ用の波形等化回路１０α２，１０ｂ”、ｌ”’
・・１０５２，１０ｔ＊からなり、再生信号選択回路１
０αｓ、１０ｈ”ｓ・曲・、　１０ＪＩＢ、ＩＱｔ３で
伝送レートに合った等価回路出力を選択し、信号処理回
路１１に加える。10h, ・・・・−・10. t, 10t and 48
KH116 bit frtt=112M16F,? The waveform equalization circuit 10a1. tobl・-, 1071, 10t1
and 52KHz 12 bit fits = 0156
Waveform equalization circuit 10α2, 10b", l"' for xbpz
... Consisting of 1052, 10t*, reproduction signal selection circuit 1
0αs, 10h''s・song・, 10JIB, IQt3 select the equivalent circuit output that matches the transmission rate and add it to the signal processing circuit 11.

３ 〔発明の効果〕 本発明によれば、例えば量子化ビット数が１６ビツトと
１２ビツトのように異なるＰＣＭディジタル信号源があ
っても、冗長度を変えることなく同一のフレーム構成と
することが出来る。↓っで、量子化ビット数及びサンプ
ル周波数が異なるＰＣＭディジタル信号を記録する場合
、その値にかかわらず、伝送レートに応じ、記録媒体の
送り速度を変え記録波長を一定とするとともに記録フォ
ーマットも一定にでき、伝送レートが低くなった時の記
録密度の低下及び伝送レートが高くなった時の記録再生
が不可能になるという事態を回避することができ、低伝
送レート時は、記録時間を長く′することができるとい
う効果がある。3 [Effects of the Invention] According to the present invention, even if there are PCM digital signal sources with different quantization bit numbers, such as 16 bits and 12 bits, the same frame configuration can be achieved without changing the redundancy. I can do it. ↓When recording PCM digital signals with different quantization bit numbers and sampling frequencies, the recording medium feed speed is changed according to the transmission rate to keep the recording wavelength constant and the recording format also constant, regardless of the value. It is possible to avoid the situation where the recording density decreases when the transmission rate becomes low and recording/reproduction becomes impossible when the transmission rate becomes high, and the recording time becomes longer when the transmission rate is low. It has the effect of being able to

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のＰＣＭディジタル信号記録再生装置を示
すブロック図、第２図及び第６図は本発明によるフレー
ム構成の実施例を示す図、第４図は第２図フレーム構成
を実現する信号処理、２４　・ 回路図、第５図は本発明によるＰＣＭディジタル信号記
録再生装置の一実施例を示すブロック図である。 ２．１３・・・・・・曲用・・・曲サンプル・ホールド
回路３．１９・・・・・・・・・・・・・・・・・・・
・・５変換回路１２・・・・・・・・・・・・・・・・
・・・・曲・・曲／Ａ変換回路４．１１・・・・・・・
・・・・・則・・・・・信号処理回路６α、６ｂ〜１ｉ
ｓｔ、６ｔ・・・・・・記録ヘッド８α、８ｂ〜８＃、
Ｆ３ｔ・・・・・・再生ヘッド７・・・・・・・・・・
曲・・・・・・・・・・・・−・・記録媒体１０α、１
０α１，１０α２〜１０ｇ、１０ｔｌ、１０ｔ２・・・
波形等化回路 １０Ｓ・・・・・・・・・・・・・・・・曲・・・−・
・送り速度制御回路≧　３　田 寸ンプＩＬ＋１１７シプル２ プ〉プルｔ　Ｖ＞プル１ 鬼　４　口FIG. 1 is a block diagram showing a conventional PCM digital signal recording and reproducing device, FIGS. 2 and 6 are diagrams showing an embodiment of the frame structure according to the present invention, and FIG. 4 is a signal realizing the frame structure shown in FIG. 2. Processing, 24. Circuit Diagram, FIG. 5 is a block diagram showing an embodiment of a PCM digital signal recording and reproducing apparatus according to the present invention. 2.13... Song sample/hold circuit 3.19...... Song sample hold circuit
・・5 conversion circuit 12・・・・・・・・・・・・・・・・
...Song...Song/A conversion circuit 4.11...
...Rule...Signal processing circuit 6α, 6b to 1i
st, 6t...recording head 8α, 8b to 8#,
F3t...Playback head 7...
Song・・・・・・・・・・・・・・・Recording medium 10α, 1
0α1, 10α2 ~ 10g, 10tl, 10t2...
Waveform equalization circuit 10S・・・・・・・・・・・・・Song・・・−・
・Feed speed control circuit ≧ 3 Tasunpu IL+117 Shiple 2 Pu>Pull t V>Pull 1 Oni 4 Mouth

Claims (1)

【特許請求の範囲】 ｔ　アナログ信号をディジタル信号に変換する５変換器
と、該Ａ７．変換器の出力に所定の信号処理を行なう第
１の信号処理回路と、該第１の信号処理回路の出力を記
録媒体上に複数個のトラックで記録再生する固定された
記録ヘッド及び再生ヘッドと、再生されたディジタル信
号に所定の処理を行なう第２の信号処理回路と、該第２
の信号処理回路の出力をアナログ信号に変換するヤＡ変
換器を備えた固定ヘッド方式のディジタル信号記録再生
装置において、前記第１の信号処理回路においては伝送
する１サンプル量子化ピツ）ｌｆ［がｎ、１　、　’＃
！と異なっても冗長度を変えることなく１フレームのＰ
ＣＭデータのビット数ｋｎａｌとｎ、、の公倍数とし、
同一の誤り検出訂正符号を付加し、量子化ビット数、サ
ンプル周波数が異なっても同一フレーム構成となし、記
録するディジタル信号の伝送レートに比例して上記回路
の動作クロックとなる基準信号を変化させるための手段
及び記録媒体の送り速度を伝送レートに比例して変化さ
せる手段を具備し、伝送レートにかかわらず記録媒体上
の記録波長を一定とするようになしたことを特徴とする
固定ヘッド方式のディジタル信号記録再生装置。 ２、特許請求の範囲第１項記載の固定ヘッド方式のディ
ジタル信号記録再生装置において、前記記録するディジ
タル信号の前記伝送レートに応じ周波数特性の変化する
波形等化回路を記録再生系にかかわらず、設けたことを
特徴とす固定ヘッド方式のディジタル信号記録再生装置
。[Claims] t.5 converter for converting an analog signal into a digital signal; and the A7. a first signal processing circuit that performs predetermined signal processing on the output of the converter; and fixed recording and reproducing heads that record and reproduce the output of the first signal processing circuit on a recording medium in a plurality of tracks. , a second signal processing circuit that performs predetermined processing on the reproduced digital signal;
In a fixed head type digital signal recording and reproducing apparatus equipped with a YA converter that converts the output of a signal processing circuit into an analog signal, the first signal processing circuit converts the output of a 1-sample quantization pitch lf[ n, 1, '#
! P of one frame without changing the redundancy even if it is different from
Let the number of bits of CM data knal be a common multiple of n, ,
The same error detection and correction code is added, the frame configuration is the same even if the number of quantization bits and sampling frequency are different, and the reference signal that serves as the operating clock of the above circuit is changed in proportion to the transmission rate of the digital signal to be recorded. and a means for changing the feeding speed of the recording medium in proportion to the transmission rate, so that the recording wavelength on the recording medium is kept constant regardless of the transmission rate. digital signal recording and reproducing device. 2. In the fixed head type digital signal recording and reproducing apparatus according to claim 1, a waveform equalization circuit whose frequency characteristics change according to the transmission rate of the digital signal to be recorded is provided, regardless of the recording and reproducing system. A fixed head type digital signal recording and reproducing device.
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