JPS62150559A - Pcm signal recording and reproducing device - Google Patents
Pcm signal recording and reproducing deviceInfo
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- JPS62150559A JPS62150559A JP29058085A JP29058085A JPS62150559A JP S62150559 A JPS62150559 A JP S62150559A JP 29058085 A JP29058085 A JP 29058085A JP 29058085 A JP29058085 A JP 29058085A JP S62150559 A JPS62150559 A JP S62150559A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＰＣＭ信号の記録再生に係り、特に回転ヘッド
を用いたテープレコーダに好適なＰＣＭ信号記録再生装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to recording and reproducing PCM signals, and particularly to a PCM signal recording and reproducing apparatus suitable for a tape recorder using a rotary head.
音声をＰＣＭ信号に変換して磁気テープ上に記録再生す
るＰＣＭ信号記録再生装置は、音声を高品質で記録する
ことができ、コピーを行なっても品質が劣化しないとい
う特徴がある。A PCM signal recording and reproducing device that converts audio into a PCM signal and records and reproduces it on a magnetic tape has the feature that it can record audio with high quality and that the quality does not deteriorate even when it is copied.
このＰ ＣＭ信号記録再生装置の一方式として。As one method of this PCM signal recording and reproducing device.
特開昭５９−１６１１１号に記載のような回転ヘッドを
用いる方式がある。この方式では、トランクピッチを狭
くできるため記録密度を高くすることができる。There is a method using a rotating head as described in Japanese Patent Application Laid-Open No. 59-16111. With this method, the trunk pitch can be narrowed, so the recording density can be increased.
このようなＰＣＭ信号記録再生装置では、ＰＣＭ信号の
記録または再生とＡ／Ｄ変換器からの入力またはＤ／Ａ
変換器への出力を同時に行なう必要がある。入出力は、
サンプリング周期で常時行なう必要があり、記録再生は
別の周期で行なう必要がある。特に、再生時には再生信
号に含まれるジッタ成分をＲＡＭへの書込み時に吸収す
る必要がある。さらに、記録時の誤り訂正符号の付加及
び再生時の誤り訂正も同時に行なう必要がある。そこで
、従来は特開昭５９−１６１１１号に記載のように２系
統のＲＡ’Ｍを用意し、記録再生側と入出力側で交互に
切換えて使用していた。また、回転ヘッド方式ＰＣＭ信
号記録再生装置では複数のサンプリング周波数１例えば
４８ｋＨｚと３２ｋｌｌｚのＰＣＭ信号を記録すること
が考えられているが、従来はこの点について考慮されて
いなかった。In such a PCM signal recording and reproducing device, recording or reproducing a PCM signal and inputting from an A/D converter or D/A
It is necessary to output to the converter at the same time. The input and output are
It is necessary to constantly perform sampling at a sampling period, and recording and reproduction must be performed at a different period. In particular, during reproduction, it is necessary to absorb jitter components included in the reproduced signal when writing to the RAM. Furthermore, it is necessary to add an error correction code during recording and to perform error correction during reproduction at the same time. Therefore, conventionally, two systems of RAM's have been prepared as described in Japanese Patent Application Laid-Open No. 59-16111, and used by switching alternately on the recording/reproducing side and the input/output side. Furthermore, it has been considered that the rotary head type PCM signal recording and reproducing apparatus records PCM signals with a plurality of sampling frequencies, for example, 48 kHz and 32 kHz, but this point has not been considered in the past.
本発明の目的は１系統のＲＡ Ｍで複数種類のサンプリ
ング周波数のＰＣＭ信号を記録または再生を行なうこと
のできるＰＣＭ信号記録再生装置を提供することにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide a PCM signal recording/reproducing apparatus that can record or reproduce PCM signals of a plurality of sampling frequencies using one system of RAM.
本発明は、ＲＡＭのアクセススロットを２種類のスロッ
トに分け、第１のスロットで記録信号の読出しまたは再
生信号の書込みを行ない。In the present invention, the access slot of the RAM is divided into two types of slots, and the first slot is used to read a recorded signal or write a reproduced signal.
第２のスロットでＡ／Ｄ変換器、Ｄ／／Ａ変換器への入
出力及び誤り訂正符号の付加、誤り訂正を行なうことに
より１系統のＲＡＭで記録または再生を行なっている。The second slot performs input/output to the A/D converter and D//A converter, addition of an error correction code, and error correction, thereby performing recording or reproduction in one system of RAM.
さらに、入出力の回数を制御することにより複数種類の
サンプリング周波数に対応している。Furthermore, by controlling the number of inputs and outputs, it supports multiple types of sampling frequencies.
以下１本発明の一実施例を第１図により説明する。 An embodiment of the present invention will be described below with reference to FIG.
第１図は、入力端子２８より入力される記録再生切換信
号によりＰＣＭ信号の記録または再生を行なうＰＣＭ信
号記録再生装置である。入力端子２９はサンプリング周
波数の切換信号の入力端子である。まず、記録を行なう
場合について説明する。FIG. 1 shows a PCM signal recording/reproducing apparatus that records or reproduces a PCM signal in response to a recording/reproduction switching signal inputted from an input terminal 28. As shown in FIG. The input terminal 29 is an input terminal for a sampling frequency switching signal. First, the case of recording will be explained.
記録時には、入力端子２６より入力さ九たアナログ信号
がＡ／Ｄ変換器２５によりＰＣＭ信号に変換される。な
お、入力信号は他のＰＣＭ信号再生装置より出力される
ＰＣＭ信号あるいはＰＣＭ信号以外のディジタル信号で
あってもよい。この場合にはＡ／Ｄ変換器２５は不用で
ある。これは出力時も同様である。Ａ／Ｄ変換器２５に
より変換されたＰＣＭ信号は、パスライン２０を通して
ＲＡＭ２１に書込まれる。この時のＲＡＭ２１の書込み
アドレスは、入出力アトレス生成回路１７により生成さ
れる。なお。During recording, an analog signal input from the input terminal 26 is converted into a PCM signal by the A/D converter 25. Note that the input signal may be a PCM signal output from another PCM signal reproducing device or a digital signal other than the PCM signal. In this case, the A/D converter 25 is unnecessary. This also applies to output. The PCM signal converted by the A/D converter 25 is written into the RAM 21 through the pass line 20. The write address of the RAM 21 at this time is generated by the input/output address generation circuit 17. In addition.
ＲＡ Ｍ ２ ＬへのＰＣＭ信号の書込み時に、同時に
誤り補正回路２３を通してＤ／Ａ変換器２４に入力する
ことにより、出力端子２７より記録信号のモニタを行な
うことができる。この時には、誤り補正回路２３は動作
しないように制御しておけばよい。When writing the PCM signal to RAM 2 L, the recording signal can be monitored from the output terminal 27 by simultaneously inputting it to the D/A converter 24 through the error correction circuit 23. At this time, the error correction circuit 23 may be controlled so as not to operate.
ＲＡＭ２１に書込まれたＰＣＭ信号は、訂正アドレス生
成回路１６で生成されるアドレスに従って読出され、パ
スライン２０を通して誤り訂正回路２２に入力されて誤
り訂正符号の生成が行なわれる。すなわち、誤り訂正回
路２２では、記録時には誤り訂正符号の生成が行なわれ
、再生時には誤り訂正符号によって再生信号中の誤りの
訂正を行なう。誤り訂正回路２２では、入力されたＰＣ
Ｍ信号に基づいて誤り訂正符号を生成し、生成された誤
り訂正符号をＲＡＭ２１に書込む。The PCM signal written in the RAM 21 is read out according to the address generated by the correction address generation circuit 16, and is input to the error correction circuit 22 through the pass line 20, where an error correction code is generated. That is, the error correction circuit 22 generates an error correction code during recording, and corrects errors in the reproduced signal using the error correction code during reproduction. In the error correction circuit 22, the input PC
An error correction code is generated based on the M signal, and the generated error correction code is written into the RAM 21.
誤り訂正符号の生成が行なわれた後に、ＲＡＭ２１に記
憶されているＰＣＭ信号及び誤り訂正符号は記録再生ア
ドレス生成回路１１で生成されるアドレスに従って読み
出され、パスライン２０及びインターフェース回路６を
通して記録回路５に入力される。記録回路５では、同期
信号、制御信号等の付加及び変調が行なわれる。After the error correction code is generated, the PCM signal and the error correction code stored in the RAM 21 are read out according to the address generated by the recording/reproducing address generation circuit 11, and then sent to the recording circuit through the pass line 20 and the interface circuit 6. 5 is input. In the recording circuit 5, addition and modulation of synchronization signals, control signals, etc. are performed.
そして、記録アンプ４によって増幅された後に回転ヘッ
ド２によって磁気テープ１上に記録される。回転ヘット
２は、シリンダ上に１８０゜対向して取付けられたＡ、
８２個のヘッドによって構成されている。磁気テープ１
はシリンダに巻付けられており、巻付は角は通常１８０
゜以下、例えば９０°である。そして、ヘッドが磁気テ
ープ上にきた時に信号が記録される。After being amplified by the recording amplifier 4, the signal is recorded on the magnetic tape 1 by the rotary head 2. The rotating heads 2 are A, which are mounted on the cylinder facing each other at 180°,
It is composed of 82 heads. magnetic tape 1
is wrapped around a cylinder, and the angle of the winding is usually 180 mm.
° or less, for example 90°. Then, when the head comes over the magnetic tape, a signal is recorded.
タイミング生成回路１５は発振回路１４で発振されるク
ロックによって各部の制御を行なうタイミング信号を発
生する。発振回路１４の発振周波数は、ＰＣＭ信号のサ
ンプリング周波数の整数倍に選ばれる。発振回路１０で
は記録信号の伝送レートに対応した周波数のクロックが
発振される。それて、このクロックに従ってＰＣＭ信号
及び誤り訂正符号を順次記録していく。The timing generation circuit 15 generates timing signals for controlling various parts using the clock oscillated by the oscillation circuit 14. The oscillation frequency of the oscillation circuit 14 is selected to be an integral multiple of the sampling frequency of the PCM signal. The oscillation circuit 10 oscillates a clock having a frequency corresponding to the transmission rate of the recording signal. Then, PCM signals and error correction codes are sequentially recorded according to this clock.
切換回路１８．１９はＲＡＭ２１のアドレスを切換える
ものである。また、サーボ回路１３は回転ヘッド２の回
転位相の制御を行なう。位置検出回路Ｉ２はシリンダの
位置を示す基准信号によりシリンダの位相を検出する。The switching circuits 18 and 19 are for switching the addresses of the RAM 21. Further, the servo circuit 13 controls the rotational phase of the rotary head 2. The position detection circuit I2 detects the phase of the cylinder based on a reference signal indicating the position of the cylinder.
そして、この基準信号に従って記録のタイミングを決定
する。Then, the recording timing is determined according to this reference signal.
第２図は磁気テープ１上の記録パターンである。３０は
１本のトラックを示している。１トラツクには、Ｐ Ｃ
Ｍ信号及び誤り訂正符号か複数個のブロック、例えば１
２８ブロツクに分割されて記録されている。第３図は１
ブロツクの構成である。３１は同期信号、３２はＰＣＭ
信号に関連した制御信号、３３は何番目のブロックであ
るかを示すブロックアドレス、３４はＰＣＭ信号及び誤
り訂正符号である。FIG. 2 shows a recording pattern on the magnetic tape 1. As shown in FIG. 30 indicates one track. One track includes P.C.
M signal and error correction code or multiple blocks, e.g.
It is divided into 28 blocks and recorded. Figure 3 is 1
This is the structure of the block. 31 is a synchronization signal, 32 is PCM
A control signal related to the signal, 33 a block address indicating the block number, and 34 a PCM signal and an error correction code.
第４図は、記録時のＰＣＭ信号の入力、誤り訂正符号の
生成及び記録のタイミングを示している。３５はＡ／Ｄ
変換器２５よりＲＡＭ２１への書込みタイミング、３６
は誤り訂正符号の生成のタイミング、３７はサーボ回路
１３の基準信号、３８は回転ヘッド２の位置検出信号、
３９はＲＡＭ２１より記録回路５への読出しタイミング
、４０は磁気テープへの記録タイミングである。３５，
３６．’３９における数字はＲＡＭ２１の記憶領域を示
している。すなわち、ＲＡＭ２１は４トラツク分のＰＣ
Ｍ信号及び誤り訂正符号を記憶する容量を持っており、
それぞれ第１の領域、第２の領域、第３の領域、第４の
領域としている。また、４０におけるＡ。FIG. 4 shows the timing of inputting a PCM signal, generating an error correction code, and recording during recording. 35 is A/D
Write timing from converter 25 to RAM 21, 36
37 is a reference signal for the servo circuit 13; 38 is a position detection signal for the rotary head 2;
39 is the read timing from the RAM 21 to the recording circuit 5, and 40 is the recording timing to the magnetic tape. 35,
36. The number '39 indicates the storage area of the RAM 21. In other words, the RAM 21 has 4 tracks worth of PC.
It has the capacity to store M signals and error correction codes,
They are respectively referred to as a first region, a second region, a third region, and a fourth region. Also, A in 40.
Ｂは記録するヘッドを示している。Ａ／Ｄ変換器２５よ
りＲＡＭ２１への書込みは、サンプリング周波数に応じ
た一定の周期で行なわれる。B indicates a recording head. Writing from the A/D converter 25 to the RAM 21 is performed at a constant cycle depending on the sampling frequency.
例えば、ＰＣＭ信号のサンプリング周波数を４８ｋ）Ｉ
ｚとし、２チヤンネルのＰＣＭ信号を記録するとすると
、約１０μ８６Ｃに１回書込みを行なう必要がある。こ
こで、ＲＡＭ２１のアクセス周波数をサンプリング周波
数の６４倍、すなわち３，０７２ＭＩ（ｚとし、量子化
ビット数１６ビツトのＰＣＭ信号を８ビット単位で書込
むとすると、３２回のアクセスに２回の割合で書込みを
行なう必要がある。Ａ／Ｄ変換器２５よりＲＡＭ２１へ
の書込みは、３５に示すように回転ヘッドの１回転（３
６０°）で第１及び第２の領域へ書込み、次の１回転で
第３及び第４の領域へ書込まれる。この時、３６に示す
ように前の回転で第１及び第２の領域へ書込まれたＰＣ
Ｍ信号に対して誤り訂正符号の生成が行なわれる。第３
及び第４の領域に書込まれたＰＣＭ信号についても、同
様に次の１回転で誤り訂正符号の生成が行なわれる。誤
り訂正符号の生成が行なわれた後に、ＰＣＭ信号及び誤
り訂正符号は３９のタイミングでＲＡＭ２１より読出さ
れ、４０のタイミングで磁気テープ１上に記録される。For example, if the sampling frequency of the PCM signal is set to 48k) I
z, and if two channels of PCM signals are to be recorded, it is necessary to write once every approximately 10 μ86C. Here, if the access frequency of the RAM 21 is 64 times the sampling frequency, that is, 3,072 MI (z), and if a PCM signal with a quantization bit count of 16 bits is written in 8-bit units, the ratio is 2 out of 32 accesses. Writing from the A/D converter 25 to the RAM 21 is performed by one rotation (3 rotations) of the rotary head as shown in 35.
60°), the first and second regions are written, and in the next rotation, the third and fourth regions are written. At this time, as shown in 36, the PC written to the first and second areas in the previous rotation
An error correction code is generated for the M signal. Third
Similarly, error correction codes are generated for the PCM signals written in the fourth area in the next rotation. After the error correction code is generated, the PCM signal and the error correction code are read out from the RAM 21 at timing 39 and recorded on the magnetic tape 1 at timing 40.
記録のタイミングは位置検出信号３８を基準として決め
られる。位置検出信号３８は、回転ヘッドが０°の位＠
（ヘッドＡが磁気テープ１上を走査し始める位置）を示
している。サーボ回路１３では、タイミング生成回路１
５によって生成された基準信号３７の立下りと位置検出
信号３８が一致するように回転ヘッド２の回転位相を制
御する。そして、記録再生アドレス生成回路１１では位
置検出信号３８を基準として記録タイミングを決定し、
ＲＡＭ２１よりＰＣＭ信号及び誤り訂正符号の読出しを
行なう。この読出しは、発振回路１０で発振される記録
レートに対応した周波数で行なわれる。なお、位置検出
信号３８の位置は、Ｏ°以外の位置であってもよい。ま
た、誤り訂正符号の生成のタイミング３６と記録時の読
出しタイミング３９が一部重なっているが、誤り訂正符
号の生成の順序と記録の順序を一致させておけば５記録
時には既に記録するＰＣＭ信号に対する誤り訂正符号の
生成を終わっているため問題ない。The recording timing is determined based on the position detection signal 38. The position detection signal 38 indicates that the rotating head is at 0°@
(The position where head A starts scanning over magnetic tape 1) is shown. In the servo circuit 13, the timing generation circuit 1
The rotational phase of the rotary head 2 is controlled so that the fall of the reference signal 37 generated by the reference signal 5 coincides with the position detection signal 38. Then, the recording/reproduction address generation circuit 11 determines the recording timing based on the position detection signal 38,
The PCM signal and error correction code are read from the RAM 21. This readout is performed at a frequency corresponding to the recording rate oscillated by the oscillation circuit 10. Note that the position of the position detection signal 38 may be at a position other than 0°. Also, although the error correction code generation timing 36 and the readout timing 39 during recording partially overlap, if the error correction code generation order and the recording order are matched, the PCM signal that will be recorded already at the time of 5th recording There is no problem because the generation of the error correction code has been completed.
第５図は、切換回路】９の切換タイミング、すなわち記
録のためのＰＣＭ信号及び誤り訂正符号の読出しとＡ／
Ｄ変換器２５よりＲＡＭ２１への書込み及び誤り訂正符
号の生成の切換タイミングである。４１は切換回路１９
の制御信号、４２はＲＡＭのスロットである。ここで、
制御信号４１が“１″の時に切換回路１８を選択し、“
０”の時に記録再生アドレス生成回路１１を選択すると
する。すなわち、スロット４３ではＡ／Ｄ変換器２５よ
りＲＡＭ２Ｌへの書込み及び誤り訂正符号の生成を行な
い、スロット４４では記録のためのＲＡＭ２１からのＰ
ＣＭ信号及び誤り訂正符号の読出しを行なう、第６図は
、切換回路１８の切換タイミング、すなわち、Ａ／Ｄ変
換器２５よりＲＡＭ２１への書込みと誤り訂正符号の生
成の切換タイミングである。、４５は切換回路１８の制
御信号であり、′１”の時に入出力アドレス生成回路１
７を選択し、“Ｏ″の時に訂正アドレス生成回路１６を
選択する。前述のように、ＰＣＭ信号の書込みは、６４
スロツトに２スロツトの割合で行なえばよい。スロット
４３について見ると、１６スロツトに２スロツトの割合
で行なえばよい。本実施例では、後述する再生時との兼
用を考えて、Ａ／Ｄ変換器２５よりＲＡＭ２１へのＰ
ＣＭ 信号の書込みに１６スロツトの内の４スロツトを
割当てている。そして、残りの１２スロフトで誤り訂正
符号の生成、すなわち、 ＲＡＭ２Ｌと誤り訂正回路２
２との間のデータの転送を行なう。FIG. 5 shows the switching timing of switching circuit [9], that is, the readout of the PCM signal for recording and the error correction code and the A/
This is the switching timing between writing from the D converter 25 to the RAM 21 and generation of an error correction code. 41 is the switching circuit 19
42 is a RAM slot. here,
When the control signal 41 is “1”, the switching circuit 18 is selected and “
0", the recording/reproduction address generation circuit 11 is selected. That is, in slot 43, the A/D converter 25 writes to RAM 2L and generates an error correction code, and in slot 44, data is written from RAM 21 for recording. P
FIG. 6 shows the switching timing of the switching circuit 18 for reading out the CM signal and the error correction code, that is, the switching timing between writing from the A/D converter 25 to the RAM 21 and generation of the error correction code. , 45 is a control signal for the switching circuit 18, and when it is '1', the input/output address generation circuit 1
7 is selected, and when it is "O", the correction address generation circuit 16 is selected. As mentioned above, writing the PCM signal requires 64
It is sufficient to perform this at a ratio of 2 slots to 2 slots. Regarding the slots 43, it is sufficient to perform them at a ratio of 2 out of 16 slots. In this embodiment, in consideration of the dual use during playback, which will be described later, P is sent from the A/D converter 25 to the RAM 21.
Four slots out of 16 slots are assigned to write the CM signal. Then, the remaining 12 slots are used to generate error correction codes, that is, RAM 2L and error correction circuit 2.
Data is transferred between the two.
第７図はインターフェース回路６の動作タイミングであ
る。４６は記録回路５に入力される記録データのタイミ
ングである。数字はデータの番号を示している。記録回
路５では、予め設定されている伝送レートでデータの記
録を行なう、ＲＡＭ２１のアクセス速度は、この記録伝
送レートに対して２倍以上の速度となるように設定する
。本実施例では、記録伝送レートを約ＩＭＨｚとしてお
り、ＲＡＭのアクセス速度（３，０７２ＭＨｚ）が約３
倍となるようにしている。インターフェース回路６では
、スロット４４でＲＡＭ２１より読出されたＰＣＭ信号
及び誤り訂正符号が４６で示すような記録伝送レートに
なるようにデータレートの変換を行なう。FIG. 7 shows the operation timing of the interface circuit 6. 46 is the timing of recording data input to the recording circuit 5. The numbers indicate data numbers. In the recording circuit 5, data is recorded at a preset transmission rate, and the access speed of the RAM 21 is set to be at least twice the recording transmission rate. In this example, the recording transmission rate is approximately IMHz, and the RAM access speed (3,072MHz) is approximately 3,072MHz.
I'm trying to double it. The interface circuit 6 performs data rate conversion so that the PCM signal and error correction code read from the RAM 21 in the slot 44 have a recording transmission rate as shown by 46.
第８図はインターフェース回路６の構成例である。５５
〜５９はラッチ回路、６０はアンド回路、６１はインバ
ータである。また、５ｏはＲＡＭ２１から読出されたデ
ータの入力端子、５１はスロットの切換信号４１の入力
端子、５２は読出し要求信号の出力端子、５３は記録回
路５へのデータの出力端子、５４は記録伝送レートに同
期したクロックの入力端子である。FIG. 8 shows an example of the configuration of the interface circuit 6. 55
59 is a latch circuit, 60 is an AND circuit, and 61 is an inverter. Further, 5o is an input terminal for data read from the RAM 21, 51 is an input terminal for a slot switching signal 41, 52 is an output terminal for a read request signal, 53 is an output terminal for data to the recording circuit 5, and 54 is a recording transmission terminal. This is an input terminal for a clock synchronized with the rate.
以下、第９図のタイミング図に従って第８図のインター
フェース回路の動作を説明する。ラッチ回路５６では、
入力端子５４より入力されるクロック６６によってデー
タを順次ラッチして出力端子５３より出力する。したが
って、ラッチ回路５６でラッチする時に記録データがＲ
ＡＭ２１より読出されているように読出しを制御する。The operation of the interface circuit shown in FIG. 8 will be explained below according to the timing chart shown in FIG. In the latch circuit 56,
Data is sequentially latched by a clock 66 input from the input terminal 54 and output from the output terminal 53. Therefore, when latched by the latch circuit 56, the recorded data is
The reading is controlled as if it were being read from AM21.
ラッチ回路５６でデータをラッチした時。When data is latched by the latch circuit 56.
ラッチ回路５８の出力信号６５は“１”となる。The output signal 65 of the latch circuit 58 becomes "1".
この出力信号６５をラッチ回路５９でラッチし。This output signal 65 is latched by a latch circuit 59.
アンド回路６０でラッチ回路５９の出力と入力端子５１
より入力されるスロットの切換信号４１の論理積により
ラッチ回路５５のラッチクロック６４を生成する。ラッ
チ回路５５ではラッチクロック６４の立上りでＲＡＭ２
１より読出されたデータをラッチする。６３はラッチ回
路５５の出力を示している。ラッチ回路５５でデータを
ラッチした時、ラッチ回路５７の出力がｒｒ ｌ ｕと
なり、ラッチ回路５８をクリアし。The AND circuit 60 connects the output of the latch circuit 59 and the input terminal 51
The latch clock 64 of the latch circuit 55 is generated by ANDing the slot switching signals 41 inputted from the slot switching signal 41. In the latch circuit 55, at the rising edge of the latch clock 64, the RAM2
Latch the data read from 1. 63 indicates the output of the latch circuit 55. When the data is latched by the latch circuit 55, the output of the latch circuit 57 becomes rr l u, and the latch circuit 58 is cleared.
出力信号６５を１１０ Ｉ＋にする。また、ラッチクロ
ック６４はインバータ６１で反転され、出力端子５２よ
り出力される読出し要求信号６２を生成する。記録再生
アドレス生成回路１１では。Set the output signal 65 to 110 I+. Further, the latch clock 64 is inverted by an inverter 61 to generate a read request signal 62 output from the output terminal 52. In the recording/reproduction address generation circuit 11.
読出し要求信号６２が“１”になると、ＲＡＭ２１のア
ドレスを１つ進め、次のデータをＲＡＭ２１より読出す
。このようにして、第７図に示したデータレートの変換
を行なう。When the read request signal 62 becomes "1", the address of the RAM 21 is advanced by one and the next data is read from the RAM 21. In this way, the data rate conversion shown in FIG. 7 is performed.
以上述べたように、ＲＡＭ２Ｌにおける記録時の記録信
号の読出しとＡ／Ｄ変換器よりのＰＣＭ信号の書込み及
び誤り訂正符号の付加に専用のＲＡＭスロットを割当て
ることにより、１系統のＲＡＭでＰＣＭ信号の記録を行
なうことができる。As described above, by allocating dedicated RAM slots for reading recorded signals during recording in RAM2L, writing PCM signals from the A/D converter, and adding error correction codes, it is possible to read PCM signals using one system of RAM. can be recorded.
次に、第１図のＰＣＭ信号記録再生装置において再生を
行なう場合について説明する９再生時には、入力端子２
８より入力される記録再生切換信号により、切換回路３
が再生側に切換えられ１回転ヘッド２によって再生され
た再生信号は再生アンプ７によって増幅及び波形等化が
行なわれた後に再生回路８に入力される。Next, we will explain the case where the PCM signal recording and reproducing apparatus shown in FIG.
By the recording/reproduction switching signal input from 8, the switching circuit 3
is switched to the reproduction side and the reproduced signal reproduced by the one-rotation head 2 is amplified and waveform equalized by the reproduction amplifier 7, and then input to the reproduction circuit 8.
なお、記録再生切換信号は、ＲＡＭ２１の動作タイミン
グの切換、誤り訂正回路２２の動作の切換及びＡ／Ｄ変
換器２５の動作の禁止も行なう。Note that the recording/reproduction switching signal also switches the operation timing of the RAM 21, switches the operation of the error correction circuit 22, and inhibits the operation of the A/D converter 25.
再生回路８では、ＰＣＭ信１号及び誤り訂正符号の復調
及び同期信号、制御信号の検出を行なう。再生回路８で
復調されたＰＣＭ信号及び誤り訂正符号は、インターフ
ェース回路９及びパスライン２０を介してＲＡＭ２１に
書込まれる。The reproducing circuit 8 demodulates the PCM signal 1 and the error correction code, and detects synchronization signals and control signals. The PCM signal and error correction code demodulated by the reproducing circuit 8 are written into the RAM 21 via the interface circuit 9 and the pass line 20.
書込み時のＲＡＭ２１のアドレスは、再生回路８で検出
された同期信号及び制御信号中のブロックアドレスを基
準として記録再生アドレス生成回路１１で生成する。The address of the RAM 21 at the time of writing is generated by the recording/reproduction address generation circuit 11 based on the block address in the synchronization signal and control signal detected by the reproduction circuit 8.
ＲＡＭ２１に書込まれたＰＣＭ信号及び誤り訂正符号は
、訂正アドレス生成回路１６で生成されるアドレスに従
って読出され、パスライン２０を通して誤り訂正回路２
２に入力されて誤り訂正が行なわれる。誤り訂正回路２
２で訂正されたＰ ＣＭ信号は、再びＲＡＭ２１に書込
まれる。The PCM signal and error correction code written in the RAM 21 are read out according to the address generated by the correction address generation circuit 16, and are read out from the error correction circuit 2 through the path line 20.
2 and error correction is performed. error correction circuit 2
The PCM signal corrected in step 2 is written to the RAM 21 again.
誤り訂正が行なわれたＰＣＭ信号は、入出力アドレス生
成回路１７で生成させるアドレスに従ってＲＡＭ２１よ
り読出され、パスライン２０を通して誤り補正回路２３
に入力される。The error-corrected PCM signal is read out from the RAM 21 according to the address generated by the input/output address generation circuit 17 and sent to the error correction circuit 23 through the pass line 20.
is input.
誤り補正回路２３では、誤りできなかった誤りについて
、前後の値の平均値で置き換える平均値補間等の誤り補
正を行ない、Ｄ／Ａ変換器２４に出力する。そして、Ｄ
／Ａ変換器２４でアナログ信号に変換して出力端子２７
より出力する。なお、再生されたＰＣＭ信号は、アナロ
グ信号に変換せずに、そのまま他のＰＣＭ機器に出力し
てもよい。The error correction circuit 23 performs error correction such as average value interpolation, which replaces the error with the average value of the preceding and succeeding values, and outputs it to the D/A converter 24. And D
/A converter 24 converts it into an analog signal and outputs it to output terminal 27
Output from Note that the reproduced PCM signal may be output as is to another PCM device without converting it into an analog signal.
記録再生アドレス生成回路１１、訂正アドレス生成回路
１６及び入出力アドレス生成回路１７におけるアドレス
の生成は、記録時に生成させるアドレスと再生時に生成
されるアドレスが同じであるため、記録時と再生時で同
一回路を共用することができる。Address generation in the recording/reproduction address generation circuit 11, correction address generation circuit 16, and input/output address generation circuit 17 is the same during recording and reproduction because the address generated during recording and the address generated during reproduction are the same. Circuits can be shared.
第１０図は、再生時の信号の再生、誤り訂正及びＰＣＭ
信号の出力のタイミングを示している。７０は磁気テー
プ１よりの再生タイミング、７１は再生回路８よりＲＡ
Ｍ２１への書込みタイミング、７２は誤り訂正タイミン
グ、７３はＲＡＭ２１より誤り補正回路２３への読出し
タイミングである。磁気テープ１よりの信号の再生は、
基準信号３７と同期して行なわれる。そして、タイミン
グ７１でＲＡＭ２１の第１から第４の領域の順次書込ま
れる。ＲＡＭ２Ｌに書込まれた再生信号について、タイ
ミング７２で誤り訂正を行なう。なお、再生信号の書込
みと誤り訂正のタイミングが一部重なっているが、再生
の順序と誤り訂正の順序を一致させておけば問題ない。Figure 10 shows signal reproduction, error correction and PCM during reproduction.
Indicates the timing of signal output. 70 is the reproduction timing from the magnetic tape 1, and 71 is the RA from the reproduction circuit 8.
72 is a timing for writing to M21, 72 is an error correction timing, and 73 is a timing for reading from the RAM 21 to the error correction circuit 23. To reproduce the signal from the magnetic tape 1,
This is done in synchronization with the reference signal 37. Then, at timing 71, data is sequentially written into the first to fourth areas of the RAM 21. Error correction is performed on the reproduced signal written in the RAM 2L at timing 72. Note that although the timings of writing the reproduced signal and error correction partially overlap, there is no problem as long as the reproduction order and the error correction order are matched.
誤り訂正が行なわれたＰＣＭ信号は１次の回転ヘッドの
１回転（３６０’）で出力される。The error-corrected PCM signal is output with one rotation (360') of the primary rotary head.
切換回路１８及び１９の切換タイミングは記録時と同一
でよい。すなわち、第５図のスロット４３で誤り訂正及
びＲＡＭ２１より誤り補正回路２３へのＰＣＭ信号の読
出しを行ない、スロット４４で再生信号のＲＡＭ２１へ
の書込みを行なう。スロット４３では、第６図に示すよ
うに、１６スロツトの内の４スロツトをＰＣＭ信号の読
出しに、１２スロツトを誤り訂正時のＲＡＭ２１と誤り
訂正回路２２との間のデータの転送に割合でる。ＰＣＭ
信号の読出しは、１回の読出しで、１ワード１６ビツト
のＰＣＭ信号の上位８ビツト、下位８ビツト及び読出し
たＰＣＭ信号が誤っているかどうかを示す２個のフラグ
の４個のデータを読出す。すなわち、１回の読出しでＲ
ＡＭ２１を４回アクセスする。The switching timing of the switching circuits 18 and 19 may be the same as that during recording. That is, in slot 43 of FIG. 5, error correction and reading of the PCM signal from RAM 21 to error correction circuit 23 is performed, and in slot 44, writing of the reproduced signal to RAM 21 is performed. In the slot 43, as shown in FIG. 6, 4 out of 16 slots are used for reading the PCM signal, and 12 slots are used for transferring data between the RAM 21 and the error correction circuit 22 during error correction. PCM
When reading the signal, four pieces of data are read out in one reading: the upper 8 bits, lower 8 bits of the 16-bit PCM signal per word, and 2 flags that indicate whether the read PCM signal is incorrect. . In other words, R
Access AM21 4 times.
第１１図はインターフェース回路９の動作タイミングで
ある。７４は再生回路８より出力される再生データのタ
イミングであり、再生伝送レートは記録時と同様に約Ｉ
ＭＨｚである。第１１図に示すように、再生時には記録
時の第７図の変換の逆の変換を行なう。FIG. 11 shows the operation timing of the interface circuit 9. 74 is the timing of the playback data output from the playback circuit 8, and the playback transmission rate is about I as during recording.
It is MHz. As shown in FIG. 11, during playback, the reverse conversion of the conversion shown in FIG. 7 during recording is performed.
第１２図はインターフェース回路９の構成例である。８
４〜８８はラッチ回路、８９はバッファである。また、
８０は再生回路８から出力された再生データ７４の入力
端子、８１は再生データに同期した再生クロックの入力
端子、８２はＲＡＭ２１へのデータの出力端子、８３は
スロットの切換信号４１の入力端子である。FIG. 12 shows an example of the configuration of the interface circuit 9. 8
4 to 88 are latch circuits, and 89 is a buffer. Also,
80 is an input terminal for the reproduced data 74 outputted from the reproduction circuit 8, 81 is an input terminal for a reproduced clock synchronized with the reproduced data, 82 is an output terminal for data to the RAM 21, and 83 is an input terminal for the slot switching signal 41. be.
以下、第１３図のタイミング図に従って第１２図のイン
ターフェース回路の動作を説明する。Hereinafter, the operation of the interface circuit shown in FIG. 12 will be explained according to the timing diagram shown in FIG. 13.
ラッチ回路８４では、入力端子８０より入力された再生
データ７４を入力端子８１より入力された再生クロック
９０でラッチする。９１はラッチ回路８４の出力を示し
ている。ラッチ回路８４でデータをラッチした時、ラッ
チ回路８６の出力信号９２は“′１″となる。この出力
信号９２をラッチ回路８８でスロット切換信号４１によ
りラッチし、アンド回路６０でラッチ回路８８の出力と
スロット切換信号４１の論理積によりラッチ回路８５の
ラッチクロック９３を生成する。９４はラッチ回路８５
の出力を示している。ラッチ回路８５でデータをラッチ
した時、ラッチ回路８７の出力は“１”となり、ラッチ
回路８６をクリアし、出力信号９２を“０″にする。バ
ッファ８９は、スロット切換信号４１が０”の時、すな
わち、スロット４４の時にラッチ回路８５にラッチされ
ている再生データを出力端子８２よりＲＡＭ２１に出力
する。このようにして、第１１図に示したデータレート
の変換を行なう。The latch circuit 84 latches the reproduced data 74 input from the input terminal 80 using the reproduced clock 90 input from the input terminal 81. Reference numeral 91 indicates the output of the latch circuit 84. When the data is latched by the latch circuit 84, the output signal 92 of the latch circuit 86 becomes "'1". This output signal 92 is latched by the slot switching signal 41 in the latch circuit 88, and the latch clock 93 of the latch circuit 85 is generated by ANDing the output of the latch circuit 88 and the slot switching signal 41 in the AND circuit 60. 94 is a latch circuit 85
shows the output of When the data is latched by the latch circuit 85, the output of the latch circuit 87 becomes "1", clearing the latch circuit 86, and setting the output signal 92 to "0". The buffer 89 outputs the reproduced data latched in the latch circuit 85 from the output terminal 82 to the RAM 21 when the slot switching signal 41 is 0'', that is, when the slot is 44. Perform data rate conversion.
第１４図は入出力アドレス生成回路１７の構成例である
。１００，１０２はカウンタ、１０１はラッチ回路、１
０４は論理和回路、１０５はインバータ、１０６はデコ
ート回路である。FIG. 14 shows an example of the configuration of the input/output address generation circuit 17. 100 and 102 are counters, 101 is a latch circuit, 1
04 is an OR circuit, 105 is an inverter, and 106 is a decode circuit.
本実施例は、サンプリング周波数が４８ｋＨｚ及び３２
ｋＨｚの２種類ＰＣＭ信号を記録再生する場合の例を示
している。In this example, the sampling frequency is 48kHz and 32kHz.
An example is shown in which two types of kHz PCM signals are recorded and reproduced.
入力端子２９はサンプリング周波数切換信号の入力端子
であり、４８ｋＨｚの時は、“１″。The input terminal 29 is an input terminal for a sampling frequency switching signal, and is "1" when the frequency is 48kHz.
３２ｋｌ（ｚの時は、“０”となる。入力端子１０７は
タイミング生成回路１５より出力されるクロックの入力
端子であり、第６図の４５と同じ信号が入力される。１
０８は入出力アドレスの出力端子であり、入出力アドレ
スを切換回路１８に出力する。１０９は誤り補正回路２
３、Ｄ／Ａ変換器２４及びＡ／Ｄ変換器２５の制御クロ
ックを出力する。32kl (when z, it becomes "0". The input terminal 107 is the input terminal of the clock output from the timing generation circuit 15, and the same signal as 45 in FIG. 6 is inputted.1
08 is an output terminal for input/output addresses, and outputs the input/output addresses to the switching circuit 18. 109 is error correction circuit 2
3. Output a control clock for the D/A converter 24 and A/D converter 25.
以下、第１５図のタイミング図に従って動作を説明する
。第１５図は出力端子１０９より出力されるクロックの
タイミングを示している。The operation will be explained below according to the timing chart shown in FIG. FIG. 15 shows the timing of the clock output from the output terminal 109.
まず、サンプリング周波数が４８ｋＨｚの時には、入力
端子２９よりパ１”が入力されているため、カウンタ１
０２はリセットされている。したがって、ラッチ回路１
０１の出力も“１″となり入力端子１０７より入力され
たクロック信号４５がそのまま出力端子１０９より出力
される。First, when the sampling frequency is 48kHz, the counter 1" is input from the input terminal 29.
02 has been reset. Therefore, latch circuit 1
The output of 01 also becomes "1", and the clock signal 45 inputted from the input terminal 107 is outputted from the output terminal 109 as it is.
また、このクロック信号によりカウンタ１００がカウン
トアツプされる。カウンタ１００の値はデコード回路１
０６に入力され、入出力アドレスが生成され出力端子１
０８より出力される。Further, the counter 100 is counted up by this clock signal. The value of counter 100 is decode circuit 1
06, an input/output address is generated, and output terminal 1
Output from 08.
すなわち、入出力タイミング毎に新しいアドレスが生成
されて出力される。That is, a new address is generated and output at each input/output timing.
サンプリング周波数が３２に＆の時には、入力端子２９
より０”が入力されているため。When the sampling frequency is 32 &, the input terminal 29
Because 0" is input.
カウンタ１０２は３分周回路として動作する。Counter 102 operates as a divide-by-3 circuit.
したがって、ラッチ回路１０１の出力は、３クロツクに
１回の割合で１′″となり、出力端子１０９より出力さ
れるクロックは第１５図の１１０のようになる。すなわ
ち、カウンタ１００におけるカウントアツプ及び誤り補
正回路２３、Ｄ／Ａ変換器２４、Ａ／Ｄ変換器２５の動
作は入出力タイミングの３回に２回となり。Therefore, the output of the latch circuit 101 becomes 1'' at a rate of once every three clocks, and the clock output from the output terminal 109 becomes like 110 in FIG. The correction circuit 23, D/A converter 24, and A/D converter 25 operate twice every three input/output timings.
ＰＣＭ信号の入出カレートをサンプリング周波数が４８
ｋＨｚの時の２／３にすることができる。Sampling frequency of input and output currate of PCM signal is 48
It can be reduced to 2/3 of that at kHz.
なお、サンプリング周波数の比が異なる時でも、比がｍ
：ｎ（ｍ＞ｎ）の時に入出力タイミングのｍ回にｎ回だ
け入出力を行なえばよい。Note that even when the sampling frequency ratio is different, the ratio m
:n (m>n), it is sufficient to perform input/output only n times in m input/output timings.
以上述べたように、ＲＡＭ２１における再生時の再生信
号の書込みと誤り訂正及びＰＣＭ信号の出力に専用のＲ
ＡＭスロットを割当てることにより、１系統のＲＡＭで
ＰＣＭ信号の再生を行なうことができ、異なるサンプリ
ング周波数のＰＣＭ信号にも対応できる。また、記録時
と再生時でＲＡＭアドレス生成回路を共用することがで
きる。As mentioned above, the R
By allocating AM slots, it is possible to reproduce PCM signals using one system of RAM, and it is also possible to support PCM signals with different sampling frequencies. Furthermore, the RAM address generation circuit can be shared during recording and reproduction.
なお、切換回路１８及び１９は、１個の３人力の切換回
路を用いてもよい。Note that the switching circuits 18 and 19 may be a single three-man switching circuit.
第１６図は本発明のＰＣＭ信号再生装置の一実施例であ
る。動作は第１図の回路の再生時と同じである６すなわ
ち、第１図のＰＣＭ信号記録再生装置より記録回路及び
Ａ／Ｄ変換器を取除くことによって再生専用回路を構成
することができる。また、記録専用回路も同様に再生回
路及び誤り補正回路、Ｄ／Ａ変換器を取除くことによっ
て構成できる。FIG. 16 shows an embodiment of the PCM signal reproducing device of the present invention. The operation is the same as that of the circuit shown in FIG. 1 during reproduction.6 That is, by removing the recording circuit and A/D converter from the PCM signal recording and reproducing apparatus of FIG. 1, a reproduction-only circuit can be constructed. Furthermore, a recording-only circuit can be similarly constructed by removing the reproduction circuit, error correction circuit, and D/A converter.
本発明によれば、１系統のＲＡＭでＰＣＭ信号の記録再
生を行なうことができる。また、サンプリング周波数の
異なるＰＣＭ信号の記録再生にも対応することができる
。According to the present invention, it is possible to record and reproduce PCM signals using one system of RAM. Furthermore, it is possible to handle recording and reproduction of PCM signals having different sampling frequencies.
第１図は本発明のＰＣＭ信号記録再生装置の一実施例を
示す図、第２図は磁気テープ上の記録パターン図、第３
図はブロック構成図、第４図は記録時のタイミング図、
第５図は切換回路１９のタイミング図、第６図は切換回
路１８のタイミング図、第７図はインターフェース回路
６のデータ変換を示す図、第８図はインターフェース回
路６の一構成例を示す図、第９図は第８図の回路のタイ
ミング図、第１０図は再生時のタイミング図、第１１図
はインターフ呈−ス回路９のデータ変換を示す図、第１
２図はインターフェース回路９の一構成例を示す図、第
１３図は第１２図の回路のタイミング図、第１４図は入
出力アドレス生成回路１７の一構成例を示す図、第１５
図は第１４図の回路のタイミング図、第１６図は本発明
のＰＣＭ信号再生装置の一実施例を示す図である。
５・・・記録回路、６，９・・・インターフェース回路
、８・・・再生回路、１０．１４・・・発振回路。
１１・・・記録再生アドレス生成回路、１５・・・タイ
ミング生成回路、１６・・・訂正アドレス生成回路。
１７・・・入出力アドレス生成回路、１８．１９・・・
切換回路、２１・・・ＲＡＭ、２２・・・誤り訂正回路
。
２３・・・誤り補正回路、２４・・・Ｄ／Ａ変換器。
２５・・・Ａ／Ｄ変換器、１００・・・カウンタ。
１０１・・・ラッチ回路、１０２・−カウンタ。
１０４・・・論理和回路、１０５・・・インバータ。
１０６・・・デコード回路。FIG. 1 is a diagram showing an embodiment of the PCM signal recording/reproducing device of the present invention, FIG. 2 is a recording pattern diagram on a magnetic tape, and FIG.
The figure is a block diagram, and Figure 4 is a timing diagram during recording.
5 is a timing diagram of the switching circuit 19, FIG. 6 is a timing diagram of the switching circuit 18, FIG. 7 is a diagram showing data conversion of the interface circuit 6, and FIG. 8 is a diagram showing an example of the configuration of the interface circuit 6. , FIG. 9 is a timing diagram of the circuit in FIG. 8, FIG. 10 is a timing diagram during reproduction, FIG. 11 is a diagram showing data conversion of the interface circuit 9,
2 is a diagram showing an example of the configuration of the interface circuit 9, FIG. 13 is a timing diagram of the circuit in FIG. 12, FIG. 14 is a diagram showing an example of the configuration of the input/output address generation circuit 17, and FIG.
14 is a timing diagram of the circuit shown in FIG. 14, and FIG. 16 is a diagram showing an embodiment of the PCM signal reproducing apparatus of the present invention. 5... Recording circuit, 6, 9... Interface circuit, 8... Playback circuit, 10.14... Oscillation circuit. 11... Recording/reproducing address generation circuit, 15... Timing generation circuit, 16... Correction address generation circuit. 17...I/O address generation circuit, 18.19...
Switching circuit, 21...RAM, 22...Error correction circuit. 23...Error correction circuit, 24...D/A converter. 25... A/D converter, 100... Counter. 101...Latch circuit, 102...-Counter. 104...OR circuit, 105...Inverter. 106...Decoding circuit.
Claims (1)
信号、ＰＣＭ信号の誤りを訂正する誤り訂正符号及びＰ
ＣＭ信号に関連した信号を記録媒体に記録再生する記録
再生回路と、記録再生するＰＣＭ信号及び誤り訂正符号
を記憶しておく記憶回路と、前記記憶回路の書込み及び
読出し時のアドレスを制御するアドレス制御回路と、記
録時の誤り訂正符号の生成及び再生時の誤り訂正を行な
う訂正回路よりなるＰＣＭ信号記録再生装置において、
前記アドレス制御回路は、記録再生時のＰＣＭ信号の読
出しまたは書込みアドレスを生成する記録再生アドレス
生成回路と、前記訂正回路との間のデータの転送を行な
うためのアドレスを生成する訂正アドレス生成回路と、
ＰＣＭ信号の入出力のための書込みまたは読出しアドレ
スを、サンプリング周波数がｆのＰＣＭ信号を記録再生
する時には各入出力タイミングで生成し、サンプリング
周波数がｎ／ｍ×ｆのＰＣＭ信号を記録再生する時には
入出力タイミングのｍ回にｎ回の割合で生成する入出力
アドレス生成回路と、前記記録再生アドレス生成回路、
前記訂正アドレス生成回路及び前記入出力アドレス生成
回路で生成されたアドレスを順次選択して前記記憶回路
のアドレスとして出力するアドレス切換回路よりなるこ
とを特徴とするＰＣＭ信号記録再生装置。1. PCM with sampling frequency f or n/m×f
signal, an error correction code for correcting errors in the PCM signal, and PCM signal.
A recording and reproducing circuit that records and reproduces signals related to CM signals on a recording medium, a memory circuit that stores PCM signals and error correction codes to be recorded and reproduced, and an address that controls addresses during writing and reading of the memory circuit. In a PCM signal recording and reproducing apparatus comprising a control circuit and a correction circuit that generates an error correction code during recording and performs error correction during reproduction,
The address control circuit includes a recording and reproduction address generation circuit that generates a read or write address for a PCM signal during recording and reproduction, and a correction address generation circuit that generates an address for transferring data between the correction circuit and the correction circuit. ,
A write or read address for input/output of a PCM signal is generated at each input/output timing when recording and reproducing a PCM signal with a sampling frequency of f, and when recording and reproducing a PCM signal with a sampling frequency of n/m×f. an input/output address generation circuit that generates n times for every m input/output timings; and the recording/reproduction address generation circuit;
A PCM signal recording and reproducing device comprising an address switching circuit that sequentially selects addresses generated by the correction address generation circuit and the input/output address generation circuit and outputs the selected addresses as addresses of the storage circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290580A JPH0782713B2 (en) | 1985-12-25 | 1985-12-25 | PCM signal recording / reproducing apparatus and reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290580A JPH0782713B2 (en) | 1985-12-25 | 1985-12-25 | PCM signal recording / reproducing apparatus and reproducing apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150559A true JPS62150559A (en) | 1987-07-04 |
| JPH0782713B2 JPH0782713B2 (en) | 1995-09-06 |
Family
ID=17757857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290580A Expired - Lifetime JPH0782713B2 (en) | 1985-12-25 | 1985-12-25 | PCM signal recording / reproducing apparatus and reproducing apparatus |
Country Status (1)
| Country | Link |
|---|---|
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