JPS582437B2 - スリ−ステイト出力回路 - Google Patents
スリ−ステイト出力回路Info
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- JPS582437B2 JPS582437B2 JP53145831A JP14583178A JPS582437B2 JP S582437 B2 JPS582437 B2 JP S582437B2 JP 53145831 A JP53145831 A JP 53145831A JP 14583178 A JP14583178 A JP 14583178A JP S582437 B2 JPS582437 B2 JP S582437B2
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- circuit
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- chip
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置（メモリ）のスリーステイト
出力回路特にそのチツプイネーブル信号を受ける人力部
に関する。
出力回路特にそのチツプイネーブル信号を受ける人力部
に関する。
バイポーラＦＲＯＭ＠出し専用記憶装置）などのメモリ
の出力段は複数のメモリセルからの出力をコモンバスで
取り出すために、ワイヤード・オアを可能とするスリー
ステイト（３状態）出力回路が必要である。
の出力段は複数のメモリセルからの出力をコモンバスで
取り出すために、ワイヤード・オアを可能とするスリー
ステイト（３状態）出力回路が必要である。
その一例を第１図に示す。同図はＦＲＯＭのスリーステ
イト出力回路ＴＳを示すもので、３個のｎｐｎ｝ランジ
スタＴｒ１，Ｔｒ２，Ｔｒ３およびダイオードＤ１〜Ｄ
３で要部を構成している。
イト出力回路ＴＳを示すもので、３個のｎｐｎ｝ランジ
スタＴｒ１，Ｔｒ２，Ｔｒ３およびダイオードＤ１〜Ｄ
３で要部を構成している。
トランジスタＴｒ１のコレクタおよびエミツタはトラン
ジスタＴｒ２，Ｔｒ３の各ベースに接続されていて、Ｔ
ｒ１のオン・オフに伴ないＴｒ２は同一動作、Ｔｒ３は
逆動作をする。
ジスタＴｒ２，Ｔｒ３の各ベースに接続されていて、Ｔ
ｒ１のオン・オフに伴ないＴｒ２は同一動作、Ｔｒ３は
逆動作をする。
つまり記憶（メモリ）セルからの出力等の人力信号が与
えられる端子ＩＮが″１”（ＴＴＬレベルであるから″
Ｏ”が０〜０．８Ｖ，”１”が２．０ 〜５．２５Ｖ）
となるとトランジスタＴｒ４はオフ、そのコレクタ電圧
は１．６ｖ程度のハイ（Ｈ）レベルとなり、トランジス
タＴｒ１はオン状態となる。
えられる端子ＩＮが″１”（ＴＴＬレベルであるから″
Ｏ”が０〜０．８Ｖ，”１”が２．０ 〜５．２５Ｖ）
となるとトランジスタＴｒ４はオフ、そのコレクタ電圧
は１．６ｖ程度のハイ（Ｈ）レベルとなり、トランジス
タＴｒ１はオン状態となる。
このためトランジスタＴｒ２はオン、Ｔｒ３はオフにな
り、出力端子ＯＵＴに０． ４ Ｖ程度の″０”が出力
する。
り、出力端子ＯＵＴに０． ４ Ｖ程度の″０”が出力
する。
逆に人力端子ＩＮが″０”になるとトランジスタＴｒ４
はオン、そのコレクタ電圧は０．６Ｖ程度のロー（Ｌ）
レベルとなり、トランジスタＴｒｌ，Ｔｒ２共にオフと
なり、且つトランジスタＴｒ３がオンになり、出力端子
ＯＵＴには５Ｖの電源Ｖｃｃから抵抗Ｒ１、トランジス
タＴｒ３、ダイオードＤ１の各電圧降下を差引いたＨレ
ベルの電圧である”１”が出力される。
はオン、そのコレクタ電圧は０．６Ｖ程度のロー（Ｌ）
レベルとなり、トランジスタＴｒｌ，Ｔｒ２共にオフと
なり、且つトランジスタＴｒ３がオンになり、出力端子
ＯＵＴには５Ｖの電源Ｖｃｃから抵抗Ｒ１、トランジス
タＴｒ３、ダイオードＤ１の各電圧降下を差引いたＨレ
ベルの電圧である”１”が出力される。
上述した動作を可能とする各抵抗Ｒ１〜Ｒ５の抵抗値は
通常Ｒ１＝ ０．ＩＫΩ，Ｒ２＝１．ＯＫΩ，Ｒ３＝２
．５ＫΩ，Ｒ４＝１、６ＫΩ，Ｒ，＝６ＫΩ程度に選定
される。
通常Ｒ１＝ ０．ＩＫΩ，Ｒ２＝１．ＯＫΩ，Ｒ３＝２
．５ＫΩ，Ｒ４＝１、６ＫΩ，Ｒ，＝６ＫΩ程度に選定
される。
またＭＣはＦＲＯＭのメモリセルであり、多数のワード
ラインおよびビットラインの各交点に接続されるが、第
１図では第ｉ番目のビットラインＢｉと第ｊ番目のワー
ドラインＷｊの交点に接続されるメモリセル１個のみを
示す。
ラインおよびビットラインの各交点に接続されるが、第
１図では第ｉ番目のビットラインＢｉと第ｊ番目のワー
ドラインＷｊの交点に接続されるメモリセル１個のみを
示す。
ＦＲＯＭの場合メモリセルはヒューズまたはトランジス
タであって、前者の場合は溶断してまた後者の場合はエ
ミツタベース間接合を短絡（破壊）することにより書込
みがなされる。
タであって、前者の場合は溶断してまた後者の場合はエ
ミツタベース間接合を短絡（破壊）することにより書込
みがなされる。
本例ではトランジスタ型のメモリセルを示しており、書
込んであればＢｉ−ＭＣ−Ｗｊの経路で電流ｉが流れ、
非書込みなら電流ｉは零である。
込んであればＢｉ−ＭＣ−Ｗｊの経路で電流ｉが流れ、
非書込みなら電流ｉは零である。
ワードラインはそのワードライン系のデコーダドライバ
を構成するナンドゲートＧがＬレベル出力を生じること
により選択され、ビットラインはそのビットライン選択
回路ＡＤｂがＨレベル出力状態になるとき選択される。
を構成するナンドゲートＧがＬレベル出力を生じること
により選択され、ビットラインはそのビットライン選択
回路ＡＤｂがＨレベル出力状態になるとき選択される。
即ち、選択回路ＡＤｂがＨレベル出力状態となり、その
出力端ダイオード群がすべてオフ状態になる七人力端子
ＩＮはＬレベルへ落されることなく、そしてワードライ
ン選択系のナンドゲートＧがＬレベル出力を生じれば、
メモリセルＭＣの書込み、非書込みに応じて電流ｉが流
れ、または流れない。
出力端ダイオード群がすべてオフ状態になる七人力端子
ＩＮはＬレベルへ落されることなく、そしてワードライ
ン選択系のナンドゲートＧがＬレベル出力を生じれば、
メモリセルＭＣの書込み、非書込みに応じて電流ｉが流
れ、または流れない。
電流ｉが流れると人力端子ＩＮはＬレベルへ落され、ま
た電流ｉが流れないときはＨレベルを保ち、この入力端
子ＩＮの電位は出力端子ＯＵＴの電位を前記の如く変え
るからこれにより、メモリチップの選択時には、メモリ
セルの記憶状態″０”または”１”を読取ることができ
る。
た電流ｉが流れないときはＨレベルを保ち、この入力端
子ＩＮの電位は出力端子ＯＵＴの電位を前記の如く変え
るからこれにより、メモリチップの選択時には、メモリ
セルの記憶状態″０”または”１”を読取ることができ
る。
これに対し、当該メモリチップの非選択時には、チツプ
イネーブル信号ＣＥが”１”となり、インバータＩ１の
出力は″０”となる。
イネーブル信号ＣＥが”１”となり、インバータＩ１の
出力は″０”となる。
このため端子Ｔ１、トランジスタＴｒ２のコレクタおよ
び同Ｔｒ３のベースはダイオードＤ２，Ｄ３を介してＬ
レベルへ落されＴｒ１〜Ｔｒ３はすべてオフ状態となる
。
び同Ｔｒ３のベースはダイオードＤ２，Ｄ３を介してＬ
レベルへ落されＴｒ１〜Ｔｒ３はすべてオフ状態となる
。
従って出力端子ＯＵＴはフローテイング又は高インピー
ダンス“Ｚ”の状態となり、コモンバスに接続されてい
ても選択されたメモリチップの出力状態に悪影響を与え
ることはない。
ダンス“Ｚ”の状態となり、コモンバスに接続されてい
ても選択されたメモリチップの出力状態に悪影響を与え
ることはない。
即ち、コモンバスに複数個接続されるメモリチップがＨ
またはＬの２状態しか取り得ないものであると、選択さ
れたメモリチップがＬまたはＨの出力を生じるとき非選
択メモリチップのＨ，Ｌ出力とショートを生じてしまう
が、非選択メモリが高インピーダンス゛Ｚ”状態ならこ
の様な障害はない。
またはＬの２状態しか取り得ないものであると、選択さ
れたメモリチップがＬまたはＨの出力を生じるとき非選
択メモリチップのＨ，Ｌ出力とショートを生じてしまう
が、非選択メモリが高インピーダンス゛Ｚ”状態ならこ
の様な障害はない。
ダイオードＤ２ｔＤ３はインバータ■１の出力力び１”
となる選択時にインバータ■、からまたはＤ３，Ｄ２の
経路で電流が流れるのを阻止する逆流防止用のダイオー
ドである。
となる選択時にインバータ■、からまたはＤ３，Ｄ２の
経路で電流が流れるのを阻止する逆流防止用のダイオー
ドである。
ところで、この回路におけるチップ選択系に流れる電流
の大きさを調べてみるに、信号ＥＣが″１″でインバー
タ■１がＬレベル出力を生じる非選択時にはダイオード
Ｄ２を流れる電流■２は０．７ｍＡ程度、ダイオードＤ
３を通して流れる電流■３は２ｍＡ程度である。
の大きさを調べてみるに、信号ＥＣが″１″でインバー
タ■１がＬレベル出力を生じる非選択時にはダイオード
Ｄ２を流れる電流■２は０．７ｍＡ程度、ダイオードＤ
３を通して流れる電流■３は２ｍＡ程度である。
通常１つのメモリチップでは４〜８個のメモリセル群従
って出力回路ＴＳを備えているので、非選択時に流入す
る電流の総和はダイオードＤ３の経路の分だけでも８〜
１６ｍＡに達する。
って出力回路ＴＳを備えているので、非選択時に流入す
る電流の総和はダイオードＤ３の経路の分だけでも８〜
１６ｍＡに達する。
このため、チツプイネーブル回路のインバータ■，の出
力段トランジスタにドライブ能力の犬なるものが要求さ
れる。
力段トランジスタにドライブ能力の犬なるものが要求さ
れる。
またメモリチップでは複数個の出力回路ＴＳ１，ＴＳ２
・・・・・・が通常第３図に示すようにチップＭＣＨの
周辺に配置され、チツプイネーブル信号を受ける端子Ｃ
ＥＴとは比較的長い配線ｌによって接続される。
・・・・・・が通常第３図に示すようにチップＭＣＨの
周辺に配置され、チツプイネーブル信号を受ける端子Ｃ
ＥＴとは比較的長い配線ｌによって接続される。
電流Ｉ２ｔＩ３が犬であれば当然このアルミニウム配線
ｅの幅も太くなって集積度を下げるだけでなく配線容量
が増加してスイッチングスピードが遅くなる等の欠点が
ある。
ｅの幅も太くなって集積度を下げるだけでなく配線容量
が増加してスイッチングスピードが遅くなる等の欠点が
ある。
本発明は上記欠点を除去するためになされたもので、チ
ツプイネーブル信号回路の逆流防止用のダイオードＤ３
に代えてｐｎｐトランジスタを用い、メモリセル非選択
時のチツプイネーブル信号入力部への流入電流値を著し
く低減させたスリーステイト出力回路を提供することを
目的としている。
ツプイネーブル信号回路の逆流防止用のダイオードＤ３
に代えてｐｎｐトランジスタを用い、メモリセル非選択
時のチツプイネーブル信号入力部への流入電流値を著し
く低減させたスリーステイト出力回路を提供することを
目的としている。
以下、図面を参照して本発明の実施例を説明する。
第２図は本発明の一実施例を示す図である。この実施例
に示すように本発明は第１図のダイオードＤ，をｐｎｐ
｝ランジスタＴｒ５に代えたもので、他は第１図と同様
である。
に示すように本発明は第１図のダイオードＤ，をｐｎｐ
｝ランジスタＴｒ５に代えたもので、他は第１図と同様
である。
トランジスタＴｒ５はコレクタが接地され、そのベース
はインバータＩ１の出力端に、またエミツタはトランジ
スタＴｒ１のコレクタおよびＴｒ３のベースに接地され
ている。
はインバータＩ１の出力端に、またエミツタはトランジ
スタＴｒ１のコレクタおよびＴｒ３のベースに接地され
ている。
前記の配線ｅ部分はこの図では、トランジスタＴｒ５の
ベースからインバータ■１の出力端へ行く配線部分であ
る。
ベースからインバータ■１の出力端へ行く配線部分であ
る。
この回路では出力端子ＯＵＴを″Ｚ”にする非選択状態
を考えると、インバータ■１の出力が″０”で電源Ｖｃ
ｃから抵抗Ｒ４、トランジスタＴｒ５のエミツタベース
間を通して電流が流れこの結果トランジスタＴｒ５はオ
ンとなってトランジスタＴｒｌのコレクタおよびＴｒ３
のベースをＬレベルにするが、配線ｅを通して流れるト
ランジスタＴｒ５のベース電流はトランジスタＴｒ５の
電流増幅率βによって定まる小電流である。
を考えると、インバータ■１の出力が″０”で電源Ｖｃ
ｃから抵抗Ｒ４、トランジスタＴｒ５のエミツタベース
間を通して電流が流れこの結果トランジスタＴｒ５はオ
ンとなってトランジスタＴｒｌのコレクタおよびＴｒ３
のベースをＬレベルにするが、配線ｅを通して流れるト
ランジスタＴｒ５のベース電流はトランジスタＴｒ５の
電流増幅率βによって定まる小電流である。
例えばβ≒２０であれば、エミツタ電流つまり前記電流
Ｉ３の１／２０に低減される。
Ｉ３の１／２０に低減される。
従って配線ｅは細くてよく、インバータ■１の出力段ト
ランジスタもドライブ能力の小さなものでよい。
ランジスタもドライブ能力の小さなものでよい。
なおダイオードＤ２もｐｎｐトランジスタに代えれば電
流■２が低減され、配線ｅに流れる電流は更に低減され
る。
流■２が低減され、配線ｅに流れる電流は更に低減され
る。
尚、インバータ■１の出力が″１”となる選択時にはト
ランジスタＴｒ５のＢ−Ｅ間が逆極性となるので、この
トランジスタＴｒ５はダイオードＤと同様に逆流阻止機
能を果たす。
ランジスタＴｒ５のＢ−Ｅ間が逆極性となるので、この
トランジスタＴｒ５はダイオードＤと同様に逆流阻止機
能を果たす。
以上詳細に説明したように、本発明によればトランジス
タの使用によりチツプイネーブル信号人力部への流入電
流値を１〜２桁低減させることができ、この結果各出力
回路ＴＳ１，ＴＳ２・・・・・・から端子ＣＥＴへの配
線ｅの幅が狭くて済み、配線に付属する容量が低減され
スイッチングスピードが向上する。
タの使用によりチツプイネーブル信号人力部への流入電
流値を１〜２桁低減させることができ、この結果各出力
回路ＴＳ１，ＴＳ２・・・・・・から端子ＣＥＴへの配
線ｅの幅が狭くて済み、配線に付属する容量が低減され
スイッチングスピードが向上する。
またチツプイネーブル回路のインバータ出力段のトラン
ジスタのドライブ能力が軽減されるので、該トランジス
タを小容量化できる。
ジスタのドライブ能力が軽減されるので、該トランジス
タを小容量化できる。
なおこのｐｎｐトランジスタを、ｐ型基板上にｎ型層を
エビタキシャル成長させ、そのｎ型エピ層内にｐ型のエ
ミツタ領域を形成して作れば、基板をコレクタ電極とし
て使用できるので、別途にコレクタ配線をすることが不
要となる利点がある。
エビタキシャル成長させ、そのｎ型エピ層内にｐ型のエ
ミツタ領域を形成して作れば、基板をコレクタ電極とし
て使用できるので、別途にコレクタ配線をすることが不
要となる利点がある。
第１図は従来のスリーステイト出力回路を示す回路図、
第２図は本発明の一実施例を示す回路図、第３図はメモ
リチップの出力回路配列状態を説明する図である。 ＴＳ・・・・・・スリーステイト出力回路、ＤＩｓＤ２
・・・・・・ダイオード、Ｔｒ１，Ｔｒ２，Ｔｒ３・・
・・・・ｎｐｎトランジスタ、Ｔｒ１１，Ｔｒ１２・・
・・・・ｐｎｐ｝ランジスタ、Ｉ１・・・・・・チツプ
イネーブル回路のインバータ。
第２図は本発明の一実施例を示す回路図、第３図はメモ
リチップの出力回路配列状態を説明する図である。 ＴＳ・・・・・・スリーステイト出力回路、ＤＩｓＤ２
・・・・・・ダイオード、Ｔｒ１，Ｔｒ２，Ｔｒ３・・
・・・・ｎｐｎトランジスタ、Ｔｒ１１，Ｔｒ１２・・
・・・・ｐｎｐ｝ランジスタ、Ｉ１・・・・・・チツプ
イネーブル回路のインバータ。
Claims (1)
- １ 直列接続した第１、第２の出力段トランジスタ、人
力信号に応じてこれらのトランジスタを互いに逆にオン
オフさせてその出力端からハイレベル、ローレベルの出
力を生じさせる第３のトランジスタ、チツプイネーブル
信号人力部から配線を通して該第３のトランジスタおよ
びハイレベル出力を生じさせる前記第１のトランジスタ
の各ベースへ信号を与えチップ非選択時には前記第１〜
第３のトランジスタをオフにして出力端を高インピーダ
ンス状態にする選択回路を備えるスリーステイト出力回
路において、該選択回路の前記第１のトランジスタをオ
フにする回路部分に、該第１のトランジスタのベースと
アースにエミツタとコレクタを接続されそしてベースに
前記配線を通してチップ非選択信号を受けるときオンに
なるｐｎｐトランジスタを設けたことを特徴とするスリ
ーステイト出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53145831A JPS582437B2 (ja) | 1978-11-25 | 1978-11-25 | スリ−ステイト出力回路 |
| EP79302555A EP0011961B1 (en) | 1978-11-25 | 1979-11-13 | Three-state output circuit |
| DE7979302555T DE2966394D1 (en) | 1978-11-25 | 1979-11-13 | Three-state output circuit |
| US06/095,073 US4322640A (en) | 1978-11-25 | 1979-11-16 | Three-state output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53145831A JPS582437B2 (ja) | 1978-11-25 | 1978-11-25 | スリ−ステイト出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573994A JPS5573994A (en) | 1980-06-04 |
| JPS582437B2 true JPS582437B2 (ja) | 1983-01-17 |
Family
ID=15394114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53145831A Expired JPS582437B2 (ja) | 1978-11-25 | 1978-11-25 | スリ−ステイト出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4322640A (ja) |
| EP (1) | EP0011961B1 (ja) |
| JP (1) | JPS582437B2 (ja) |
| DE (1) | DE2966394D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61501335A (ja) * | 1984-03-02 | 1986-07-03 | イゾシユポルト・フエアブントバウタイレ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 少なくとも一つの目玉体または目玉部分を有するプラスチツク板ばね |
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|---|---|---|---|---|
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| US4398103A (en) * | 1981-06-19 | 1983-08-09 | Motorola, Inc. | Enabling circuitry for logic circuits |
| US5023482A (en) * | 1982-03-29 | 1991-06-11 | North American Philips Corp. | ISL to TTL translator |
| US4467223A (en) * | 1982-04-22 | 1984-08-21 | Motorola, Inc. | Enable gate for 3 state circuits |
| US4504745A (en) * | 1982-06-14 | 1985-03-12 | Rockwell International Corporation | Clocked tri-state driver circuit |
| US4709167A (en) * | 1982-08-16 | 1987-11-24 | Analog Devices, Inc. | Three-state output buffer with anti-saturation control |
| GB2128432B (en) * | 1982-09-28 | 1986-07-30 | Monolithic Memories Inc | Improvements in or relating to a tri-state output circuit |
| JPS60177723A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 出力回路 |
| US4683383A (en) * | 1984-07-19 | 1987-07-28 | Tandem Computers Incorporated | Driver circuit for a three-state gate array using low driving current |
| JPH08504297A (ja) * | 1992-03-10 | 1996-05-07 | アナログ・ディバイセス・インコーポレーテッド | 集積回路保護バイアシングのための回路構造 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3602733A (en) * | 1969-04-16 | 1971-08-31 | Signetics Corp | Three output level logic circuit |
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| DE2627339C2 (de) * | 1976-06-18 | 1978-06-01 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Bipolar-monolithisch integrierte Gegentakt-Endstufe für Digitalsignale |
| US4081695A (en) * | 1976-12-30 | 1978-03-28 | Motorola, Inc. | Base drive boost circuit for improved fall time in bipolar transistor logic circuits |
-
1978
- 1978-11-25 JP JP53145831A patent/JPS582437B2/ja not_active Expired
-
1979
- 1979-11-13 EP EP79302555A patent/EP0011961B1/en not_active Expired
- 1979-11-13 DE DE7979302555T patent/DE2966394D1/de not_active Expired
- 1979-11-16 US US06/095,073 patent/US4322640A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61501335A (ja) * | 1984-03-02 | 1986-07-03 | イゾシユポルト・フエアブントバウタイレ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 少なくとも一つの目玉体または目玉部分を有するプラスチツク板ばね |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0011961A1 (en) | 1980-06-11 |
| EP0011961B1 (en) | 1983-11-09 |
| JPS5573994A (en) | 1980-06-04 |
| US4322640A (en) | 1982-03-30 |
| DE2966394D1 (en) | 1983-12-15 |
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