JPS6057950A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6057950A JPS6057950A JP16498483A JP16498483A JPS6057950A JP S6057950 A JPS6057950 A JP S6057950A JP 16498483 A JP16498483 A JP 16498483A JP 16498483 A JP16498483 A JP 16498483A JP S6057950 A JPS6057950 A JP S6057950A
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- Japan
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- collector
- groove
- isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには累子分離技術九関し、
例えばバイポーラ集積回路装置における素子分離領域の
形成に利用して有効な技術に関する。
例えばバイポーラ集積回路装置における素子分離領域の
形成に利用して有効な技術に関する。
現在、半導体集積回路における素子間の分離法として、
拡散層を用いた接合分離法と基板表面の選択酸化膜を利
用した酸化膜分離法が行なわれている。ところが、これ
らの分離方法では、素子分層領域の幅が比較的大きくさ
れてしまい、素子を微細化して行くに従って素子分離領
域の占める割合が大きくなりＬＳＩ（大規模集積回路）
の高密度化を図る上での障害となる。そこで、本出願人
は、素子分層領域となる部分を削ってＵ字状の溝（以下
Ｕ溝と称する）を形成し、このＵ溝の内側に酸化膜を形
成してからＵ溝の中をポリシリコン（多結晶シリコン）
で埋めることによって素子分離領域とするＵ溝分離法と
称する分離技術を提案した（日経エレクトロニクス１９
８２年３月２９日号羨２８７）。
拡散層を用いた接合分離法と基板表面の選択酸化膜を利
用した酸化膜分離法が行なわれている。ところが、これ
らの分離方法では、素子分層領域の幅が比較的大きくさ
れてしまい、素子を微細化して行くに従って素子分離領
域の占める割合が大きくなりＬＳＩ（大規模集積回路）
の高密度化を図る上での障害となる。そこで、本出願人
は、素子分層領域となる部分を削ってＵ字状の溝（以下
Ｕ溝と称する）を形成し、このＵ溝の内側に酸化膜を形
成してからＵ溝の中をポリシリコン（多結晶シリコン）
で埋めることによって素子分離領域とするＵ溝分離法と
称する分離技術を提案した（日経エレクトロニクス１９
８２年３月２９日号羨２８７）。
ところで、上記Ｕ溝分離法が適用された半導体集積回路
においては、すべての素子が一つのＵ溝によって互いに
分離されるようにレイアウトされるわけではなく、例え
ばＵ溝の形成に伴なう結晶欠陥の発生による歩溜まりの
低下を避けるため、素子を分離するＵ溝とＵ溝との間に
素子のない空白領域を設ける。そこで、この空白領域の
上に配線を通したりすることが考えられる。特にマスタ
スライスＬＳＩでは、素子と素子との間に予め充分広い
空白領域を設けて配線領域として確保しておくことが必
要である。第１図は、Ｕ溝分離法を適用したバイポーラ
集積回路における素子（トランジスタ）と素子との間に
空白領域Ａを設け、この空白領域Ａ上に配線１を設けた
構成例を示す。
においては、すべての素子が一つのＵ溝によって互いに
分離されるようにレイアウトされるわけではなく、例え
ばＵ溝の形成に伴なう結晶欠陥の発生による歩溜まりの
低下を避けるため、素子を分離するＵ溝とＵ溝との間に
素子のない空白領域を設ける。そこで、この空白領域の
上に配線を通したりすることが考えられる。特にマスタ
スライスＬＳＩでは、素子と素子との間に予め充分広い
空白領域を設けて配線領域として確保しておくことが必
要である。第１図は、Ｕ溝分離法を適用したバイポーラ
集積回路における素子（トランジスタ）と素子との間に
空白領域Ａを設け、この空白領域Ａ上に配線１を設けた
構成例を示す。
一方、第２図はＬＯＧＯ８やアインプレーナ技術による
酸化膜分離法を適用ｌまたバイポーラ集積回路における
配線の仕方の一例を示すもので、配線１は素子と素子を
分離する比較的幅が広く厚い酸化膜Ｂ上に形成される。
酸化膜分離法を適用ｌまたバイポーラ集積回路における
配線の仕方の一例を示すもので、配線１は素子と素子を
分離する比較的幅が広く厚い酸化膜Ｂ上に形成される。
第１図・および第２図からも分かるように、Ｕ溝分離法
を適用したＬＳＩの方が、酸化膜分離法を適用したＬＳ
Ｉに比べて配線下の絶縁膜（酸化膜）が薄いため、配線
りに寄生する容量（以下配線容量と称する）ＣＩが犬き
くなる。しかして１Ｕ溝分離法を適用した場合には、分
離領域を酸化膜分離法に比べて深くすることができるた
め、第１図および第２図に示すようにコレクタ領域とな
るＮ＋層ＣとＰ型基板りとの接合面積は小さくなる。
を適用したＬＳＩの方が、酸化膜分離法を適用したＬＳ
Ｉに比べて配線下の絶縁膜（酸化膜）が薄いため、配線
りに寄生する容量（以下配線容量と称する）ＣＩが犬き
くなる。しかして１Ｕ溝分離法を適用した場合には、分
離領域を酸化膜分離法に比べて深くすることができるた
め、第１図および第２図に示すようにコレクタ領域とな
るＮ＋層ＣとＰ型基板りとの接合面積は小さくなる。
そのためコレクタと基板との間に寄生する容量Ｃ。
は、Ｕ溝分離法が適用されたトランジスタの方が小さく
なり、コレクタ・基板間の寄生容量Ｃ８による信号の遅
延も小さくなる。
なり、コレクタ・基板間の寄生容量Ｃ８による信号の遅
延も小さくなる。
従って、Ｕ溝分離法を用いて素子間分離を行なった場合
には配線容量Ｃ３による信号の遅れが、また酸化膜分離
法を用いて素子間分離を行なった場合にはコレクタ・基
板間の寄生容量Ｃ３による信号の遅れが問題になること
が分かった。
には配線容量Ｃ３による信号の遅れが、また酸化膜分離
法を用いて素子間分離を行なった場合にはコレクタ・基
板間の寄生容量Ｃ３による信号の遅れが問題になること
が分かった。
この発明の目的は、従来にない新規な効果を奏する半導
体技術を提供することＴＩＣ，ある。
体技術を提供することＴＩＣ，ある。
この発明の他の目的は、例えばバイポーラ集積回路に適
用した場合に、寄生の容量による信号の遅れを減少させ
、ＬＳＩ全体の高速化を達成できるようにすることにあ
る。
用した場合に、寄生の容量による信号の遅れを減少させ
、ＬＳＩ全体の高速化を達成できるようにすることにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ＥＣＬ （エミ１．夕・カップルド・ロジッ
ク）回路のような論理回路においてはコレクタ・基板間
の寄生容量が信号経路から実質的に見えるトランジスタ
と実質的に見えないトランジスタとがあることに着目し
、例えばバイポーラ集積回路において、コレクタ・基板
間の寄生容量が実質的に見えるトランジスタのみをＵ溝
分離法によりて分離し、他のトランジスタは酸化膜分離
法によって分離させることにより、コレクタ・基板間の
寄生容量による信号の遅れと配線容量による信号の遅れ
を、ともＫｊｌ小限に抑えることができるようにしてＬ
ＳＩを高速化するという上記目的を達成するものである
。
ク）回路のような論理回路においてはコレクタ・基板間
の寄生容量が信号経路から実質的に見えるトランジスタ
と実質的に見えないトランジスタとがあることに着目し
、例えばバイポーラ集積回路において、コレクタ・基板
間の寄生容量が実質的に見えるトランジスタのみをＵ溝
分離法によりて分離し、他のトランジスタは酸化膜分離
法によって分離させることにより、コレクタ・基板間の
寄生容量による信号の遅れと配線容量による信号の遅れ
を、ともＫｊｌ小限に抑えることができるようにしてＬ
ＳＩを高速化するという上記目的を達成するものである
。
第３図〜第５図は本発明をバイポーラ−マスタスライス
ＬＳＩのような集積回路に適用した場合の一実施例を製
造工程順に示したものである。
ＬＳＩのような集積回路に適用した場合の一実施例を製
造工程順に示したものである。
この実施例では、先ず通常バイポーラ集積回路のプロセ
スと同様にして、Ｐ型シリコンからなる半導体基板１上
に、酸化膜を形成してからこの酸化膜の適当な位置に埋
込み拡散用パターンの穴をあけ、この酸化膜をマスクと
してＮ型不純物を熱拡散して部分的Ｋ Ｎ＋埋込層２，
２．・・・を形成する。そして酸化膜を除去してから、
その上に気相成長法によりＮ−型エピタキシャル層３を
成長させ、その表面に酸化膜（Ｓｉｎ、膜）４と窒化膜
（Ｓｉ３Ｎ、膜）５を形成する。
スと同様にして、Ｐ型シリコンからなる半導体基板１上
に、酸化膜を形成してからこの酸化膜の適当な位置に埋
込み拡散用パターンの穴をあけ、この酸化膜をマスクと
してＮ型不純物を熱拡散して部分的Ｋ Ｎ＋埋込層２，
２．・・・を形成する。そして酸化膜を除去してから、
その上に気相成長法によりＮ−型エピタキシャル層３を
成長させ、その表面に酸化膜（Ｓｉｎ、膜）４と窒化膜
（Ｓｉ３Ｎ、膜）５を形成する。
それから、ホトエツチングにより分離領域が形成される
べき部分（バイポーラトランジスタの周辺部およびベー
ス領域とコレクタ引出し口との境界部）の窒化膜５を除
去した後、Ｕ溝で分離しようとする素子の部分をホトレ
ジスト６等で覆っておいて、酸化膜で素子を分離しよう
とする部分では、上記窒化膜５をマスクにして酸化膜４
を除去し、しかる後、窒化膜５と酸化膜４をマスクにし
て熱酸化を行ない、比較的厚い分離用の酸化膜７を形成
する。アイソブレーナの場合には、露出されたエピタキ
シャル層３の表面を少しエツチングしてから熱酸化を行
なって酸化膜７を形成する（第３図）。
べき部分（バイポーラトランジスタの周辺部およびベー
ス領域とコレクタ引出し口との境界部）の窒化膜５を除
去した後、Ｕ溝で分離しようとする素子の部分をホトレ
ジスト６等で覆っておいて、酸化膜で素子を分離しよう
とする部分では、上記窒化膜５をマスクにして酸化膜４
を除去し、しかる後、窒化膜５と酸化膜４をマスクにし
て熱酸化を行ない、比較的厚い分離用の酸化膜７を形成
する。アイソブレーナの場合には、露出されたエピタキ
シャル層３の表面を少しエツチングしてから熱酸化を行
なって酸化膜７を形成する（第３図）。
次に、ホトレジスト６を除去し、逆に酸化膜７で素子分
離を行なう部分をホトレジスト８等で覆っておいて・窒
化膜５をマスクにして酸化膜４を除去する。それから、
ドライエツチングにより比較的深いＵ溝９ａ、９ｂを形
成する。この際、先ずＵ溝９ｂをホトレジスト等で覆っ
て一回目のドライエツチングを行なってＵ溝９ａを形成
してから、ホトレジストを取り二回目のドライエツチン
グを行なうことにより、深いＵ溝９ａと浅いＵ溝９ｂを
形成するようにする。そして、次に熱酸化によりＵ溝９
ａ、９ｂ内に酸化膜１０を形成してから、その内側にポ
リシリコン１１を充填し、その表面を酸化させて酸化膜
１２を形成してＵ溝分離領域１３を構成して第４図の状
態となる。
離を行なう部分をホトレジスト８等で覆っておいて・窒
化膜５をマスクにして酸化膜４を除去する。それから、
ドライエツチングにより比較的深いＵ溝９ａ、９ｂを形
成する。この際、先ずＵ溝９ｂをホトレジスト等で覆っ
て一回目のドライエツチングを行なってＵ溝９ａを形成
してから、ホトレジストを取り二回目のドライエツチン
グを行なうことにより、深いＵ溝９ａと浅いＵ溝９ｂを
形成するようにする。そして、次に熱酸化によりＵ溝９
ａ、９ｂ内に酸化膜１０を形成してから、その内側にポ
リシリコン１１を充填し、その表面を酸化させて酸化膜
１２を形成してＵ溝分離領域１３を構成して第４図の状
態となる。
第４図の状態の後は、例えば、酸化膜分離側のホトレジ
スト８を除去し、更に基板表面の窒化膜５を除去してか
ら、ホトレジスト等をマスクにしてベース領域となるべ
き部分に選択的にＰ型不純物のイオン打込みを行ない、
次にエミッタ領域となる部分に選択的にＮ型不純物のイ
オン打込みを行なう。又コレクタの引出し口となる部分
ＫＮ型不純物のイオン打込みを行なってから、熱処理を
施して、上記不純物を熱拡散させてベース用Ｐ＋型拡散
層１４とエミ９夕用Ｎ＋型拡散層１５およびコレクタ引
出し口となるＮ＋型型数散層１６酸化膜分離側およびＵ
溝分離側の両方の部位において同時に形成する。それか
ら、基板表面全体にＰＳＧｌ［（リンゆシリコン・ガラ
ス膜）のような眉間絶縁膜１７をＣＶＤ法により形成し
た後、ホトエツチングにより、ベース、エミッタおよび
コレクタの各電極部のコンタクトホール１８ａ〜１８Ｃ
を形成し、しかる後、基板表面にアルミニウム等を蒸着
してからホトエツチングによりアルミ電極１９ａ〜１９
Ｃおよびアルミ配線りを形成して第５図の状態と々る。
スト８を除去し、更に基板表面の窒化膜５を除去してか
ら、ホトレジスト等をマスクにしてベース領域となるべ
き部分に選択的にＰ型不純物のイオン打込みを行ない、
次にエミッタ領域となる部分に選択的にＮ型不純物のイ
オン打込みを行なう。又コレクタの引出し口となる部分
ＫＮ型不純物のイオン打込みを行なってから、熱処理を
施して、上記不純物を熱拡散させてベース用Ｐ＋型拡散
層１４とエミ９夕用Ｎ＋型拡散層１５およびコレクタ引
出し口となるＮ＋型型数散層１６酸化膜分離側およびＵ
溝分離側の両方の部位において同時に形成する。それか
ら、基板表面全体にＰＳＧｌ［（リンゆシリコン・ガラ
ス膜）のような眉間絶縁膜１７をＣＶＤ法により形成し
た後、ホトエツチングにより、ベース、エミッタおよび
コレクタの各電極部のコンタクトホール１８ａ〜１８Ｃ
を形成し、しかる後、基板表面にアルミニウム等を蒸着
してからホトエツチングによりアルミ電極１９ａ〜１９
Ｃおよびアルミ配線りを形成して第５図の状態と々る。
この後、基板表面にはパッジベージ日ン膜が形成サレル
。
。
ところで、第６図に示す工うなＥＣＬ回路を基本回路と
するマスタスライスＬＳＩにおいては、ＥＣＬ回路の出
力用エミッタ・フォロＦＩＥＦ、。
するマスタスライスＬＳＩにおいては、ＥＣＬ回路の出
力用エミッタ・フォロＦＩＥＦ、。
ＥＦ、を構成するトランジスタＱｌｌ ＋ Ｑｌｌのコ
レクタが回路の接地点のような電源電圧ｖｃｃに接続さ
り、また基板は通常、回路の最も低い定電位（接続され
ているため、トランジスタＱｌｌ ＋ Ｑｌｌが動作し
てもコレクタと基板との間の寄生容量Ｃ８は充放電され
ることがないので、結局信号経路からは見えることがな
く実質的にないのに等しい・つまり、トランジスタＱ１
．とＱ８．はコレクタ・基板間の寄生容量Ｃ１に影響さ
れることはない。
レクタが回路の接地点のような電源電圧ｖｃｃに接続さ
り、また基板は通常、回路の最も低い定電位（接続され
ているため、トランジスタＱｌｌ ＋ Ｑｌｌが動作し
てもコレクタと基板との間の寄生容量Ｃ８は充放電され
ることがないので、結局信号経路からは見えることがな
く実質的にないのに等しい・つまり、トランジスタＱ１
．とＱ８．はコレクタ・基板間の寄生容量Ｃ１に影響さ
れることはない。
これに対し、ＥＣＬ回路の入力部のカレント・スイッチ
回路ｃｓを構成する差動型のトランジスタＱ、、Ｑ、ト
定電流用トランジスタＱｓのコレクタ端子は、それぞれ
コレクタ抵抗Ｒｒ −Ｒｔの一端と’Ｌ 、Ｑｔの共通
エミッタ端子に接続されている。そのため、トランジス
タＱ＋、Ｑｔが動作されることにより、トランジスタ（
Ｌ 、Ｑｔ 、 Ｑｓのコレクタ電位がそれぞれ変動さ
れ、これに伴なって各コレクタ・基板間の寄生容量Ｃ１
が充放電させられるので、入力信号側からはトランジス
タＱ１〜Ｑ、のコレクタ・基板間の寄生容量Ｃ１が見え
るようになり、その分信号が遅延されることになる。
回路ｃｓを構成する差動型のトランジスタＱ、、Ｑ、ト
定電流用トランジスタＱｓのコレクタ端子は、それぞれ
コレクタ抵抗Ｒｒ −Ｒｔの一端と’Ｌ 、Ｑｔの共通
エミッタ端子に接続されている。そのため、トランジス
タＱ＋、Ｑｔが動作されることにより、トランジスタ（
Ｌ 、Ｑｔ 、 Ｑｓのコレクタ電位がそれぞれ変動さ
れ、これに伴なって各コレクタ・基板間の寄生容量Ｃ１
が充放電させられるので、入力信号側からはトランジス
タＱ１〜Ｑ、のコレクタ・基板間の寄生容量Ｃ１が見え
るようになり、その分信号が遅延されることになる。
そこで、この実施例では、信号経路から寄生容量Ｃ１の
見えるカレント・スイッチ回路ＣＳのトランジスタＱ、
〜Ｑ、については、その素子分離領域を、第５図右側中
分に示すようなＵ溝分離構造とし、また、信号経路から
は寄生容量が見えないような工きツタ・フォロワＥＦ、
、ＥＦ、のトランジスタＱ１１ｒＱＩ！については、そ
の素子分離領域を第５図左側中分に示すような酸化膜分
離構造とする。
見えるカレント・スイッチ回路ＣＳのトランジスタＱ、
〜Ｑ、については、その素子分離領域を、第５図右側中
分に示すようなＵ溝分離構造とし、また、信号経路から
は寄生容量が見えないような工きツタ・フォロワＥＦ、
、ＥＦ、のトランジスタＱ１１ｒＱＩ！については、そ
の素子分離領域を第５図左側中分に示すような酸化膜分
離構造とする。
すると、Ｕ溝分離されたトランジスタＱ、〜Ｑ。
は、第５図からも分かるようにコレクタ領域（Ｎ ＋埋
込層）２と基板１との接合がコレクタ領域の底面だけで
あるため両者の接合面積すなわちコレクター基板間の寄
生容量Ｃ１が小さくなる。そのため、酸化膜分離された
トランジスタに比べて寄生容量Ｃ１に影響される度合が
一ケタ程度小さくなってカレント・スイ、ソチ回路Ｃ８
［おける信号の遅延が減少される。一方、トランジスタ
Ｑ Ｉ １ ＋ Ｑ＋ １については、酸化膜分離され
ることにエリ、コレクタと基板との接合がコレクタ領域
の底面から側面にまでわたり、接合面積すなわち寄生容
量Ｃ２が大きくされるが、この寄生容量Ｃ１は信号経路
から見えないため、トランジスタＱｕ 、Ｑｔｔの動作
に悪影響を与えることはなく、従って、寄生容量Ｃ３に
よる信号の遅延もない。しかるに、酸化膜分離されたト
ランジスタＱｔ＋、Ｑ□に接続される配線は、第５図に
示すように１厚い酸化膜７上に形成されるため、トラン
ジスタＱｌｌｌｑｌｌに結合される配線容量Ｃ８はＵ溝
分離した場合よりも小さくなり、信号の遅延が減少され
る。
込層）２と基板１との接合がコレクタ領域の底面だけで
あるため両者の接合面積すなわちコレクター基板間の寄
生容量Ｃ１が小さくなる。そのため、酸化膜分離された
トランジスタに比べて寄生容量Ｃ１に影響される度合が
一ケタ程度小さくなってカレント・スイ、ソチ回路Ｃ８
［おける信号の遅延が減少される。一方、トランジスタ
Ｑ Ｉ １ ＋ Ｑ＋ １については、酸化膜分離され
ることにエリ、コレクタと基板との接合がコレクタ領域
の底面から側面にまでわたり、接合面積すなわち寄生容
量Ｃ２が大きくされるが、この寄生容量Ｃ１は信号経路
から見えないため、トランジスタＱｕ 、Ｑｔｔの動作
に悪影響を与えることはなく、従って、寄生容量Ｃ３に
よる信号の遅延もない。しかるに、酸化膜分離されたト
ランジスタＱｔ＋、Ｑ□に接続される配線は、第５図に
示すように１厚い酸化膜７上に形成されるため、トラン
ジスタＱｌｌｌｑｌｌに結合される配線容量Ｃ８はＵ溝
分離した場合よりも小さくなり、信号の遅延が減少され
る。
このように、ＥＣＬ回路のカレント働スイッチ回路を構
成するトランジスタのように配線容量よりもコレクタ・
基板間の寄生容量の方が動作速度に与える影響が大きい
トランジスタについてはＵ溝分離を適用してコレクタ・
基板間の寄生容量を減らし、またその他のトランジスタ
には酸化膜分離を適用してその配線容量を減らすように
したので、ＬＳＩ全体の動作速度が大幅に向上されるよ
うになる。
成するトランジスタのように配線容量よりもコレクタ・
基板間の寄生容量の方が動作速度に与える影響が大きい
トランジスタについてはＵ溝分離を適用してコレクタ・
基板間の寄生容量を減らし、またその他のトランジスタ
には酸化膜分離を適用してその配線容量を減らすように
したので、ＬＳＩ全体の動作速度が大幅に向上されるよ
うになる。
また、抵抗等の受動素子については、酸化膜分離領域に
よって分離しておくことが望ましい。すなわち、その素
子分離領域を第５図左側中分圧示すような酸化膜分離構
造とすることが望ましい。
よって分離しておくことが望ましい。すなわち、その素
子分離領域を第５図左側中分圧示すような酸化膜分離構
造とすることが望ましい。
このようにすることにより、受動素子とトランジスタ等
を接続する配線を厚い酸化膜上に形成することができる
ようになり、その配線容量を小さくでき、ＬＳＩ全体の
動作速度の向上を図ることができる。
を接続する配線を厚い酸化膜上に形成することができる
ようになり、その配線容量を小さくでき、ＬＳＩ全体の
動作速度の向上を図ることができる。
ＥＣＬ回路のような論理回路を備えたバイポーラ集積回
路において、コレクタ・基板間の寄生容量が信号経路か
ら実質的に見えるトランジスタなＵ溝分離領域によって
分離し、コンク４参基板間の寄生容量が実質的に見えな
いトランジスタは酸化膜によって分離するようにしたの
で、コレクター基板間の寄生容量がトランジスタの動作
に影響を与えるものでは寄生容量が減少され・コレクタ
・基板間の寄生容量がトランジスタの動作に影響を与え
ないものでは配線容量が減少されるという作用により、
コレクタ参基板間の寄生容量による信号の遅れと配線容
量による信号の遅れが、ともに最小限に抑えられるよう
になって、ＬＳＩ全体が高速化されるという効果がある
も 以上本発明者によってなされた発明を実施例にもとづき
具体的＆Ｃ説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
路において、コレクタ・基板間の寄生容量が信号経路か
ら実質的に見えるトランジスタなＵ溝分離領域によって
分離し、コンク４参基板間の寄生容量が実質的に見えな
いトランジスタは酸化膜によって分離するようにしたの
で、コレクター基板間の寄生容量がトランジスタの動作
に影響を与えるものでは寄生容量が減少され・コレクタ
・基板間の寄生容量がトランジスタの動作に影響を与え
ないものでは配線容量が減少されるという作用により、
コレクタ参基板間の寄生容量による信号の遅れと配線容
量による信号の遅れが、ともに最小限に抑えられるよう
になって、ＬＳＩ全体が高速化されるという効果がある
も 以上本発明者によってなされた発明を実施例にもとづき
具体的＆Ｃ説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、上記実施例のようなＥＣＬ回路を基本回路とす
る論理ＬＳＩのみならず、ＮＴＬ回路（ノン・スレ、ン
シ目−ルド・ロジックＯＯＭ）等を基本回路とする論理
ＬＳＩであってもよい。
る論理ＬＳＩのみならず、ＮＴＬ回路（ノン・スレ、ン
シ目−ルド・ロジックＯＯＭ）等を基本回路とする論理
ＬＳＩであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラマスタス
ライスＬＳＩについて説明したが、それに限定されるも
のではなく、たとえば、バイポーラ論［ＬＳＩやバイポ
ーラメモリなどにも適用できる。
をその背景となった利用分野であるバイポーラマスタス
ライスＬＳＩについて説明したが、それに限定されるも
のではなく、たとえば、バイポーラ論［ＬＳＩやバイポ
ーラメモリなどにも適用できる。
第１図はＵ溝分離法を適用したバイポーラトランジスタ
の構造の一例を示す断面図、 第２図は酸化膜分離法を適用したバイポーラトランジス
タの構造の一例を示す断面図、第３図〜第５図は本発明
をバイポーラ集積回路に適用した場合の一実施例を製造
工程順に示す半導体基板の要部断面図、 第６図は本発明が適用されたバイポーラ集積回路例おけ
る基本論理回路の一例を示す回路図である。 １・・・半導体基板、２・・・Ｎ＋埋込層、３・・・エ
ピタキシャル層、７・・・分離用酸化膜、９ａ、９ｂ・
・・Ｕ溝、１０・・酸化膜、１１・・・ポリシリコン、
１３・・・Ｕ溝分離領域。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 チ Ｔｋｃ 灰・ 炎。 β２ 々Ｌ／ 、、。 Ｃｚ θ７ ＼ ／、５ Ｆｔ Ｆ２ 升γ、／’ Ｖｒｒ
の構造の一例を示す断面図、 第２図は酸化膜分離法を適用したバイポーラトランジス
タの構造の一例を示す断面図、第３図〜第５図は本発明
をバイポーラ集積回路に適用した場合の一実施例を製造
工程順に示す半導体基板の要部断面図、 第６図は本発明が適用されたバイポーラ集積回路例おけ
る基本論理回路の一例を示す回路図である。 １・・・半導体基板、２・・・Ｎ＋埋込層、３・・・エ
ピタキシャル層、７・・・分離用酸化膜、９ａ、９ｂ・
・・Ｕ溝、１０・・酸化膜、１１・・・ポリシリコン、
１３・・・Ｕ溝分離領域。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 チ Ｔｋｃ 灰・ 炎。 β２ 々Ｌ／ 、、。 Ｃｚ θ７ ＼ ／、５ Ｆｔ Ｆ２ 升γ、／’ Ｖｒｒ
Claims (1)
- 【特許請求の範囲】 １、複数のバイポーラトランジスタを有し、これらのバ
イポーラトランジスタ間を接続する配線の一部が、上記
バイポーラトランジスタ間の分離領域の上に配設される
ようにされた半導体集積回路装置でおって、上記バイポ
ーラトランジスタのうちコレクタ・基板間の寄生容量が
そのトランジスタの動作に影響を与えるものはＵ溝分離
領域によって分離され・他のトランジスタは基板表面上
に形成された酸化膜によって分離されるようにされてな
ることを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置が、二ミッタ◆カップルド
・ロジック回路を基本論理回路とする論理集積回路であ
って、その基本論理回路のカレント・スイッチ回路を構
成するトランジスタのみがＵ溝分離領域によって分離さ
れるよう和されてなることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16498483A JPS6057950A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16498483A JPS6057950A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057950A true JPS6057950A (ja) | 1985-04-03 |
Family
ID=15803620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16498483A Pending JPS6057950A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057950A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318660A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| US4935800A (en) * | 1986-05-27 | 1990-06-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5705440A (en) * | 1995-09-13 | 1998-01-06 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions |
-
1983
- 1983-09-09 JP JP16498483A patent/JPS6057950A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935800A (en) * | 1986-05-27 | 1990-06-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JPS6318660A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| US5705440A (en) * | 1995-09-13 | 1998-01-06 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions |
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