JPS6056337B2 - Multi-signal input circuit - Google Patents

Description

【発明の詳細な説明】 本発明は制御装置等に使用する多信号入力回路に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multi-signal input circuit used in a control device or the like.

従来の多信号入力回路は第１図に示すように信号用電源
Ｖｃｃに接続された接点５、〜５ｎを介して入力される
信号を抵抗Ｒ、〜Ｒｎ）コンデンサＣ、〜Ｃｎより成る
積分回路て積分して高周波雑音を減衰させた後、ヒステ
リシス特性を有するコンパレータＣ０Ｍ、〜ＣＯＭｎで
波形整形する。As shown in Fig. 1, a conventional multi-signal input circuit converts signals input through contacts 5 and 5n connected to a signal power supply Vcc into an integrating circuit consisting of resistors R, ∼Rn), capacitors C, and ∼Cn. After integrating and attenuating high frequency noise, the waveform is shaped by comparators C0M to COMn having hysteresis characteristics.

そして、波形整形した信号を予め制御ロジック（図示せ
ず）から与えられたアドレスバスＡＢの内容に基いてデ
コーダＤを介してデジタルマルチプレクサＤＭＰで選択
し、データバスＤＢを介して制御ロジツクヘ入力するよ
うにしている。しカルながら、上記従来の入力回路にお
いては接点数に等しい数のＲＣ積分回路及びコンパレー
タ等が必要であり、従つて、信号数の増加に応じて入力
回路が増加し非常に煩雑且つ高価になる等の欠点があつ
た。Then, the waveform-shaped signal is selected by the digital multiplexer DMP via the decoder D based on the contents of the address bus AB given in advance from the control logic (not shown), and is input to the control logic via the data bus DB. I have to. However, the conventional input circuit described above requires RC integration circuits, comparators, etc. in the same number as the number of contacts. Therefore, as the number of signals increases, the number of input circuits increases, making it extremely complicated and expensive. There were other drawbacks.

本発明は上述の欠点を除去するためになされたもので、
複数の入力信号の雑音成分を除去する場合において、各
入力信号を時分割多重化し、バケッ・ブリゲード・デバ
イス（以下ＢＢＤという）あるいはチャージ・カツプル
ド・デバイス（以下ＣＣＤという）等の電荷結合素子を
用いて直列的に時分割的に複数信号の積分動作を行なう
と共に、１個のアナログコンパレータとシフトレジスタ
を用いてヒステリシス特性をもつ比較動作を時分割的に
行ない得るように構成し、複数信号を取扱う入力回路の
構成を簡略化したものである。The present invention has been made to eliminate the above-mentioned drawbacks.
When removing noise components from multiple input signals, each input signal is time-division multiplexed and a charge-coupled device such as a bucket brigade device (hereinafter referred to as BBD) or a charge coupled device (hereinafter referred to as CCD) is used. It handles multiple signals by serially integrating multiple signals in a time-division manner, and by using one analog comparator and a shift register to perform comparison operations with hysteresis characteristics in a time-division manner. This is a simplified configuration of the input circuit.

以下本発明を添付図面の一実施例にもとづいて詳細に説
明しよう。第２図において、スイッチｓ、、ｓ２・・・
ｓｎを介して各別に入力される入力信号はアナログマル
チプレクサ１０において時分割多重化され、ライン１１
に導かれる。The present invention will be described in detail below based on one embodiment of the accompanying drawings. In FIG. 2, switches s, s2...
The input signals input separately via sn are time-division multiplexed in an analog multiplexer 10 and
guided by.

入力信号の数ｎと同じモジユロｎのカウンタ１２は発振
器１３のクロックパルスＴを計数し、カウンタ１２の出
力はデコーダ１４でデコードされる。デコーダ１４から
はカウンタ１２の計数値１、２、・・・ｎ−１、ｎ（Ｏ
）に対応して各別に時分割制御用クロックパルスＴ、〜
Ｔｎが出力される。アナログマルチプレクサ１０におい
ては、スイッチ５１からの信号をパルスＴｉによつて選
択し、スイッチＳ２からの信号をパルスＴ２によつて選
択し、以下同様に、スイッチＳｎからの信号をパルスＴ
ｎによつて選択し、時分割的に選択した各スイッチｓ１
〜Ｓｎからの信号をマルチプレクスしてライン１１に導
く。ライン１１の時分割多重化信号は直列時分割積分回
路１５に加わる。A counter 12 whose modulus n is the same as the number n of input signals counts clock pulses T from an oscillator 13, and the output of the counter 12 is decoded by a decoder 14. The decoder 14 outputs the count values 1, 2, . . . n-1, n(O
), the time-division control clock pulses T, ~
Tn is output. In the analog multiplexer 10, the signal from the switch 51 is selected by the pulse Ti, the signal from the switch S2 is selected by the pulse T2, and the signal from the switch Sn is selected by the pulse T2.
Each switch s1 selected by n and time-divisionally selected
The signals from ~Sn are multiplexed and routed to line 11. The time division multiplexed signal on line 11 is applied to a serial time division integrator circuit 15.

直列時分割積分回路１５は入力用のスイッチｓ１〜Ｓｎ
と同数の直列遅延段をもつアナログ遅延装置１６を具え
ており、アナログ遅延装置１６として例えばＢＢＤもし
くはＣＣＤを使用するとよい。ライン１１の信号は抵抗
１７を介してアナログ遅延装置１６に加わるようになつ
ており、この抵抗１７とアナログ遅延装置１６内の容量
要素とによつて積分回路が構成される。アナログ遅延装
置１６内の各遅延段はクロックパルスＴによつてシフト
制御されるようになつているので、アナログマルチプレ
クサ１０における時分割多重化動作と同期してアナログ
遅延装置１６が動作する。アナログ遅延装置１６の最終
段の出力はライン１８を経て直列ヒステリシス回路１９
に加わると共に、帰還増幅器２０及び抵抗２１を介して
最初の段に帰還される。The series time division integration circuit 15 has input switches s1 to Sn.
The analog delay device 16 has the same number of serial delay stages as the analog delay device 16, and it is preferable to use, for example, a BBD or a CCD as the analog delay device 16. The signal on line 11 is applied to analog delay device 16 via resistor 17, and this resistor 17 and the capacitive element in analog delay device 16 constitute an integrating circuit. Since each delay stage in the analog delay device 16 is shift-controlled by the clock pulse T, the analog delay device 16 operates in synchronization with the time division multiplexing operation in the analog multiplexer 10. The output of the final stage of analog delay device 16 is connected to series hysteresis circuit 19 via line 18.
It is fed back to the first stage via the feedback amplifier 20 and the resistor 21.

抵抗２１を介して帰還される信号と抵抗１７を介して入
力される信号とが加算されて、アナログ遅延装置１６の
最初の段に電荷が注入される。アナログ遅延装置１６の
遅延段はスイッチ数と同数のｎ段であり、これがクロッ
クパルスＴによつてシフトされるのでライン１１の信号
がライン１８に導かれるまでの遅れ時間は１クロックパ
ルスＴの周期×ＮＪである。ライン１１の時分割多重化
信号の時分割周期も同様てあるのて、抵抗２１を介して
帰還される信号と抵抗１７を介して入力される信号の時
分割時間は完全に同期する。例えば、時分割用クロック
パルスＴ１のタイミングでスイッチＳ１の信号がライン
１１に与えられるとき、その前のクロックパルスＴ１の
タイミングで与えられたスイッチＳ，の信号の遅延信号
（積分結果）が抵抗２１を介して帰還される。こうして
、各スイッチｓ１〜Ｓｎからの信号の積分動作は回路１
５において夫々時分割的に個々別々に実行される。The signal fed back through the resistor 21 and the signal input through the resistor 17 are added together, and charge is injected into the first stage of the analog delay device 16. The analog delay device 16 has n delay stages, which is the same number as the number of switches, and since these are shifted by the clock pulse T, the delay time until the signal on the line 11 is led to the line 18 is one cycle of the clock pulse T. ×NJ. Since the time division period of the time division multiplexed signal on the line 11 is also the same, the time division times of the signal fed back through the resistor 21 and the signal input through the resistor 17 are completely synchronized. For example, when a signal from the switch S1 is applied to the line 11 at the timing of the time-sharing clock pulse T1, a delayed signal (integration result) of the signal from the switch S applied at the timing of the previous clock pulse T1 is transmitted to the resistor 21. will be returned via. In this way, the integration operation of the signals from each switch s1 to Sn is performed by the circuit 1.
5, each is executed separately in a time-division manner.

従つて、出力ライン１８には各スイッチｓ１〜Ｓｎから
の入力信号の積分結果が時分割多重的に与えられる。直
列ヒステリシス回路１９はアナログコンパレータ２２と
シフトレジスタ２３を具えており、ヒステリシス特性を
もつ比較動作を時分割的に行なう回路である。Therefore, the integration results of the input signals from each of the switches s1 to Sn are provided to the output line 18 in a time division multiplexed manner. The series hysteresis circuit 19 includes an analog comparator 22 and a shift register 23, and is a circuit that performs a comparison operation having hysteresis characteristics in a time-division manner.

クロックパルスＴによつてシフトされるシフトレジスタ
／２３は時分割チャンネル数（入力スイッチｓ１〜Ｓｎ
の数）と同数のｎ段の直列シフト段を具えており、アナ
ログコンパレータ２２の出力を一時記憶し、時分割時間
に同期してアナログコンパレータ２２に正帰還させる働
き”をなす。すなわち、ライン１８の信号とシフトレジ
スタ２３の出力は完全に同期しており、抵抗２４及び２
５を介してアナログコンパレータ２２の比較電圧入力端
に加わる。アナログコンパレータ２２は抵抗２４及び２
５を介して比較電圧入力端に加わる電圧が基準電圧■Ｔ
を超えると出力ライン２６に論理信号゜゜１゛の電圧を
生じる。The shift register /23 shifted by the clock pulse T has the number of time division channels (input switches s1 to Sn
The line 18 has the same number of n series shift stages as the number of lines 18 and 18 which temporarily stores the output of the analog comparator 22 and provides positive feedback to the analog comparator 22 in synchronization with the time division time. The signal and the output of the shift register 23 are completely synchronized, and the resistors 24 and 2
5 to the comparison voltage input terminal of the analog comparator 22. Analog comparator 22 connects resistors 24 and 2
The voltage applied to the comparison voltage input terminal through 5 is the reference voltage ■T
, a voltage of logic signal ゜゜1゛ is produced on the output line 26.

比較電圧入力端の電圧が基準電圧ＶＴよりも小さい場合
は論理信号“０゛の電圧を生じる。ヒステリシス特性と
は、第３図に示すように出力が“１゛に立上るときの入
力電圧Ｖ１の方が、出力が゜゜０゛に立下るときの入力
電圧Ｖ２よりも大きい特性である。When the voltage at the comparison voltage input terminal is smaller than the reference voltage VT, a logic signal "0" voltage is generated.Hysteresis characteristics mean that the input voltage V1 when the output rises to "1" is generated as shown in Figure 3. is a characteristic that is larger than the input voltage V2 when the output falls to ゜゜0゛.

直列ヒステリシス回路１９において、アナログコンパレ
ータ２２の出力ライン２６の電圧が信号“０゛のとき、
シフトレジスタ２３及び抵抗２５を介して帰還される電
圧は０である。従つて、アナログコンパレータ２２の出
力が゜゜１゛に立上るためには、ライン１８の電圧が基
準電圧ＶＴを超えねばならない。すなわち、立上りのた
めのスレシホールド電圧Ｖ１は基準電圧Ｖ，である。ア
ナログコンパレータ２２の出力が一旦“゜１゛に立上る
と、シフトレジスタ２３及び抵抗２５を介して信号゜゜
１゛の電圧（ＶＬ）が正帰還されるので、ライン１８の
電圧に信号゜゜１゛の電圧（ＶＯが加算される。従つて
、ライン１８の電圧（Ｖ２）が（■２＋ＶＬ）〈ＶＴと
いう条件を満たすようになるまでアナログコンパレータ
２２の出力は“１゛を維持し、その条件を満たしたとき
、゜“０゛に立下る。すなわち、立下りのためのスレシ
ホールド電圧■２は（Ｖ，−ＶＬ）であり、■１〉■２
というヒステリシス特性の条件が満足される。ヒステリ
シス回路１９においては以上の動作がすべて時分割的に
行なわれる。シフトレジスタ２３の出力すなわち直列ヒ
ステリシス回路１９の出力は直列一並列変換用のシフト
レジスタ２７に加わる。In the series hysteresis circuit 19, when the voltage of the output line 26 of the analog comparator 22 is a signal "0",
The voltage fed back through the shift register 23 and resistor 25 is zero. Therefore, in order for the output of analog comparator 22 to rise to 0.1, the voltage on line 18 must exceed reference voltage VT. That is, the threshold voltage V1 for rising is the reference voltage V. Once the output of the analog comparator 22 rises to “゜1゛,” the voltage (VL) of the signal ゜゜1゛ is positively fed back via the shift register 23 and the resistor 25, so that the voltage of the line 18 becomes the signal ゜゜1゛. voltage (VO) is added. Therefore, the output of the analog comparator 22 maintains "1" until the voltage (V2) of the line 18 satisfies the condition (2+VL)<VT, and the condition is satisfied. When it is satisfied, it falls to ゜“0゜.In other words, the threshold voltage ■2 for falling is (V, -VL), and ■1〉■2
The conditions for the hysteresis characteristic are satisfied. In the hysteresis circuit 19, all of the above operations are performed in a time-division manner. The output of the shift register 23, that is, the output of the serial hysteresis circuit 19, is applied to a shift register 27 for serial-to-parallel conversion.

シフトレジスタ２７はシフトレジスタ２３と同様にｎ段
の直列シフト段を有しており、クロックパルスＴによつ
てカウンタ１２、アナログ遅延装置１６及びシフトレジ
スタ２３の動作に同期してシフトされる。シフトレジス
タ２７の各段の出力は並列的にゲート２８に加わる。デ
ジタルコンパレータ２９は制御ロジック（図示せず）か
らアドレスバス３０を経て与えられるアドレス信号とカ
ウンタ１２の計数値が一致したとき出力“１゛を生じ、
ゲート２８を開放する。Like the shift register 23, the shift register 27 has n serial shift stages, and is shifted in synchronization with the operations of the counter 12, the analog delay device 16, and the shift register 23 by the clock pulse T. The outputs of each stage of the shift register 27 are applied to the gate 28 in parallel. The digital comparator 29 produces an output "1" when the address signal applied from the control logic (not shown) via the address bus 30 and the count value of the counter 12 match;
Gate 28 is opened.

ゲート２８で選択された入力信号データはデータバス３
１を経て制御ロジック（図示せず）に供給される。この
データバス３１に導かれる入力信号データは、前述の直
列時分割積分回路１５及び直列ヒステリシス回路１９に
よつて雑音成分が確実に除去されたものである。スイッ
チＳ１からの入力信号を例にして雑音除去動作の一例を
第４図に示す。The input signal data selected by gate 28 is transferred to data bus 3.
1 to control logic (not shown). The input signal data led to this data bus 31 has noise components reliably removed by the aforementioned serial time division integration circuit 15 and series hysteresis circuit 19. FIG. 4 shows an example of the noise removal operation using the input signal from the switch S1 as an example.

第４図ａはスイッチＳ１を介して与えられる入力信号を
示す。入力信号の立上り部分においてはチヤタリングが
みられている。第４図ｂに示すクロックパルスＴ１によ
つて時分割的に入力信号をサンプリングし、抵抗１７を
介してアナログ遅延装置１６に加える。時分割的に積分
されるので、スイッチＳ１に関する入力信号の積分結果
として第４図ｃに示すような電圧がライン１８に供給さ
れる。ライン１８の電圧が立上りのスレシホールド電圧
Ｖ１（Ｖτ）を超えると、アナログコンパレータ２２の
出力は６６ｒ′になり、シフトレジスタ２３でクロック
パルスＴのｎ個分の時間だけ遅延された後、ライン３２
を経てシフトレジスタ２７に加わる（第４図ｄ参照）。
第４図ａに示すようにノイズによつて入力信号が一瞬０
レベルに落ちても、積分回路１５において帰還増幅器２
０を経て電荷が帰還注入されるので、ライン１８の電圧
は大きく変動しない。FIG. 4a shows the input signal applied via switch S1. Chattering is observed at the rising edge of the input signal. The input signal is time-divisionally sampled by the clock pulse T1 shown in FIG. 4b and applied to the analog delay device 16 via the resistor 17. Since it is integrated in a time-division manner, a voltage as shown in FIG. 4c is supplied to line 18 as a result of the integration of the input signal for switch S1. When the voltage on line 18 exceeds the rising threshold voltage V1 (Vτ), the output of analog comparator 22 becomes 66r' and, after being delayed by n clock pulses T in shift register 23, 32
and is added to the shift register 27 (see FIG. 4d).
As shown in Figure 4a, the input signal momentarily becomes 0 due to noise.
Even if the level falls below the feedback amplifier 2 in the integrating circuit 15,
Since charge is injected back through zero, the voltage on line 18 does not vary significantly.

また、スイッチＳ，にバウンスが生じても、同様の理由
でライン１８の電圧は大きく変動しない。また、仮りに
、ライン１８の電圧が基準電圧■７よりも下がつてもシ
フトレジスタ２３からの信号６４ｒ５の電圧によつてレ
ベルシフトされるので、立下りのスレシホールド電圧Ｖ
２よりも下がらない限り出力ライン３２の信号ぱ゜０゛
に落ちない。尚、ゲート２８の部分にホールド回路を設
け、時分割化されている信号をホールドしてスタテツク
な状態に変換した後にデータバス３１に供給するように
してもよい。Further, even if a bounce occurs in the switch S, the voltage on the line 18 does not change significantly for the same reason. Furthermore, even if the voltage on the line 18 falls below the reference voltage 7, the level is shifted by the voltage of the signal 64r5 from the shift register 23, so the falling threshold voltage V
The signal on the output line 32 will not fall to 0 unless it drops below 2. Note that a hold circuit may be provided at the gate 28 to hold the time-divided signal and convert it into a static state before supplying it to the data bus 31.

以上説明したように本発明によれば、雑音等を除去する
ための入力回路を直列時分割化することができ、ヒステ
リシス特性用のコンパレータも１個で足りるため、入力
信号数が多数になつてもシフトレジスタやアナログ遅延
装置の段数を増やすだけでよいので、簡単であり、かつ
コストを節約することができる。As explained above, according to the present invention, the input circuit for removing noise etc. can be serially time-divided, and only one comparator for hysteresis characteristics is required, so it is possible to reduce the number of input signals when the number of input signals increases. Since it is only necessary to increase the number of stages of shift registers and analog delay devices, it is simple and can save costs.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の多信号入力回路の一例を示すブロック図
、第２図は本発明の多信号入力回路の一実施例を示すブ
ロック図、第３図はヒステリシス特性を説明するグラフ
、第４図は第２図実施例の一動作例を示すタイミングチ
ャートである。 １５・・・直列時分割積分回路、１６・・・アナログ遅
延装置、１９・・・直列ヒステリシス回路、２０・・・
帰還増幅器、２２・・・アナログコンパレータ。FIG. 1 is a block diagram showing an example of a conventional multi-signal input circuit, FIG. 2 is a block diagram showing an embodiment of the multi-signal input circuit of the present invention, FIG. 3 is a graph explaining hysteresis characteristics, and FIG. This figure is a timing chart showing an example of the operation of the embodiment of FIG. 2. 15...Series time division integration circuit, 16...Analog delay device, 19...Series hysteresis circuit, 20...
Feedback amplifier, 22...analog comparator.

Claims (1)

【特許請求の範囲】[Claims] １ 複数の入力信号を時分割多重化する回路と、該時分
割多重化された入力信号を、抵抗素子を介してアナログ
遅延装置に入力し、該アナログ遅延装置の出力を時分割
時間に同期して入力側に帰還することにより時分割的に
積分動作を行なう直列時分割積分回路と、該直列時分割
積分回路の出力をコンパレータにおいて基準電圧と比較
し、その比較結果を時分割時間に同期して遅延した後、
前記コンパレータの比較入力のレベルシフト用電圧とし
て使用することにより“１”または“０”の論理出力を
生じるヒステリシス回路とを具える多信号入力回路。1 A circuit that time-division multiplexes a plurality of input signals, inputs the time-division multiplexed input signals to an analog delay device via a resistive element, and synchronizes the output of the analog delay device with the time-division time. The output of the series time division integration circuit is compared with a reference voltage in a comparator, and the comparison result is synchronized with the time division time. After the delay,
a hysteresis circuit that produces a logic output of "1" or "0" by being used as a voltage for level shifting of a comparison input of the comparator.