JPH09191578A - 集積回路出力バッファ - Google Patents
集積回路出力バッファInfo
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- JPH09191578A JPH09191578A JP8340497A JP34049796A JPH09191578A JP H09191578 A JPH09191578 A JP H09191578A JP 8340497 A JP8340497 A JP 8340497A JP 34049796 A JP34049796 A JP 34049796A JP H09191578 A JPH09191578 A JP H09191578A
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Supply And Distribution Of Alternating Current (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【課題】 低減電圧の振れを持つ出力バッファを供給す
る集積回路の出力バッファを得る。 【解決手段】 集積回路の導体を供給するために所定の
電位をあたえる電源から通電されるように配置された集
積回路の出力バッファは、電位分割器Ｒ1,Ｒ2,Ｒ3 を有
し、電源レベルＶDDおよび０に対して低減された振れを
持つ基準レベルＶ1,Ｖ2 を規定し、基準レベルは、基準
電位が出力接合点Ｖout に搬送されるが、一方、低減電
圧の振れは、出力バッファの切り替えによって起こるピ
ック・アップを減少させる。
る集積回路の出力バッファを得る。 【解決手段】 集積回路の導体を供給するために所定の
電位をあたえる電源から通電されるように配置された集
積回路の出力バッファは、電位分割器Ｒ1,Ｒ2,Ｒ3 を有
し、電源レベルＶDDおよび０に対して低減された振れを
持つ基準レベルＶ1,Ｖ2 を規定し、基準レベルは、基準
電位が出力接合点Ｖout に搬送されるが、一方、低減電
圧の振れは、出力バッファの切り替えによって起こるピ
ック・アップを減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路に対する出
力バッファに関する。
力バッファに関する。
【０００２】
【従来の技術】本発明は、小さな論理的振れのみを要求
する回路を作動させる大きな論理的振れを持つ集積回路
の出力制御器に関する。例えば、周波数合成器内のＣＭ
ＯＳ（相補型金属酸化膜半導体）集積回路において、論
理的振れは、５ボルトであるが、それに対して、合成器
を構成する位相ロックループ内の前置計数回路の係数入
力は、０．８ボルトの論理的振れがバイポーラ半導体よ
り形成されるので、０．７ボルトと０．８ボルトの間の
論理的振れを要求するのみである。
する回路を作動させる大きな論理的振れを持つ集積回路
の出力制御器に関する。例えば、周波数合成器内のＣＭ
ＯＳ（相補型金属酸化膜半導体）集積回路において、論
理的振れは、５ボルトであるが、それに対して、合成器
を構成する位相ロックループ内の前置計数回路の係数入
力は、０．８ボルトの論理的振れがバイポーラ半導体よ
り形成されるので、０．７ボルトと０．８ボルトの間の
論理的振れを要求するのみである。
【０００３】
【発明が解決しようとする課題】主たる問題は、他の隣
接装置がこれらの出力より不要信号を拾い出すというこ
とである。それゆえ、低減電圧の振れを持つ出力バッフ
ァを供給することが望ましい。
接装置がこれらの出力より不要信号を拾い出すというこ
とである。それゆえ、低減電圧の振れを持つ出力バッフ
ァを供給することが望ましい。
【０００４】
【課題を解決するための手段】本発明は、集積回路の導
体に供給するために所定の電位を供給する電源から通電
されるように配置された集積回路出力バッファを供給
し、前記バッファは、所定の電位により供給され、第
１、第２の接続点で第１、第２の基準電位を規定するよ
うに、つまり、それぞれ所定の電位を仲介し、従って減
少電圧の振れを規定するように配置される電位分割器
と、制御電極が互いに連結され、１つの装置の電極が第
１の接合点に連結され、他装置の対の対応電極が出力接
合点に連結される第１の対の電界効果型半導体装置と、
制御電極が互いに結合され、１つの装置の電極が第２の
接合点に連結され、他装置の対の対応電極が出力接合点
に連結される第２の対の電界効果型半導体装置と、各対
の他装置のチャンネル次元に関連する出力接合点に連結
される各半導体装置のチャンネル次元と、第１あるいは
第２の基準電位を出力接合点に搬送することを可能にす
るために交互に通電可能である第１、第２対とを有す
る。
体に供給するために所定の電位を供給する電源から通電
されるように配置された集積回路出力バッファを供給
し、前記バッファは、所定の電位により供給され、第
１、第２の接続点で第１、第２の基準電位を規定するよ
うに、つまり、それぞれ所定の電位を仲介し、従って減
少電圧の振れを規定するように配置される電位分割器
と、制御電極が互いに連結され、１つの装置の電極が第
１の接合点に連結され、他装置の対の対応電極が出力接
合点に連結される第１の対の電界効果型半導体装置と、
制御電極が互いに結合され、１つの装置の電極が第２の
接合点に連結され、他装置の対の対応電極が出力接合点
に連結される第２の対の電界効果型半導体装置と、各対
の他装置のチャンネル次元に関連する出力接合点に連結
される各半導体装置のチャンネル次元と、第１あるいは
第２の基準電位を出力接合点に搬送することを可能にす
るために交互に通電可能である第１、第２対とを有す
る。
【０００５】
【発明の実施の形態】本発明に従って構成される集積回
路の出力バッファについて、添付の図面を参照し、実施
例を示して更に説明する。
路の出力バッファについて、添付の図面を参照し、実施
例を示して更に説明する。
【０００６】図１を参照すると、バッファは、移動式電
話の r.f. 回路において使用される周波数合成器（未図
示）内でＣＭＯＳ集積回路の１部を形成する。前記周波
数集積回路は、バイポーラ・トランジスタを使用する前
置計数回路を含む位相ロックループを有し、位相ロック
ループにおいて分割比率を変化させる。前置計数回路の
分割比率（あるいは係数）は、ＣＭＯＳ集積回路上の係
数制御出力により２個の固定値間で変化させられる。
話の r.f. 回路において使用される周波数合成器（未図
示）内でＣＭＯＳ集積回路の１部を形成する。前記周波
数集積回路は、バイポーラ・トランジスタを使用する前
置計数回路を含む位相ロックループを有し、位相ロック
ループにおいて分割比率を変化させる。前置計数回路の
分割比率（あるいは係数）は、ＣＭＯＳ集積回路上の係
数制御出力により２個の固定値間で変化させられる。
【０００７】例えば、ＣＭＯＳ集積回路に対する基準レ
ベルは５ボルトの論理的振れで、係数制御出力バッファ
は、０．６ボルト波高値と１．１ボルト波高値間の低減
論理的振れを供給する。
ベルは５ボルトの論理的振れで、係数制御出力バッファ
は、０．６ボルト波高値と１．１ボルト波高値間の低減
論理的振れを供給する。
【０００８】図１を参照すると、電位分割器は、５ボル
トの電位ＶDDとＣＭＯＳ基準レベルである０ボルトの間
で連結される抵抗Ｒ1,Ｒ2,Ｒ3 を有する。前記電位分割
器は、第１の電流源対Ｉ1,Ｉ2 と連携して、第１および
第２接合点で第１および第２基準電位を規定し、それぞ
れの電位が前記電位ＶDDおよび０を分割する。
トの電位ＶDDとＣＭＯＳ基準レベルである０ボルトの間
で連結される抵抗Ｒ1,Ｒ2,Ｒ3 を有する。前記電位分割
器は、第１の電流源対Ｉ1,Ｉ2 と連携して、第１および
第２接合点で第１および第２基準電位を規定し、それぞ
れの電位が前記電位ＶDDおよび０を分割する。
【０００９】以下のように仮定する。 Ｉ1 ＝ Ｉ2,およびＩ3 ＝ Ｉ4 ＶDD＝ （Ｒ1 ＋Ｒ3 ）Ｉ3 ＋（Ｉ1 ＋Ｉ3 ）Ｒ2 Ｖ1 ＝ ＶDD−Ｒ1I3 Ｖ2 ＝ Ｒ3 Ｉ3 Ｖ1 −Ｖ2 ＝ （Ｉ1 ＋Ｉ3 ）Ｒ2 仮にＲ1 ＝Ｒ3 なら、信号の振れは中圧電源あたりで調
和する。
和する。
【００１０】しかしながら、出力接合点ＶOUt は、前置
計数器の係数制御入力に結び付けられるキャパシタンス
（すなわち、バッファの出力キャパシタンス、ボード配
線のような迷容量を加えた前置計数器の入力キャパシタ
ンス）を迅速に充電および放電することを要求され、電
位分割器は、これを行うための電位容量を欠く。このよ
うな理由により、基準電位Ｖ1 およびＶ2 は、それぞれ
ｎｍｏｓ導電型ＦＥＴの第１対、Ｍ１, Ｍ２とｐｍｏｓ
導電型のＦＥＴの第２対、Ｍ３，Ｍ４により出力接合点
に搬送される。
計数器の係数制御入力に結び付けられるキャパシタンス
（すなわち、バッファの出力キャパシタンス、ボード配
線のような迷容量を加えた前置計数器の入力キャパシタ
ンス）を迅速に充電および放電することを要求され、電
位分割器は、これを行うための電位容量を欠く。このよ
うな理由により、基準電位Ｖ1 およびＶ2 は、それぞれ
ｎｍｏｓ導電型ＦＥＴの第１対、Ｍ１, Ｍ２とｐｍｏｓ
導電型のＦＥＴの第２対、Ｍ３，Ｍ４により出力接合点
に搬送される。
【００１１】前記ＦＥＴ，Ｍ１，Ｍ３は、ゲートが各ド
レインに連結され、しきい電圧を越えて各電流発生器Ｉ
2,Ｉ1 によってバイアスをかけられるので、ダイオード
として連結される。ＦＥＴの各対のゲートは、共に連結
され、また、各対のＦＥＴのゲート源電圧Ｖgsは同じ
で、電圧Ｖ1,Ｖ2 を接合点Ｖout に交互に搬送可能にす
ると予想される。
レインに連結され、しきい電圧を越えて各電流発生器Ｉ
2,Ｉ1 によってバイアスをかけられるので、ダイオード
として連結される。ＦＥＴの各対のゲートは、共に連結
され、また、各対のＦＥＴのゲート源電圧Ｖgsは同じ
で、電圧Ｖ1,Ｖ2 を接合点Ｖout に交互に搬送可能にす
ると予想される。
【００１２】ＦＥＴを通過する電流は、以下のように求
められる。 ＩDS ＝ Ｋ（Ｖgs−Ｖt ）2,
められる。 ＩDS ＝ Ｋ（Ｖgs−Ｖt ）2,
【００１３】ここで、ＶgsはゲートとＦＥＴの電源間の
電圧であり、Ｖ1 はしきい電圧である。Ｋは、チャンネ
ルのアスペクト比、Ｗ／Ｌ、例えば、ＦＥＴのチャンネ
ルの長さに対する幅の比に応じた定数である。Ｖgsは、
ＩDSとＷ／Ｌに依存し、Ｖgsは、Ｍ1 に対するのと同様
にＭ2 に対しても同じであるので、ＦＥＴの物理次元、
Ｍ2 は、つまりチャンネルのアスペクト比、Ｗ／ＬがＭ
1 のＷ／Ｌ＝Ｚ1 よりｎ倍大きいということであり、電
流発生器ｎＩ2 は、Ｍ1 を通過するバイアス電流Ｉ2 よ
りｎ倍大きいそのしきい電圧を越えてバイアスをかける
ために供給される。同様のことがＭ３およびＭ４にも適
応する。
電圧であり、Ｖ1 はしきい電圧である。Ｋは、チャンネ
ルのアスペクト比、Ｗ／Ｌ、例えば、ＦＥＴのチャンネ
ルの長さに対する幅の比に応じた定数である。Ｖgsは、
ＩDSとＷ／Ｌに依存し、Ｖgsは、Ｍ1 に対するのと同様
にＭ2 に対しても同じであるので、ＦＥＴの物理次元、
Ｍ2 は、つまりチャンネルのアスペクト比、Ｗ／ＬがＭ
1 のＷ／Ｌ＝Ｚ1 よりｎ倍大きいということであり、電
流発生器ｎＩ2 は、Ｍ1 を通過するバイアス電流Ｉ2 よ
りｎ倍大きいそのしきい電圧を越えてバイアスをかける
ために供給される。同様のことがＭ３およびＭ４にも適
応する。
【００１４】このように、Ｖout が電位Ｖ2 にあり、ス
イッチＳ2 とＳ4 が開かれる一方、スイッチＳ1 とＳ3
が同時に閉鎖される場合、Ｍ２のＶgsは、Ｍ１のＶgsよ
り大きくなる。それゆえ、Ｍ２を通過する大量の電流お
よびこの電流とｎＩ2 との差は、Ｖout を通過し係数制
御出力に流れる。前記接合点に結び付けられるキャパシ
タンスは、迅速に充電され、その結果、Ｖgsは低下し、
Ｍ２を通過する電流も低減する。キャパシタンスが完全
にＶ1 に充電される場合、Ｍ２のＶgsは、Ｍ１のＶgsと
等しく、Ｍ２を通過する電流はｎＩ2 と等しい。
イッチＳ2 とＳ4 が開かれる一方、スイッチＳ1 とＳ3
が同時に閉鎖される場合、Ｍ２のＶgsは、Ｍ１のＶgsよ
り大きくなる。それゆえ、Ｍ２を通過する大量の電流お
よびこの電流とｎＩ2 との差は、Ｖout を通過し係数制
御出力に流れる。前記接合点に結び付けられるキャパシ
タンスは、迅速に充電され、その結果、Ｖgsは低下し、
Ｍ２を通過する電流も低減する。キャパシタンスが完全
にＶ1 に充電される場合、Ｍ２のＶgsは、Ｍ１のＶgsと
等しく、Ｍ２を通過する電流はｎＩ2 と等しい。
【００１５】接合点Ｖout をＶ2 に切り替えるため、ス
イッチＳ1 ，Ｓ3 は開き、スイッチＳ2 ，Ｓ4 は閉じ、
作動は同じである。
イッチＳ1 ，Ｓ3 は開き、スイッチＳ2 ，Ｓ4 は閉じ、
作動は同じである。
【００１６】典型的に、Ｉ1 ＝Ｉ2 ＝Ｉ3 ＝Ｉ4 ＝２０
μＡであるが、Ｖout で利用できるピーク電流は、典型
的におよそ５０ｍＡである。回路は、出力遅延８ｎｓへ
の入力と共に作動するように設計された。
μＡであるが、Ｖout で利用できるピーク電流は、典型
的におよそ５０ｍＡである。回路は、出力遅延８ｎｓへ
の入力と共に作動するように設計された。
【００１７】出力接合点上の切り替え可能な電流源は、
正確に出力電圧を定義するように要求され、地域に出力
装置が入るのを防ぎ、出力インピーダンスを明確にす
る。回路もまた、切り替え可能な電流源なしに、しか
し、特に、より高出力インピーダンスになる低減実行率
を伴い作動され得る。他の選択として、Ｍ２のアスペク
ト比は、Ｍ１のアスペクト比と同じで、ｎは電流発生器
のｎＩ2 （Ｍ４，Ｍ３およびｎＩ2 に対するのと同様）
に対する全体構成に匹敵し得る。切り替えに利用できる
電流は、かなり少量であるが、一方、出力接合点の電位
は、負荷による影響を受けることはない。
正確に出力電圧を定義するように要求され、地域に出力
装置が入るのを防ぎ、出力インピーダンスを明確にす
る。回路もまた、切り替え可能な電流源なしに、しか
し、特に、より高出力インピーダンスになる低減実行率
を伴い作動され得る。他の選択として、Ｍ２のアスペク
ト比は、Ｍ１のアスペクト比と同じで、ｎは電流発生器
のｎＩ2 （Ｍ４，Ｍ３およびｎＩ2 に対するのと同様）
に対する全体構成に匹敵し得る。切り替えに利用できる
電流は、かなり少量であるが、一方、出力接合点の電位
は、負荷による影響を受けることはない。
【００１８】基準電圧Ｖ1 およびＶ2 を発生させるため
の選択手段は、図２に示される。抵抗Ｒ1 およびＲ
2 は、中圧電源基準電圧（Ｒ1 ＝Ｒ2 ）を明確にする。
抵抗Ｒ3およびＲ4 は、電流源Ｉ1 およびＩ2 を伴い出
力電圧の振れに対する上下レベルを定義する。
の選択手段は、図２に示される。抵抗Ｒ1 およびＲ
2 は、中圧電源基準電圧（Ｒ1 ＝Ｒ2 ）を明確にする。
抵抗Ｒ3およびＲ4 は、電流源Ｉ1 およびＩ2 を伴い出
力電圧の振れに対する上下レベルを定義する。
【００１９】仮に Ｉ1 ＝ Ｉ2, Ｉ3 ＝Ｉ
4,およびＲ1 ＝Ｒ2,およびＲ3 ＝ Ｒ4 とすると それから Ｖ1 ＝ ＶDD−Ｉ3 Ｒ1 ＋Ｉ1 Ｒ3 そして Ｖ2 ＝ Ｉ3 Ｒ1 −Ｉ1 Ｒ3 そして、それゆえＩ3 Ｒ1 ＝ ＶDD なので Ｖ1 ＝ ＶDD／２＋Ｉ1 Ｒ3 を得る。 そして Ｖ2 ＝ ＶDD／２−Ｉ1 Ｒ3 これによりＶ1 −Ｖ2 ＝ ２Ｉ1 Ｒ3 出力の振れは、中圧電源あたりで調和する。Ｖ1 および
Ｖ2 は、図１の回路について上記に説明されるように出
力に搬送され、図１についての修正も適用可能である。
4,およびＲ1 ＝Ｒ2,およびＲ3 ＝ Ｒ4 とすると それから Ｖ1 ＝ ＶDD−Ｉ3 Ｒ1 ＋Ｉ1 Ｒ3 そして Ｖ2 ＝ Ｉ3 Ｒ1 −Ｉ1 Ｒ3 そして、それゆえＩ3 Ｒ1 ＝ ＶDD なので Ｖ1 ＝ ＶDD／２＋Ｉ1 Ｒ3 を得る。 そして Ｖ2 ＝ ＶDD／２−Ｉ1 Ｒ3 これによりＶ1 −Ｖ2 ＝ ２Ｉ1 Ｒ3 出力の振れは、中圧電源あたりで調和する。Ｖ1 および
Ｖ2 は、図１の回路について上記に説明されるように出
力に搬送され、図１についての修正も適用可能である。
【００２０】生成された出力電圧の精度は、Ｒ3,Ｒ4 お
よびＩ1,Ｉ2 上の絶対許容度を持つ電流源Ｉ1,Ｉ2 の整
合精度を伴う抵抗Ｒ1,Ｒ2 およびＩ3,Ｉ4 の整合精度に
よるであろう。
よびＩ1,Ｉ2 上の絶対許容度を持つ電流源Ｉ1,Ｉ2 の整
合精度を伴う抵抗Ｒ1,Ｒ2 およびＩ3,Ｉ4 の整合精度に
よるであろう。
【００２１】図１と図２の回路を実行する場合、Ｍ２，
Ｍ４，ｎＩ1 ，ｎＩ2 は、Ｖout で現れる逆相電圧が存
在する第２の出力接合点Ｖout 、例えば、作動出力バッ
ファを供給するために複製されても良いという意味にお
いて、２個の出力段階が供給されても良い。さもなけれ
ば、出力Ｖout およびＶout ' は、例えば、二重出力バ
ッファのように完全に独立している。電流源Ｉ1,Ｉ2,ｎ
Ｉ1 ，ｎＩ2 は、ＦＥＴおよび電源への抵抗により構成
される主基準電流発生器に連動するように連結されても
良い。代わりに、Ｉ1,Ｉ2,ｎＩ1 ，ｎＩ2 は、抵抗Ｒ
ref を越えて電流ＩREF,を発生させるバンド・ギャップ
基準電圧のような安定基準電圧から生成されても良い。
もしそうなら、Ｉ1,Ｉ2,ｎＩ1 およびｎＩ2 はＩREF に
比例する。
Ｍ４，ｎＩ1 ，ｎＩ2 は、Ｖout で現れる逆相電圧が存
在する第２の出力接合点Ｖout 、例えば、作動出力バッ
ファを供給するために複製されても良いという意味にお
いて、２個の出力段階が供給されても良い。さもなけれ
ば、出力Ｖout およびＶout ' は、例えば、二重出力バ
ッファのように完全に独立している。電流源Ｉ1,Ｉ2,ｎ
Ｉ1 ，ｎＩ2 は、ＦＥＴおよび電源への抵抗により構成
される主基準電流発生器に連動するように連結されても
良い。代わりに、Ｉ1,Ｉ2,ｎＩ1 ，ｎＩ2 は、抵抗Ｒ
ref を越えて電流ＩREF,を発生させるバンド・ギャップ
基準電圧のような安定基準電圧から生成されても良い。
もしそうなら、Ｉ1,Ｉ2,ｎＩ1 およびｎＩ2 はＩREF に
比例する。
【００２２】
【発明の効果】すべての抵抗は、出力電圧の振れＶ1-Ｖ
2 が面積抵抗から独立するように、同じ抵抗材料を使っ
て製作される。装置Ｍ１からＭ４は、最小限の長さで、
その大きさは、ゲート駆動ＶＥ（＝Ｖgs−Ｖt ）を小さ
くし、確実に十分な駆動を出力負荷に与えられる程であ
る。Ｉ1 およびＩ2 間の適切な整合を確実にするため
に、電流源Ｉ1 およびＩ2 （ｎＩ1 ，ｎＩ2 も同様）は
長いチャンネル長で与えられ、出力導電率を低下させ
る。デカップリングコンデンサは、出力と相対的に高い
インピーダンス・バイアス回路間の荷電補給に起因する
過渡電圧を低下するために、ゲートＭ１およびＭ３と各
補給電位間で利用される。この結合は、もし減衰されな
ければ、誤った出力電圧となる。荷電補給の最悪の事例
は、入力が、ゆえに出力が同相の場合に発生する。多く
の減網結合は、入力／出力が結合充電の１次解除に起因
する逆相にある場合、発生する。デカップリングコンデ
ンサもまた、電流源ｎＩ1 およびｎＩ2 として使用され
るＦＥＴのゲート上で使用され、同様の理由で、供給電
位に連結される。図１および図２における出力電圧の振
れは、ＶDD／２（中圧電源）上に中心に来るように調整
されても良いが、しかし、いくつかの応用例では、振れ
の中心は、電流値あるいはレジスタ値を適切に選択する
ことにより、電源ＶDDあるいは０ボルトのどちらかに相
殺される。
2 が面積抵抗から独立するように、同じ抵抗材料を使っ
て製作される。装置Ｍ１からＭ４は、最小限の長さで、
その大きさは、ゲート駆動ＶＥ（＝Ｖgs−Ｖt ）を小さ
くし、確実に十分な駆動を出力負荷に与えられる程であ
る。Ｉ1 およびＩ2 間の適切な整合を確実にするため
に、電流源Ｉ1 およびＩ2 （ｎＩ1 ，ｎＩ2 も同様）は
長いチャンネル長で与えられ、出力導電率を低下させ
る。デカップリングコンデンサは、出力と相対的に高い
インピーダンス・バイアス回路間の荷電補給に起因する
過渡電圧を低下するために、ゲートＭ１およびＭ３と各
補給電位間で利用される。この結合は、もし減衰されな
ければ、誤った出力電圧となる。荷電補給の最悪の事例
は、入力が、ゆえに出力が同相の場合に発生する。多く
の減網結合は、入力／出力が結合充電の１次解除に起因
する逆相にある場合、発生する。デカップリングコンデ
ンサもまた、電流源ｎＩ1 およびｎＩ2 として使用され
るＦＥＴのゲート上で使用され、同様の理由で、供給電
位に連結される。図１および図２における出力電圧の振
れは、ＶDD／２（中圧電源）上に中心に来るように調整
されても良いが、しかし、いくつかの応用例では、振れ
の中心は、電流値あるいはレジスタ値を適切に選択する
ことにより、電源ＶDDあるいは０ボルトのどちらかに相
殺される。
【００２３】手段は、すべての電流源がオフとなるよう
に緊急入力が作動する時、出力バッファが３領域にまた
がるところで供給されてもよい。
に緊急入力が作動する時、出力バッファが３領域にまた
がるところで供給されてもよい。
【図１】出力バッファの第１の形態を示す回路図であ
る。
る。
【図２】出力バッファの第２の形態を示す回路図であ
る。
る。
Ｉ1,Ｉ2, nＩ1, nＩ2 電流源 Ｒ1,Ｒ2,Ｒ3,Ｒ4 抵抗 Ｖ1,Ｖ2 基準電位 ＶDD 電位 Ｖout 出力接合点 Ｖt しきい電圧 Ｖgs ゲート源電圧 Ｓ1,Ｓ2,Ｓ3,Ｓ4 スイッチ Ｍ１，Ｍ２，Ｍ３，Ｍ４ ＦＥＴ
Claims (6)
- 【請求項１】 集積回路の導体に供給するために所定の
電位を供給する電源から通電されるように配置された集
積回路出力バッファにおいて、前記バッファは、 所定の電位により供給され、第１、第２の接続点で第
１、第２の基準電位を規定するように、つまり、それぞ
れ所定の電位を仲介し、従って減少電圧の振れを規定す
るように配置される電位分割器と、 制御電極が互いに連結され、１つの装置の電極が第１の
接合点に連結され、他装置の対の対応電極が出力接合点
に連結される第１の対の電界効果型半導体装置と、 制御電極が互いに結合され、１つの装置の電極が第２の
接合点に連結され、他装置の対の対応電極が出力接合点
に連結される第２の対の電界効果型半導体装置と、 各対の他装置のチャンネル次元に関連する出力接合点に
連結される各半導体装置のチャンネル次元と、第１ある
いは第２の基準電位を出力接合点に搬送することを可能
にするために交互に通電可能である第１、第２対とを有
する集積回路出力バッファ。 - 【請求項２】 出力接合点に連結される各半導体装置の
チャンネルのアスペクト比は、各対の他の半導体装置の
チャンネルのアスペクト比に比例するが、それ以下では
ないことを特徴とする請求項１に記載の集積回路出力バ
ッファ。 - 【請求項３】 出力接合点に連結される各半導体装置の
チャンネルのアスペクト比は、各対の他の半導体装置の
チャンネルの次元に比例し、それ以上であることを特徴
とする請求項２に記載の集積回路出力バッファ。 - 【請求項４】 出力接合点に連結される各半導体装置
は、通電される時、バイアス電流に対する通路を半導体
装置を通して供給するために電流源あるいは電流シンク
に連結されるということを特徴とする請求項２または３
に記載の集積回路出力バッファ。 - 【請求項５】 電位分割器の接合点に連結される各対の
半導体装置は、各ドレインとゲート間に導電通路を持
ち、共に、半導体装置のチャンネルのアスペクト比に対
するのと同様の相対比例で前記導電通路に結び付けられ
るバイアス電流源あるいは電流シンクを伴うということ
を特徴とする請求項４に記載の集積回路出力バッファ。 - 【請求項６】 １対の半導体装置は、他対の半導体装置
に対して反対の導電型であることを特徴とする請求項１
から５のいずれかに記載の集積回路出力バッファ。
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