JPS6049950B2 - Lruエラ−処理方式 - Google Patents
Lruエラ−処理方式Info
- Publication number
- JPS6049950B2 JPS6049950B2 JP56134572A JP13457281A JPS6049950B2 JP S6049950 B2 JPS6049950 B2 JP S6049950B2 JP 56134572 A JP56134572 A JP 56134572A JP 13457281 A JP13457281 A JP 13457281A JP S6049950 B2 JPS6049950 B2 JP S6049950B2
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- JP
- Japan
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- lru
- output
- selector
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、LRU(LeastRecentlyUs
ed)を行つているバッファ記憶装置において、LRU
回路にエラーが発生したとき、所定の論理で定められる
ブロックをリプレース・ブロックとするように したL
RUエラー処理方式に関するものである。
ed)を行つているバッファ記憶装置において、LRU
回路にエラーが発生したとき、所定の論理で定められる
ブロックをリプレース・ブロックとするように したL
RUエラー処理方式に関するものである。
一般に、LRU方式の採用しているバッファ記憶装置
では、最も以前に参照されたブロックは以後最も使用さ
れないという仮定に基づくアルゴリズムに従つてLRU
回路の各ビットをアップデイ トし、リプレースすべき
ブロックを決定するため、LRU回路の情報を読出し、
リプレース・アルゴリズムに基づいて各ビットをデコー
ドして唯一つのブロックを決定している。いま、LRU
回路の固定障害や間欠障害により予定パターンにな い
パターンが発生し、リプレース、アルゴリズムがくずれ
て、リプレース・ブロックを決定する場合に何れのブロ
ックも選択されないというエラーが発生したとき、スワ
ツプ方式のバッファ記憶装置にとつては重大な障害とな
り、システム・ダウ ンの原因となる。また、上記のL
RUエラーの対策として、LRU回路の二重化を行えば
、システ ム・ダウンは防止できるが物量やコストが大
きく なつてしまう。ノ 本発明は、上記の問題点を解
決するものであつて、物量やコストを大きくすることな
くLRU回路のエラーに対処できるようにしたLRUエ
ラー処理方式を提供することを目的としている。
では、最も以前に参照されたブロックは以後最も使用さ
れないという仮定に基づくアルゴリズムに従つてLRU
回路の各ビットをアップデイ トし、リプレースすべき
ブロックを決定するため、LRU回路の情報を読出し、
リプレース・アルゴリズムに基づいて各ビットをデコー
ドして唯一つのブロックを決定している。いま、LRU
回路の固定障害や間欠障害により予定パターンにな い
パターンが発生し、リプレース、アルゴリズムがくずれ
て、リプレース・ブロックを決定する場合に何れのブロ
ックも選択されないというエラーが発生したとき、スワ
ツプ方式のバッファ記憶装置にとつては重大な障害とな
り、システム・ダウ ンの原因となる。また、上記のL
RUエラーの対策として、LRU回路の二重化を行えば
、システ ム・ダウンは防止できるが物量やコストが大
きく なつてしまう。ノ 本発明は、上記の問題点を解
決するものであつて、物量やコストを大きくすることな
くLRU回路のエラーに対処できるようにしたLRUエ
ラー処理方式を提供することを目的としている。
そしてそのため、本発明のLRUエラー処理方式は、S
主記憶装置を複数のブロックに分割し、そのうちの一部
のブロックの写しを記憶するとともに、新たなブロック
の記憶に際してデリートされたプロツクをも考慮して追
い出すべき1つのブロックをLRU法に基づいて指示す
る追い出しブロック指示手段をそなえたバッファ記憶装
置において、上記追い出しブロック指示手段が2以上の
ブロックを指示するか又は1つのブロックも指示しない
状態になつたことを検出するエラー検出手段と、追い出
しブロック指示情報を記憶する追い出しブロック記憶手
段と、上記追い出しブロック指示手段の出力及び追い出
しブロック記憶手段の出力が入力されるセレクタとを備
え、且つ該セレクタの出力を上記追い出しブロック記憶
手段に記憶すると共に、上記エラー検出手段がエラーを
検出しないときには上記追い出しブロック指示手段の出
力を上記セレクタから出力し、上記エラー検出手段がエ
ラーを検出したときには上記追い出しブロック記憶手段
の出力を上記セレクタから出力するように構成されてい
ることを特徴としている。以下、本発明を図面を参照し
つつ説明する。第1図は本発明の実施例のブロック図、
第2図はセット●アソシアティブ方式のバッファ記憶装
置を説明する図である。
主記憶装置を複数のブロックに分割し、そのうちの一部
のブロックの写しを記憶するとともに、新たなブロック
の記憶に際してデリートされたプロツクをも考慮して追
い出すべき1つのブロックをLRU法に基づいて指示す
る追い出しブロック指示手段をそなえたバッファ記憶装
置において、上記追い出しブロック指示手段が2以上の
ブロックを指示するか又は1つのブロックも指示しない
状態になつたことを検出するエラー検出手段と、追い出
しブロック指示情報を記憶する追い出しブロック記憶手
段と、上記追い出しブロック指示手段の出力及び追い出
しブロック記憶手段の出力が入力されるセレクタとを備
え、且つ該セレクタの出力を上記追い出しブロック記憶
手段に記憶すると共に、上記エラー検出手段がエラーを
検出しないときには上記追い出しブロック指示手段の出
力を上記セレクタから出力し、上記エラー検出手段がエ
ラーを検出したときには上記追い出しブロック記憶手段
の出力を上記セレクタから出力するように構成されてい
ることを特徴としている。以下、本発明を図面を参照し
つつ説明する。第1図は本発明の実施例のブロック図、
第2図はセット●アソシアティブ方式のバッファ記憶装
置を説明する図である。
第1図において、1は要求アドレス・レジスタ、2−0
ないし2−m−1はタグ部、3−0ないし3−m−1は
一致回路、4はアップデイト・ロジック回路、5はLR
Uアドレス●レジスタ、6はLRU回路、7はリプレー
ス・ロジック回路、8はフリップフロップ、9はエラー
●チェック回路、10はセレクタをそれぞれ示している
。
ないし2−m−1はタグ部、3−0ないし3−m−1は
一致回路、4はアップデイト・ロジック回路、5はLR
Uアドレス●レジスタ、6はLRU回路、7はリプレー
ス・ロジック回路、8はフリップフロップ、9はエラー
●チェック回路、10はセレクタをそれぞれ示している
。
要求アドレス●レジスタ1には、要求アドレスがセット
される。タグ部2−0,2−1,・・・2−.m−1の
それぞれはバッファ記憶装置のアンシアテイブ・レベル
0,1,m−1のそれぞれに対応している。第2図に示
すように、バッファ記憶装置BSはアソシアティブ・レ
ベル0ないしm−1を有しており、各アソシアティブ・
メモリ単位はI′個のセットに分割されている。1個の
分割単位を本明細書ではブロックという。
される。タグ部2−0,2−1,・・・2−.m−1の
それぞれはバッファ記憶装置のアンシアテイブ・レベル
0,1,m−1のそれぞれに対応している。第2図に示
すように、バッファ記憶装置BSはアソシアティブ・レ
ベル0ないしm−1を有しており、各アソシアティブ・
メモリ単位はI′個のセットに分割されている。1個の
分割単位を本明細書ではブロックという。
主記憶装置MSにおいてもe個のブロックBごとに1個
のメモリ単位を構成している。プログラム実行時には、
必要な主記憶MSのブロックBのデータは同一のセ・ツ
トに属するm個のブロックBのうちのどれかに移される
。バッファ記憶をアクセスするとき、タグ部2−0,2
−1,・・・2−m−1のそれぞれは、セット・アドレ
スによつて検索され、上位アドレスが読出される。各タ
グ部2−0,2−1,・・・2−m−1から読出された
上位アドレスは、一致回路3−0,3−1,・・・3−
m−1によつて要求アドレス●レジスタ1の上位アドレ
スと比較される。バッファ記憶装置BSは、アソシアテ
ィブ・レベル毎にデリートすることが出来る。何れのア
ソシアティブ・レベルがデリートされているかは、オペ
レーティング●ステート●レジスタ0PSRによつて指
示される。一致回路3−0ないし3−m−1のうちの何
れかがタグー致信号を出力する場合には、アップデイト
・ロジック回路4は、古さ順序を示すLRUパターンを
新たに生成する。アップデイト・ロジック回路4で作成
されたLRUパターンはLRU回路6に書込まれる。L
RU回路6は、セット毎にそのセットに属するブロック
のゼータの古さ順序を示す情報を記憶している。タグ部
2−0ないし2−m−1に該当するアドレスが存在しな
かつた場合には、要求アドレス●レジスタ1の内のセッ
ト●アドレスがLRUアドレス・レジスタ5にセットさ
れ、LRU回路6の読出しが行われる。LRU回路6か
ら読出されたLRU情報は、リプレース・ロジック回路
7に入力され、リプレース・ロジック回路7は、このL
RU情報とデリート●アソシアティブ・レベル情報とに
基づいてデリートされていないブロックの中から1個の
リプレースすべきブロックを決定する。フリップ・フロ
ップ8は、セレクタ10の出力を記憶する。エラー・チ
ェック回路9は、リプレース・ロジック回路7がリプレ
ース・ブロックを決定できないことを検出すると、エラ
ーが発生したと判断し、セレクタ10に対してフリップ
フロップ8の出力を選択すべきことを指示し、エラーな
しの場合にはセレクタ10に対してリプレース・ロジッ
ク回路7の出力を選択すべきことを指示する。セレクタ
10の出力は、リプレースすべきブロックのアソシアテ
ィブ●レベルを表わす。以上の説明から明らかなように
、本発明によれば、(イ)LRUエラーによるシステム
・ダウンを防止できること、(口)従来の方法より、少
ない回路の追加だけて実現でき、しかもデリートの面も
考慮されている。
のメモリ単位を構成している。プログラム実行時には、
必要な主記憶MSのブロックBのデータは同一のセ・ツ
トに属するm個のブロックBのうちのどれかに移される
。バッファ記憶をアクセスするとき、タグ部2−0,2
−1,・・・2−m−1のそれぞれは、セット・アドレ
スによつて検索され、上位アドレスが読出される。各タ
グ部2−0,2−1,・・・2−m−1から読出された
上位アドレスは、一致回路3−0,3−1,・・・3−
m−1によつて要求アドレス●レジスタ1の上位アドレ
スと比較される。バッファ記憶装置BSは、アソシアテ
ィブ・レベル毎にデリートすることが出来る。何れのア
ソシアティブ・レベルがデリートされているかは、オペ
レーティング●ステート●レジスタ0PSRによつて指
示される。一致回路3−0ないし3−m−1のうちの何
れかがタグー致信号を出力する場合には、アップデイト
・ロジック回路4は、古さ順序を示すLRUパターンを
新たに生成する。アップデイト・ロジック回路4で作成
されたLRUパターンはLRU回路6に書込まれる。L
RU回路6は、セット毎にそのセットに属するブロック
のゼータの古さ順序を示す情報を記憶している。タグ部
2−0ないし2−m−1に該当するアドレスが存在しな
かつた場合には、要求アドレス●レジスタ1の内のセッ
ト●アドレスがLRUアドレス・レジスタ5にセットさ
れ、LRU回路6の読出しが行われる。LRU回路6か
ら読出されたLRU情報は、リプレース・ロジック回路
7に入力され、リプレース・ロジック回路7は、このL
RU情報とデリート●アソシアティブ・レベル情報とに
基づいてデリートされていないブロックの中から1個の
リプレースすべきブロックを決定する。フリップ・フロ
ップ8は、セレクタ10の出力を記憶する。エラー・チ
ェック回路9は、リプレース・ロジック回路7がリプレ
ース・ブロックを決定できないことを検出すると、エラ
ーが発生したと判断し、セレクタ10に対してフリップ
フロップ8の出力を選択すべきことを指示し、エラーな
しの場合にはセレクタ10に対してリプレース・ロジッ
ク回路7の出力を選択すべきことを指示する。セレクタ
10の出力は、リプレースすべきブロックのアソシアテ
ィブ●レベルを表わす。以上の説明から明らかなように
、本発明によれば、(イ)LRUエラーによるシステム
・ダウンを防止できること、(口)従来の方法より、少
ない回路の追加だけて実現でき、しかもデリートの面も
考慮されている。
(ハ)LRU回路はRAMなどのメモリで構成するので
、エラーは固定障害よりも間欠障害が多いためLRU種
化方式のようにハードの物量を増やさなくても本発明で
対応できる。
、エラーは固定障害よりも間欠障害が多いためLRU種
化方式のようにハードの物量を増やさなくても本発明で
対応できる。
(ニ)LRU踵化方式より安価である。
等の効果を奏することが出来る。
第1図は本発明の1実施例のブロック図、第2図はセッ
ト●アソシアティブ方式のバッファ記憶装置を説明する
図。 1・・・要求アドレス・レジスタ、2−0ないし2一m
−1・・・タグ部、3−0ないし3−m−1・・・一致
回路、4・・・アツプテイト・ロジック回路、5・・・
LRUアドレス●レジスタ、6・・・LRU回路、7・
・・リプレース・ロジック回路、8・・・フリップフロ
ップ、9・・・エラー・チェック回路、10−セレクタ
。
ト●アソシアティブ方式のバッファ記憶装置を説明する
図。 1・・・要求アドレス・レジスタ、2−0ないし2一m
−1・・・タグ部、3−0ないし3−m−1・・・一致
回路、4・・・アツプテイト・ロジック回路、5・・・
LRUアドレス●レジスタ、6・・・LRU回路、7・
・・リプレース・ロジック回路、8・・・フリップフロ
ップ、9・・・エラー・チェック回路、10−セレクタ
。
Claims (1)
- 1 主記憶装置を複数のブロックに分割し、そのうちの
一部のブロックの写しを記憶するとともに、新たなブロ
ックの記憶に際してデリートされたブロックをも考慮し
て追い出すべき1つのブロックをLRU法に基づいて指
示する追い出しブロック指示手段をそなえたバッファ記
憶装置において、上記追い出しブロック指示手段が2以
上のブロックを指示するか又は1つのブロックも指示し
ない状態になつたことを検出するエラー検出手段と、追
い出しブロック指示情報を記憶する追い出しブロック記
憶手段と、上記追い出しブロック指示手段の出力及び追
い出しブロック記憶手段の出力が入力されるセレクタと
を備え、且つ該セレクタの出力を上記追い出しブロック
記憶手段に記憶すると共に、上記エラー検出手段がエラ
ーを検出しないときには上記追い出しブロック指示手段
の出力を上記セレクタから出力し、上記エラー検出手段
がエラーを検出したときには上記追い出しブロック記憶
手段の出力を上記セレクタから出力するように構成され
ていることを特徴とするLRUエラー処理方式。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56134572A JPS6049950B2 (ja) | 1981-08-27 | 1981-08-27 | Lruエラ−処理方式 |
US06/411,318 US4507729A (en) | 1981-08-27 | 1982-08-25 | Error processing system using two different types of replace logic |
ES515283A ES8307054A1 (es) | 1981-08-27 | 1982-08-26 | Sistema de procesamiento de errores para un deposito de memoria de tipo buffer. |
AU87751/82A AU553410B2 (en) | 1981-08-27 | 1982-08-26 | Error processing system for buffer storage |
CA000410171A CA1182925A (en) | 1981-08-27 | 1982-08-26 | Error processing system for buffer storage |
KR8203866A KR880000300B1 (ko) | 1981-08-27 | 1982-08-27 | 버퍼 메모리의 에러 처리 시스템 |
BR8205042A BR8205042A (pt) | 1981-08-27 | 1982-08-27 | Sistema de processamento de erros |
DE8282304537T DE3277555D1 (en) | 1981-08-27 | 1982-08-27 | Error processing system for buffer store |
EP82304537A EP0073666B1 (en) | 1981-08-27 | 1982-08-27 | Error processing system for buffer store |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56134572A JPS6049950B2 (ja) | 1981-08-27 | 1981-08-27 | Lruエラ−処理方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5845682A JPS5845682A (ja) | 1983-03-16 |
JPS6049950B2 true JPS6049950B2 (ja) | 1985-11-06 |
Family
ID=15131476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56134572A Expired JPS6049950B2 (ja) | 1981-08-27 | 1981-08-27 | Lruエラ−処理方式 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4507729A (ja) |
EP (1) | EP0073666B1 (ja) |
JP (1) | JPS6049950B2 (ja) |
KR (1) | KR880000300B1 (ja) |
AU (1) | AU553410B2 (ja) |
BR (1) | BR8205042A (ja) |
CA (1) | CA1182925A (ja) |
DE (1) | DE3277555D1 (ja) |
ES (1) | ES8307054A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63240959A (ja) * | 1987-03-28 | 1988-10-06 | Toshio Takagi | 散水用ノズル |
JPH0640977B2 (ja) * | 1992-02-13 | 1994-06-01 | 寿雄 高城 | 散水用ノズル |
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---|---|---|---|---|
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US5146604A (en) * | 1986-06-06 | 1992-09-08 | Canon Kabushiki Kaisha | Information filing apparatus that stores and erases information based on frequency of its use |
JPH0679297B2 (ja) * | 1987-02-09 | 1994-10-05 | 日本電気アイシーマイコンシステム株式会社 | 順序記憶制御回路 |
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US5136706A (en) * | 1987-04-30 | 1992-08-04 | Texas Instruments Incorporated | Adaptive memory management system for collection of garbage in a digital computer |
JPH01314359A (ja) * | 1988-06-14 | 1989-12-19 | Mitsubishi Electric Corp | 最優劣決定回路 |
US5140690A (en) * | 1988-06-14 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Least-recently-used circuit |
FR2645986B1 (fr) * | 1989-04-13 | 1994-06-17 | Bull Sa | Procede pour accelerer les acces memoire d'un systeme informatique et systeme pour la mise en oeuvre du procede |
US5471605A (en) * | 1992-08-27 | 1995-11-28 | Intel Corporation | Apparatus for updating a multi-way set associative cache memory status array |
US5606688A (en) * | 1994-08-31 | 1997-02-25 | International Business Machines Corporation | Method and apparatus for dynamic cache memory allocation via single-reference residency times |
US6026470A (en) * | 1997-04-14 | 2000-02-15 | International Business Machines Corporation | Software-managed programmable associativity caching mechanism monitoring cache misses to selectively implement multiple associativity levels |
US5978888A (en) * | 1997-04-14 | 1999-11-02 | International Business Machines Corporation | Hardware-managed programmable associativity caching mechanism monitoring cache misses to selectively implement multiple associativity levels |
US6571317B2 (en) * | 2001-05-01 | 2003-05-27 | Broadcom Corporation | Replacement data error detector |
JP4369524B2 (ja) * | 2006-02-27 | 2009-11-25 | 富士通株式会社 | Lru制御装置およびlru制御プログラム |
US8806294B2 (en) * | 2012-04-20 | 2014-08-12 | Freescale Semiconductor, Inc. | Error detection within a memory |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3588829A (en) * | 1968-11-14 | 1971-06-28 | Ibm | Integrated memory system with block transfer to a buffer store |
FR116049A (ja) * | 1975-03-20 | |||
US4092713A (en) * | 1977-06-13 | 1978-05-30 | Sperry Rand Corporation | Post-write address word correction in cache memory system |
US4168541A (en) * | 1978-09-25 | 1979-09-18 | Sperry Rand Corporation | Paired least recently used block replacement system |
JPS55157181A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Buffer memory control system |
-
1981
- 1981-08-27 JP JP56134572A patent/JPS6049950B2/ja not_active Expired
-
1982
- 1982-08-25 US US06/411,318 patent/US4507729A/en not_active Expired - Lifetime
- 1982-08-26 CA CA000410171A patent/CA1182925A/en not_active Expired
- 1982-08-26 ES ES515283A patent/ES8307054A1/es not_active Expired
- 1982-08-26 AU AU87751/82A patent/AU553410B2/en not_active Ceased
- 1982-08-27 DE DE8282304537T patent/DE3277555D1/de not_active Expired
- 1982-08-27 BR BR8205042A patent/BR8205042A/pt not_active IP Right Cessation
- 1982-08-27 KR KR8203866A patent/KR880000300B1/ko active
- 1982-08-27 EP EP82304537A patent/EP0073666B1/en not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63240959A (ja) * | 1987-03-28 | 1988-10-06 | Toshio Takagi | 散水用ノズル |
JPH0640977B2 (ja) * | 1992-02-13 | 1994-06-01 | 寿雄 高城 | 散水用ノズル |
Also Published As
Publication number | Publication date |
---|---|
ES515283A0 (es) | 1983-06-16 |
AU553410B2 (en) | 1986-07-17 |
AU8775182A (en) | 1983-03-03 |
CA1182925A (en) | 1985-02-19 |
EP0073666B1 (en) | 1987-10-28 |
KR880000300B1 (ko) | 1988-03-19 |
DE3277555D1 (en) | 1987-12-03 |
EP0073666A2 (en) | 1983-03-09 |
JPS5845682A (ja) | 1983-03-16 |
US4507729A (en) | 1985-03-26 |
EP0073666A3 (en) | 1984-09-05 |
BR8205042A (pt) | 1983-08-09 |
KR840001349A (ko) | 1984-04-30 |
ES8307054A1 (es) | 1983-06-16 |
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