JPH05324468A - 階層化キャッシュメモリ - Google Patents

階層化キャッシュメモリ

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JPH05324468A
JPH05324468A JP4128755A JP12875592A JPH05324468A JP H05324468 A JPH05324468 A JP H05324468A JP 4128755 A JP4128755 A JP 4128755A JP 12875592 A JP12875592 A JP 12875592A JP H05324468 A JPH05324468 A JP H05324468A
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JP
Japan
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JP4128755A
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Taizo Sato
泰造 佐藤
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】一次キャッシュメモリと二次キャッシュメモリ
とを階層化してなる階層化キャッシュメモリに関し、二
次キャッシュメモリにおいてキャッシュミスによるリプ
レースが発生した場合、一次キャッシュメモリのリプレ
ースを高速に行うと共に、一次キャッシュメモリに空の
エントリが発生しないようにする。 【構成】二次キャッシュメモリでキャッシュミスが発生
した場合、二次キャッシュメモリは、データの転送前
に、そのリプレースエントリのアドレスを一次キャッシ
ュメモリに対して通知し、一次キャッシュメモリは、対
応するエントリが存在する場合には、そのエントリをリ
プレースエントリとし、存在しない場合には、リプレー
ス優先順位に基づいたエントリをリプレースエントリと
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセッサシステムに
おいて、アクセスタイムの短縮化を図るために設けられ
るキャッシュメモリを超高速・小容量の一次キャッシュ
メモリと高速・中容量の二次キャッシュメモリとに階層
化してなる階層化キャッシュメモリに関する。
【０００２】
【従来の技術】図５はマルチプロセッサシステムの一例
の要部を示す図であり、図中、１、２はプロセッサ、
３、４はそれぞれプロセッサ１、２において演算処理を
行う演算処理部、５、６はそれぞれプロセッサ１、２に
内蔵された超高速・小容量の一次キャッシュメモリであ
る。
【０００３】また、７、８はそれぞれプロセッサ１、２
に対応して設けられた高速・中容量の二次キャッシュメ
モリ、９、１０はそれぞれプロセッサ１、２に対応して
設けられたローカルメモリ、１１はシステムバス、１２
はプロセッサ１、２で共有されている主メモリである。
【０００４】このように、キャッシュメモリを階層化し
てなる共有メモリ方式のマルチプロセッサシステムにお
ける問題として、データ保証の問題がある。即ち、ある
プロセッサで主メモリの内容を変更した場合、他のプロ
セッサのキャッシュメモリに主メモリの変更内容が通知
されないと、変更前の内容で他のプロセッサが動作して
しまい、正常な動作が行われないという問題である。
【０００５】ここに、二次キャッシュメモリに関して
は、二次キャッシュメモリ自身がシステムバスを監視し
て、二次キャッシュメモリのエントリで対応するものが
あるか否かをチェックし、主メモリの書換えを検出した
場合には、対応するエントリを無効化する方式を採用す
れば、データ保証の問題を避けることができる。
【０００６】しかし、二次キャッシュメモリが一次キャ
ッシュメモリに対して何の制御も行わない場合には、一
次キャッシュメモリは、直接、システムバスをモニタし
ない限り、主メモリの書換えを検出することはできな
い。
【０００７】そこで、大型計算機においては、システム
バスをモニタ専用に一次キャッシュメモリに供給してい
る例があるが、アドレスバス等の信号が二重になり、こ
れをマイクロコンピュータで実現することは、配線数が
多くなり過ぎ、非現実的な方法である。
【０００８】なお、二次キャッシュメモリが一次キャッ
シュメモリに対し、システムバスの全てのストアアクセ
スをキャッシュメモリ間のバスを使用して通知するよう
にする場合には、データ保証の問題は発生しなくなる
が、本来の目的でのキャッシュメモリ間のバスの使用が
制限されてしまうという不都合がある。
【０００９】そこで、従来、マイクロコンピュータにお
いては、二次キャッシュメモリ側で一次キャッシュメモ
リのスヌープ処理を行い、エントリの無効化が必要な時
だけ、二次キャッシュメモリから一次キャッシュメモリ
に対して無効化の指示を出すようにしているが、これに
は２種の方法がある。
【００１０】第１の方法は、二次キャッシュメモリ側に
一次キャッシュメモリのアドレスタグ部のコピーを持た
せ、二次キャッシュメモリ側で一次キャッシュメモリの
ためにシステムバスの監視を行う方法である。
【００１１】第２の方法は、二次キャッシュメモリにお
いてエントリのキャッシュミスによるリプレース及び主
メモリの書換えによる無効化が発生した場合に、一次キ
ャッシュメモリに対してエントリの無効化指示を行う方
法である。
【００１２】
【発明が解決しようとする課題】しかし、第１の方法で
は、二次キャッシュメモリに一次キャッシュメモリのア
ドレスタグ部のコピーを持たせるとしているので、ハー
ドウエアが大きくなると共に、一次キャッシュメモリに
おけるリプレース動作を二次キャッシュメモリに正確に
伝えなければならず、その分、インタフェースが複雑に
なるという問題点があった。
【００１３】また、第２の方法では、二次キャッシュメ
モリでキャッシュミスによるエントリのリプレースが発
生した場合、一次キャッシュメモリに対してエントリの
無効化指示を行うようにしているが、従来においては、
データの転送後に一次キャッシュメモリに対して無効化
指示を行うようにされていた。
【００１４】このため、二次キャッシュメモリでキャッ
シュミスが発生してから一次キャッシュメモリでのリプ
レースまでに多くの時間がかかり、一次キャッシュメモ
リにおけるリプレースを高速に行うことができないとい
う問題点があった。
【００１５】また、第２の方法では、二次キャッシュメ
モリでキャッシュミスによるエントリのリプレースが発
生した場合、一次キャッシュメモリに対してエントリの
無効化指示を行うようにしているが、従来においては、
一次キャッシュメモリは、二次キャッシュメモリからの
無効化指示の通知を受ける前に、リプレース優先順位に
従ったリプレースを行うようにされていた。
【００１６】このため、一次キャッシュメモリのエント
リに空のエントリが発生して、エントリを効率良く使用
できなくなる場合が発生してしまうという問題点があっ
た。図６は、かかる問題点を説明するための図である。
【００１７】図中、１３はプロセッサ、１４は演算処理
部、１５は一次キャッシュメモリ、１６はデータ部、１
７はリプレース優先順位格納部、１８は二次キャッシュ
メモリ、１９はデータ部、２０はリプレース優先順位格
納部である。
【００１８】この図６は、一次キャッシュメモリ１５の
リプレース優先順位がアドレスＡＡＡに対応するエント
リ・・・アドレスＢＢＢに対応するエントリ・・・の順
とされており、二次キャッシュメモリ１８のリプレース
優先順位がアドレスＢＢＢに対応するエントリ・・・ア
ドレスＡＡＡに対応するエントリ・・・の順とされてい
る場合を示している。
【００１９】このように、リプレースの優先順位が一次
キャッシュメモリ１５と二次キャッシュメモリ１８とで
異なる状態は、リプレースの方式にＬＲＵ（least rece
ntlyused）方式を採用した場合に発生する。
【００２０】即ち、このような状態は、あるアドレスに
つき、一次キャッシュメモリ１５においてキャッシュヒ
ットした場合、一次キャッシュメモリ１５では、そのア
ドレスに対応するエントリのリプレース順位は最下位
（最も追い出されにくい順位）になるが、二次キャッシ
ュメモリ１８は、そのアドレスに対応するエントリのリ
プレース順位は変化しないことを原因として発生する。
【００２１】そこで、図６に示すような場合において、
一次キャッシュメモリ１５においてキャッシュミスが発
生した場合には、アドレスＡＡＡを格納するエントリが
リプレースの対象とされることになる。
【００２２】そこで、次に、二次キャッシュメモリ１８
においても、キャッシュミスが発生すると、二次キャッ
シュメモリ１８においては、アドレスＢＢＢを格納する
エントリがリプレースの対象とされる。
【００２３】この場合、二次キャッシュメモリ１８は、
データの転送後に、一次キャッシュメモリ１５に対して
アドレスＢＢＢのエントリついて無効化指示を通知す
る。このため、一次キャッシュメモリ１５においては、
先にリプレースの対象としたアドレスＡＡＡの他、アド
レスＢＢＢを格納するエントリも無効の対象としてしま
う。
【００２４】したがって、一次キャッシュメモリ１５で
は、二次キャッシュメモリ１８からデータが転送された
としても、空のエントリが発生してしまい、この点につ
き、性能の低下が発生してしまう。
【００２５】本発明は、かかる点に鑑み、二次キャッシ
ュメモリにおいてキャッシュミスによるエントリのリプ
レースが発生した場合、一次キャッシュメモリのリプレ
ースを高速に行うと共に、一次キャッシュメモリに空の
エントリが発生しないようにし、性能の向上を図ること
ができるようにした階層化キャッシュメモリを提供する
ことを目的とする。
【００２６】
【課題を解決するための手段】本発明による階層化キャ
ッシュメモリは、演算処理部からのリードアクセス時又
はライトアクセス時に、二次キャッシュメモリでキャッ
シュミスが発生した場合、二次キャッシュメモリは、デ
ータの転送前に、そのリプレースエントリのアドレスを
一次キャッシュメモリに対して通知し、一次キャッシュ
メモリは、対応するエントリが存在する場合には、その
エントリをリプレースエントリとし、存在しない場合に
は、リプレース優先順位に基づいたエントリをリプレー
スエントリとし、その後、二次キャッシュメモリから転
送されるデータをリプレースエントリに登録するという
ものである。
【００２７】
【作用】本発明では、演算処理部からのリードアクセス
時又はライトアクセス時、二次キャッシュメモリでキャ
ッシュミスが発生した場合、二次キャッシュメモリは、
データの転送前に、そのリプレースエントリのアドレス
を一次キャッシュメモリに対して通知するようにしてい
るので、演算処理部からのリードアクセス時又はライト
アクセス時における一次キャッシュメモリのリプレース
を高速に行うことができる。
【００２８】また、一次キャッシュメモリは、二次キャ
ッシュメモリのリプレースエントリに対応するエントリ
が存在する場合には、そのエントリをリプレースエント
リとし、存在しない場合には、リプレース優先順位に基
づいたエントリをリプレースエントリとしているので、
空のエントリが発生することを避けることができる。
【００２９】
【実施例】以下、図１〜図４を参照して本発明の一実施
例について、（１）構成、（２）リード動作、（３）ラ
イト動作、（４）効果に項を分けて説明する。
【００３０】（１）構成 図１は、本発明の一実施例の要部を示すブロック図であ
り、図中、２１はプロセッサ、２２はプロセッサ２１に
おいて演算処理を行う演算処理部、２３はプロセッサ２
１に内蔵された超高速・小容量の一次キャッシュメモ
リ、２４は高速・中容量の二次キャッシュメモリであ
る。なお、一次キャッシュメモリ２３は、プロセッサ２
１とは別個独立のチップに構成することもできる。
【００３１】また、一次キャッシュメモリ２３におい
て、２５は主メモリのデータの一部を記憶するデータ
部、２６はデータ部２５に書込むデータを一時保持する
ラッチ、２７はデータ部２５から読み出されたデータを
一時保持するラッチである。
【００３２】また、２８はデータ部２５に記憶されてい
るデータに対応するアドレスを保持するアドレスタグ
部、２９は演算処理部２２からのアクセスアドレスを保
持し、一次キャッシュメモリでのキャッシュミス時の二
次キャッシュメモリ２４へのアクセスアドレス出力や、
エントリ登録時のアドレス書込みのために、アクセスア
ドレスを保持するアドレスラッチである。
【００３３】また、３０はアドレスラッチ２９に保持さ
れたアクセスアドレスとアドレスタグ部２８に記憶され
ているアドレスとの比較を行い、キャッシュヒット・キ
ャッシュミスの判定を行うアドレス比較部である。
【００３４】また、３１はリプレース優先順位等の制御
情報を記憶する制御タグ部、３２は制御情報書込み時に
制御情報を一時保持するラッチ、３３は制御タグ部３１
から読み出された制御情報を一時保持するラッチであ
る。
【００３５】また、３４は演算処理部２２からのアクセ
ス要求を受け、その要求に対応する動作を制御し、ま
た、一次キャッシュメモリ２３でキャッシュミスが判明
した場合や、ライト要求である場合には、二次キャッシ
ュメモリ２４に対してアクセス要求を出力するアクセス
制御部である。
【００３６】また、３５は二次キャッシュメモリ２４か
らキャッシュミス通知信号及び無効化指示信号を受け取
り、リプレース優先順位を変更して書き替えるエントリ
書替制御部である。
【００３７】また、二次キャッシュメモリ２４におい
て、３６は主メモリのデータの一部を記憶するデータ
部、３７はデータ部３６に書込むデータを一時保持する
ラッチ、３８はデータ部３６から読み出したデータを一
時保持するラッチである。
【００３８】また、３９はデータ部３６に記憶されてい
るデータに対応するアドレスを保持するアドレスタグ
部、４０は一次キャッシュメモリ２３のアドレスラッチ
２９から転送されるアクセスアドレスを保持し、二次キ
ャッシュメモリにおけるキャッシュミス時の主メモリへ
のアクセスアドレスの出力や、エントリ登録時のアドレ
ス書込みのために、アクセスアドレスを保持するアドレ
スラッチである。
【００３９】また、４１はアドレスラッチ４０に保持さ
れたアクセスアドレスとアドレスタグ部３９に記憶され
たアドレスとの比較を行い、キャッシュヒット、キャッ
シュミスの判定を行うアドレス比較部である。
【００４０】また、４２はリプレース優先順位等の制御
情報を記憶する制御タグ部、４３は制御情報書込み時に
制御情報を一時保持するラッチ、４４は制御タグ部４２
から読み出された制御情報を一時保持するラッチであ
る。
【００４１】また、４５は一次キャッシュメモリ２３か
らのアクセス要求を受け、その要求に対応する動作を制
御し、また、二次キャッシュメモリ２４でキャッシュミ
スが判明した場合や、ライト要求である場合には、主メ
モリに対して、アクセス要求を出力するアクセス制御部
である。
【００４２】また、４６はアクセス制御部４５からキャ
ッシュミス信号を受け取り、エントリの書き替え、一次
キャッシュメモリ２３へのキャッシュミス通知信号及び
無効化指示信号の供給を行うエントリ書替制御部であ
る。
【００４３】また、４７はシステムバスを監視し、主メ
モリへの書込みを検出すると、二次キャッシュメモリ２
４内に該当するエントリがあるか否かのチェックを指示
するバス監視回路である。
【００４４】（２）リード動作 まず、演算処理部２２は、リードアクセス要求とアクセ
スアドレスとを一次キャッシュメモリ２３に対して出力
し、アクセス制御部３４はリードアクセス要求を受け取
り、アドレスラッチ２９はアクセスアドレスをラッチす
る。
【００４５】続いて、アドレス比較部３０は、アドレス
ラッチ２９にラッチされたアクセスアドレスと、アドレ
スタグ部２８に格納されているアドレスとを比較し、キ
ャッシュヒット、キャッシュミスの判定を行い、その結
果をアクセス制御部３４に通知する。
【００４６】キャッシュヒットした場合には、アクセス
制御部３４は、リードアクセス終了を演算処理部２２に
通知し、また、データ部２５から読み出したデータを演
算処理部２２に転送する。また、エントリ書替制御部３
５は、エントリの優先順位を変更し、その内容を制御タ
グ部３１に書き込む。
【００４７】これに対して、キャッシュミスした場合に
は、アクセス制御部３４からアクセス制御部４５に対し
てリードアクセス要求が出力されると共に、アドレスラ
ッチ２９からアドレスラッチ４０に対してアクセスアド
レスが出力される。
【００４８】続いて、アドレス比較部４１は、アドレス
ラッチ４０にラッチされたアクセスアドレスと、アドレ
スタグ部３９に格納されているアドレスとを比較し、キ
ャッシュヒット、キャッシュミスの判定を行い、その結
果をアクセス制御部４５に通知する。
【００４９】キャッシュヒットした場合には、アクセス
制御部４５は、リードアクセス終了を一次キャッシュメ
モリに通知し、また、データ部３６から読み出したデー
タを一次キャッシュメモリ２３に転送する（図２参
照）。また、エントリ書替制御部４６は、エントリの優
先順位を変更し、その内容を制御タグ部４２に書き込
む。
【００５０】リードアクセス終了通知を受けた一次キャ
ッシュメモリ２３は、受け取ったデータを演算処理部２
２に転送すると共に、リプレース優先順位に従って、そ
のデータをリプレースエントリに登録する。
【００５１】これに対して、二次キャッシュメモリ２４
でキャッシュミスが発生した場合には、アクセス制御部
４５は、システムバスを通して主メモリ（共有メモリ）
に対してリードアクセス要求を出力し、アドレスラッチ
４０は、主メモリに対してアクセスアドレスを出力す
る。
【００５２】また、アクセス制御部４５は、一次キャッ
シュメモリ２３に対してキャッシュミスが発生したこと
を通知し、また、二次キャッシュメモリ２４のリプレー
スエントリのアドレスを一次キャッシュメモリ２３に対
して出力する（図３参照）。
【００５３】ここに、一次キャッシュメモリ２３は、二
次キャッシュメモリ２４からのリプレースアドレスを受
け取り、一次キャッシュメモリ２３に登録されているか
否かの判定をアドレス比較部３０で行い、その結果をエ
ントリ書替制御部３５に通知する。
【００５４】すると、エントリ書替制御部３５は、一次
キャッシュメモリ２３に二次キャッシュメモリ２４のリ
プレースエントリに対応するエントリが存在する場合に
は、そのエントリを一次キャッシュメモリ２３のリプレ
ースエントリとし、存在しない場合には、リプレース優
先順位に従ってリプレースエントリを決定する。
【００５５】その後、主メモリからデータが転送されて
くると、二次キャッシュメモリ２４のアクセス制御部４
５は、リードアクセス終了通知と受け取ったデータとを
一次キャッシュメモリ２３に転送する（図３参照）と共
に、リプレース優先順位に従って、そのデータを二次キ
ャッシュメモリ２４のデータ部３６に登録する。
【００５６】リードアクセス終了通知を受けた一次キャ
ッシュメモリ２３は、二次キャッシュメモリ２４から受
け取ったデータを演算処理部２２に転送すると共に、既
に決定しているリプレースエントリに、そのデータを登
録する。
【００５７】（３）ライト動作 まず、演算処理部２２は、ライトアクセス要求と、アク
セスアドレスとを一次キャッシュメモリ２３に対して出
力し、アクセス制御部３４は、ライトアクセス要求を受
け取り、アドレスラッチ２９は、アクセスアドレスをラ
ッチする。
【００５８】続いて、アドレス比較部３０は、アドレス
ラッチ２９にラッチされたアクセスアドレスと、アドレ
スタグ部２８に格納されているアドレスとを比較し、キ
ャッシュヒット、キャッシュミスの判定を行い、その結
果をアクセス制御部３４に通知する。
【００５９】キャッシュヒットした場合は、データ部２
５にデータが書き込まれ、続いて、アクセス制御部３４
は、ライトアクセス要求を二次キャッシュメモリ２４に
対して転送すると共に、アドレスラッチ２９はアクセス
アドレスを二次キャッシュメモリ２４に対して出力し
（図４のキャッシュヒットの部分参照）、ライトアクセ
ス要求はアクセス制御部４５に受け取られ、アクセスア
ドレスはアドレスラッチ４０にラッチされる。
【００６０】続いて、アドレス比較部４１は、アドレス
ラッチ４０にラッチされたアクセスアドレスと、アドレ
スタグ部３９に格納されているアドレスとを比較し、キ
ャッシュヒット、キャッシュミスの判定を行い、その結
果をアクセス制御部４５に通知する。
【００６１】キャッシュヒットした場合は、アクセス制
御部４５は、データ部３６にデータを書き込み、ライト
アクセスの終了を一次キャッシュメモリ２３のアクセス
制御部３４に通知し、アクセス制御部３４は、このライ
トアクセス終了通知を演算処理部２２に通知する。
【００６２】これに対して、二次キャッシュメモリ２４
でキャッシュミスが発生した場合には、アクセス制御部
４５は、システムバスを通して主メモリに対してライト
アクセス要求を出力し、アドレスラッチ４０は、主メモ
リに対してアクセスアドレスを出力する（図４のキャッ
シュミスの部分参照）。
【００６３】また、アクセス制御部４５は、一次キャッ
シュメモリ２３に対してキャッシュミスが発生したこと
を通知し、また、二次キャッシュメモリ２４のリプレー
スエントリのアドレスを一次キャッシュメモリ２３に対
して出力する（図４のキャッシュミスの部分参照）。
【００６４】ここに、一次キャッシュメモリ２３は、二
次キャッシュメモリ２４からのリプレースアドレスを受
け取り、一次キャッシュメモリ２３に登録されているか
否かの判定をアドレス比較部３０で行い、その結果をエ
ントリ書替制御部３５に通知する。
【００６５】すると、エントリ書替制御部３５は、一次
キャッシュメモリ２３に二次キャッシュメモリ２４のリ
プレースエントリに対応するエントリが存在する場合に
は、そのエントリを一次キャッシュメモリ２３のリプレ
ースエントリとし、存在しない場合には、リプレース優
先順位に従ってリプレースエントリを決定する。
【００６６】その後、主メモリからデータが転送されて
くると、二次キャッシュメモリ２４のアクセス制御部４
５は、ライトアクセス終了通知と、受け取ったデータと
を一次キャッシュメモリ２３に転送すると共に、リプレ
ース優先順位に従って、そのデータを二次キャッシュメ
モリ２４のデータ部３６に登録する。
【００６７】二次キャッシュメモリ２４からライトアク
セス終了通知を受けた一次キャッシュメモリ２３は、二
次キャッシュメモリ２４から受け取ったデータを演算処
理部２２に転送すると共に、既に決定しているリプレー
スエントリに、そのデータを登録する。
【００６８】（４）効果 以上のように、本実施例においては、演算処理部２２か
らのリードアクセス時又はライトアクセス時に、二次キ
ャッシュメモリ２４でキャッシュミスが発生した場合、
二次キャッシュメモリ２４は、データの転送前に、その
リプレースエントリのアドレスを一次キャッシュメモリ
２３に対して通知するようにしているので、一次キャッ
シュメモリ２３のリプレースを高速に行うことができ
る。
【００６９】また、一次キャッシュメモリ２３は、二次
キャッシュメモリ２４のリプレースエントリに対応する
エントリが存在する場合には、そのエントリをリプレー
スエントリとし、存在しない場合には、リプレース優先
順位に基づいたエントリをリプレースエントリとしてい
るので、空のエントリが発生することを避けることがで
きる。
【００７０】
【発明の効果】以上のように、本発明によれば、演算処
理部からのリードアクセス時又はライトアクセス時に、
二次キャッシュメモリでキャッシュミスが発生した場
合、二次キャッシュメモリは、データの転送前に、その
リプレースエントリのアドレスを一次キャッシュメモリ
に対して通知するようにしているので、一次キャッシュ
メモリのリプレースを高速に行うことができると共に、
一次キャッシュメモリは、対応するエントリが存在する
場合には、そのエントリをリプレースエントリとし、存
在しない場合には、リプレース優先順位に基づいたエン
トリをリプレースエントリとしているので、空のエント
リが発生することを避けることができ、性能の向上を図
ることができる。
【００７１】なお、一次キャッシュメモリの１エントリ
のデータ容量と、二次キャッシュメモリの１エントリの
データ容量とを同一にする場合にも、空のエントリが発
生することを防ぐことができる。
【００７２】また、二次キャッシュメモリは、主メモリ
が書き換えられた場合において、そのアドレスに対応す
るエントリが二次キャッシュメモリに存在する場合に
は、そのエントリを無効化すると共に、一次キャッシュ
メモリに対してエントリの無効化指示と二次キャッシュ
メモリで無効化されたエントリのアドレスを出力し、一
次キャッシュメモリは、そのエントリが一次キャッシュ
メモリに存在する場合には、そのエントリを無効化する
ようにすれば、二次キャッシュメモリのエントリの無効
化を行う場合においても、一次キャッシュメモリに存在
するデータは、同じく二次キャッシュメモリにも存在す
るようにでき、データ保証を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示すブロック図であ
る。
【図２】本発明の一実施例における動作の一例（演算処
理部からのリードアクセス時、二次キャッシュメモリに
キャッシュヒットした場合）を示す波形図である。
【図３】本発明の一実施例における動作の一例（演算処
理部からのリードアクセス時、、二次キャッシュメモリ
にキャッシュミスした場合）を示す波形図である。
【図４】本発明の一実施例における動作の一例（演算処
理部からのライトアクセス時、二次キャッシュメモリに
キャッシュヒットした場合及びキャッシュミスした場
合）を示す波形図である。
【図５】マルチプロセッサシステムの一例の要部を示す
ブロック図である。
【図６】従来の階層化キャッシュメモリが有する問題点
を説明するための図である。
【符号の説明】
２１ プロセッサ ２２ 演算処理部 ２３ 一次キャッシュメモリ ２４ 二次キャッシュメモリ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】主メモリが記憶するデータの一部を記憶さ
    せるためのキャッシュメモリを一次キャッシュメモリと
    該一次キャッシュメモリよりも容量の大きい二次キャッ
    シュメモリとに階層化してなる階層化キャッシュメモリ
    において、演算処理部からのリードアクセス時、前記二
    次キャッシュメモリでキャッシュミスが発生した場合、
    前記二次キャッシュメモリは、データの転送前に、その
    リプレースエントリのアドレスを前記一次キャッシュメ
    モリに対して通知し、前記一次キャッシュメモリは、対
    応するエントリが存在する場合には、そのエントリをリ
    プレースエントリとし、存在しない場合には、リプレー
    ス優先順位に基づいたエントリをリプレースエントリと
    し、その後、前記二次キャッシュメモリから転送される
    データをリプレースエントリに登録することを特徴とす
    る階層化キャッシュメモリ。
  2. 【請求項２】主メモリが記憶するデータの一部を記憶さ
    せるためのキャッシュメモリを一次キャッシュメモリと
    該一次キャッシュメモリよりも容量の大きい二次キャッ
    シュメモリとに階層化してなる階層化キャッシュメモリ
    において、演算処理部からのライトアクセス時、前記二
    次キャッシュメモリでキャッシュミスが発生した場合、
    前記二次キャッシュメモリは、データの転送前に、その
    リプレースエントリのアドレスを前記一次キャッシュメ
    モリに対して通知し、前記一次キャッシュメモリは、対
    応するエントリが存在する場合には、そのエントリをリ
    プレースエントリとし、存在しない場合には、リプレー
    ス優先順位に基づいたエントリをリプレースエントリと
    し、その後、前記二次キャッシュメモリから転送される
    データをリプレースエントリに登録することを特徴とす
    る階層化キャッシュメモリ。
  3. 【請求項３】前記一次キャッシュメモリの１エントリの
    データ容量と、前記二次キャッシュメモリの１エントリ
    のデータ容量とは、同一とされていることを特徴とする
    請求項１又は２記載の階層化キャッシュメモリ。
  4. 【請求項４】前記二次キャッシュメモリは、前記主メモ
    リが書き換えられた場合において、そのアドレスに対応
    するエントリが前記二次キャッシュメモリに存在する場
    合、そのエントリを無効化すると共に、前記一次キャッ
    シュメモリに対してエントリの無効化指示と前記二次キ
    ャッシュメモリで無効化されたエントリのアドレスを出
    力し、前記一次キャッシュメモリは、そのエントリが前
    記一次キャッシュメモリに存在する場合には、そのエン
    トリを無効化することを特徴とする請求項１、２又は３
    記載の階層化キャッシュメモリ。
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