JPS6045037A - Substrate structure of semiconductor device and manufacture thereof - Google Patents
Substrate structure of semiconductor device and manufacture thereofInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置、特に多数の素子を同一基板に組
込んだ集積回路半導体装置の基板構造およびその製造方
法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device, and particularly to a substrate structure of an integrated circuit semiconductor device in which a large number of elements are incorporated on the same substrate, and a manufacturing method thereof.
従来この種の半導体装置における素子間分離法としては
、素子の周辺を選択的に熱酸化する選択酸化法が実用化
されている。壕だ、素子のまわりに溝を形成し、これを
誘電体で充填する方法も各種考案されている。Conventionally, as a method for separating elements in this type of semiconductor device, a selective oxidation method in which the periphery of an element is selectively thermally oxidized has been put into practical use. Various methods have been devised to form trenches around the element and fill them with dielectric material.
このうち、選択酸化による方法は、例えばバイポーラプ
ロセスの場合、エピタキシャル層を完全に酸化膜で分離
する必要があυ、長時間熱酸化するため不純物の再分布
が素子性能を劣化させる。Among these methods, in the case of a bipolar process, for example, in the method of selective oxidation, it is necessary to completely separate the epitaxial layer with an oxide film, and since thermal oxidation is performed for a long time, redistribution of impurities deteriorates device performance.
また、選択酸化時にバーズビーク、バーズヘッドが形成
されて集積回路の高集積化を妨げる。Additionally, bird's beaks and bird's heads are formed during selective oxidation, which hinders high integration of integrated circuits.
一方、溝を形成して誘電体を充填する方法では、一般に
一定の幅の狭い分離質１或しか形成できず、配線のため
の厚いフィールド酸化領域が直接素子間分離用溝に接し
た構造はイ４１もれていなかった。On the other hand, in the method of forming a trench and filling it with dielectric material, it is generally possible to form only a certain narrow isolation layer1, and a structure in which a thick field oxide region for wiring is directly in contact with an isolation trench is not possible. A41 was not leaked.
仮に、従来提案されている分離溝に、隣接した厚いフィ
ールド酸化領域を形成するとしても、新たにホトリソグ
ラフィ工程を行なうことが必要となり、プロセスが複雑
に寿ってしまう欠点がある他、マスク合せの余裕度を考
慮に入れると、フィールド酸化領域形成時に、バーズビ
ーク、バーズヘッドの全くないフィールド酸化領域を溝
に直接液しては形成できないため溝とフィールド酸化領
域との間に断層が生じてしまい、表面の平坦な基板を実
現することができないという欠点がある。また、若干の
バーズビーク等が残ってしまう分、集積度向上にも難点
がある。さらに、従来の溝分離技術では溝のパターンを
通常の露光技術を用いて形成するため、露光技術の限界
以下の寸法の溝幅は実現できず、その点でも集積度の向
上に限界があった。また、従来の溝分離で溝幅を広くし
た場合には、溝が誘電体によって完全に埋められず、表
面が平坦にならない等の欠点もあった。Even if a thick field oxide region adjacent to the isolation trench were formed as proposed in the past, a new photolithography process would be required, which would complicate the process, as well as mask alignment problems. Taking into account the margin of field oxidation, when forming a field oxidation region, it is impossible to form a field oxidation region with no bird's beak or bird's head by directly pouring liquid into the groove, so a fault occurs between the trench and the field oxidation region. However, the disadvantage is that it is not possible to realize a substrate with a flat surface. Furthermore, since some bird's beaks and the like remain, it is difficult to improve the degree of integration. Furthermore, with conventional groove separation technology, the groove pattern is formed using ordinary exposure technology, making it impossible to achieve groove widths that are below the limits of exposure technology, which also limits the ability to improve the degree of integration. . Further, when the groove width is widened by conventional groove separation, there are also drawbacks such as the grooves not being completely filled with the dielectric material and the surface not being flat.
のみならず、従来の溝分離では溝に充填した誘電体部分
に放射線照射により生じた電荷が蓄積されて誤動作等の
原因となることもあった。In addition, in conventional groove isolation, charges generated by radiation irradiation may accumulate in the dielectric portion filled in the grooves, causing malfunctions and the like.
本発明はこのような事情に鑑みてなされたもので、その
目的は、耐環境性にすぐれ、高集積度の集積回路が得ら
れる全体として平坦な半導体装置の基板構造およびこの
ような基板構造が簡略化した製造工程で得られる半導体
装置の基板構造の製造方法を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a substrate structure for a semiconductor device that is flat as a whole and which has excellent environmental resistance and can provide a highly integrated circuit, and to provide a substrate structure for a semiconductor device that is flat as a whole, and which provides a substrate structure that is flat as a whole. It is an object of the present invention to provide a method for manufacturing a substrate structure of a semiconductor device that can be obtained through a simplified manufacturing process.
このような目的を達成するために、本発明による半導体
装置の基板構造は、シリコン基板玉に選択的に形成され
た素子領域とこれに隣接する厚いフィールド酸化領域と
の間に、フィールド酸化領域に直接接触するように形成
された素子間分離用の深い溝を設け、これを酸化シリコ
ン絶縁膜および窒化シリコン絶縁膜ならびに導電性を有
する充填材で埋めて表面を全体として平坦に形成したも
のである。In order to achieve this purpose, the substrate structure of the semiconductor device according to the present invention includes a field oxide region between an element region selectively formed on a silicon substrate ball and an adjacent thick field oxide region. A deep groove for isolation between elements is formed so that they are in direct contact with each other, and this is filled with a silicon oxide insulating film, a silicon nitride insulating film, and a conductive filler to form an overall flat surface. .
また、このような構造を得るために、本発明による半導
体装置の基板構造の製造方法停５、素子領域を覆うパタ
ーン領域に対して異方性エツチングを利用することによ
シ自己整合的に素子間分離用の深い溝を形成するととも
に、この溝の内壁に酸化シリコン絶縁膜および窒化シリ
コン絶縁膜を順に形成した後、残る凹部を導電性を有す
る充填材で埋めるとともに、当該溝に面した一方のシリ
コン基板表面を酸化してフィールド酸化膜を形成するに
先立って、当該フィールド酸化領域のシリコン基板表面
にエツチングを施して形成すべきフィールド酸化膜の約
％の厚さの部分まで除去しておくことによ、す、表面を
全体として平坦に形成するものである。以下、実施例を
用いて本発明の詳細な説明する。In addition, in order to obtain such a structure, in step 5 of the method for manufacturing a substrate structure of a semiconductor device according to the present invention, anisotropic etching is applied to a pattern area covering an element area to form an element in a self-aligned manner. After forming a deep trench for isolation, and sequentially forming a silicon oxide insulating film and a silicon nitride insulating film on the inner walls of this trench, the remaining recesses are filled with a conductive filler, and one side facing the trench is filled with a conductive filler. Before oxidizing the surface of the silicon substrate to form a field oxide film, the surface of the silicon substrate in the field oxidation region is etched to remove a portion approximately % thicker than the field oxide film to be formed. In particular, the surface is generally flat. Hereinafter, the present invention will be explained in detail using Examples.
第１図（、）〜（ｇ）は本発明による半導体装置の基板
構造の製造方法の一例を示す工程断面図である。FIGS. 1(a) to 1(g) are process cross-sectional views showing an example of a method for manufacturing a substrate structure of a semiconductor device according to the present invention.
図において、まずシリコン基板１１上に例えば厚さ５Ｑ
ｎｍの熱酸化シリコン（８１０２）膜１２を形成し、こ
のｓｉｏ、膜１２上にＣＶＤ法等により厚さ約１５０ｎ
ｍの窒化シリコン（Ｓｉ２Ｎ３）膜１３を形成し、さら
にこの５ｉ８Ｎ、膜１３上に立法等により厚さ約６００
１ｍの酸化シリコン（Ｓｉｎ２）膜１４を形成すのホト
レジスト１５を所定のパターンで形成し、これをマスク
として例えばＣＨＦ３ガスを用いた反応性イオンエツチ
ングによｐ ＳＩＯ，、膜１４．５ＩＲＮ４膜１３．５
ＩＯ２膜１２を順次除去してシリコン基板１１の表面を
露出させる。これにより、所望の素子間分離パターンが
形成できる（第１図（ａ））。In the figure, first, a layer is placed on the silicon substrate 11 to a thickness of, for example, 5Q.
A thermally oxidized silicon (8102) film 12 with a thickness of about 150 nm is formed on this sio film 12 by a CVD method or the like.
A silicon nitride (Si2N3) film 13 with a thickness of about 600 m is formed, and then a 5i8N film 13 with a thickness of about 600 m is formed on this 5i8N film 13 by rectification or the like.
A photoresist 15 is formed in a predetermined pattern to form a 1 m thick silicon oxide (Sin2) film 14, and using this as a mask, reactive ion etching is performed using, for example, CHF3 gas. 5
The IO2 film 12 is sequentially removed to expose the surface of the silicon substrate 11. As a result, a desired element isolation pattern can be formed (FIG. 1(a)).
次にこの状態でレジスト１５を除去し、全表面に例えば
減圧ＣＶＤ法によυ例えば厚さ５００ｎｍの窒化シリコ
ン（Ｓｉ３Ｎ４）膜１６を形成する（第１図（ｂ））。Next, in this state, the resist 15 is removed, and a silicon nitride (Si3N4) film 16 with a thickness of, for example, 500 nm is formed on the entire surface by, for example, low pressure CVD (FIG. 1(b)).
次いで５ＩＢＮ、膜１６を例えばＣＨＦ３ガスを用いた
反応性イオンエツチングによりシリコン基板１が露出す
るまで膜厚相当だけエツチングする。反応性イオンエツ
チングを用いるため、５１３Ｎ、膜１６の平坦部は除去
され、素子量分ｎＩＦパターンの段差部のみに窒化シリ
コン（ＳｉａＮ４）領域１Ｔが残される。この時、５ｉ
８Ｎ、領域１γのシリコン基板１１上に残る幅はＳｉ、
Ｎ４膜１６の膜厚とほぼ等しい大きさ、例えばこの場合
５００ｎｍ程度となる。実際には５ｉＢＮ４膜１６の膜
厚を変えて幅１００−５ＱＱｎｒｎの範囲のＳ １８Ｎ
４領域１７を形成する。この状態で露出したシリコン基
板１１を熱酸化して例えば厚さ３００ｎｍの酸化シリコ
ン（ｓｉｏ２）膜１８を形成する。Next, the 5IBN film 16 is etched by reactive ion etching using, for example, CHF3 gas until the silicon substrate 1 is exposed by an amount corresponding to the film thickness. Since reactive ion etching is used, the flat portion of the 513N film 16 is removed, leaving a silicon nitride (SiaN4) region 1T only at the stepped portion of the nIF pattern corresponding to the element amount. At this time, 5i
8N, the width remaining on the silicon substrate 11 in the region 1γ is Si,
The thickness is approximately equal to the thickness of the N4 film 16, for example, about 500 nm in this case. Actually, by changing the thickness of the 5iBN4 film 16, the width of S18N is in the range of 100-5QQnrn.
Four regions 17 are formed. In this state, the exposed silicon substrate 11 is thermally oxidized to form a silicon oxide (SIO2) film 18 having a thickness of, for example, 300 nm.
このＳ １０２膜１８は、後にシリコン基板１をエツチ
ングして溝を形成する際のマスク材層として働く （第
１図（Ｃ））。This S102 film 18 serves as a mask material layer when etching the silicon substrate 1 to form grooves later (FIG. 1(C)).
次に５ｔＢＮ、領域１Ｔをリン酸寿とによりウェットエ
ツチングして除去した後、例えばＳ ｉ Ｃｔ４ガスを
用いた反応性イオンエツチングによシリコン基板１１を
約３μｍエツチングして溝１１＆を形成する（第１図（
ｄ））。この溝１１８の深さは、その部分の素子間分離
に要求される素子間耐圧との関連で定められる。第２図
はその関係の一例を示す。なお、この特性を測定するに
あたって用いたシリコン基板は、（１１１）Ｐ−シリコ
ンサブストレートの表向にＮ＋イオンをドープし、その
上にＮ層をエピタキシャル成長させたものである。Next, after removing 5tBN and the region 1T by wet etching with phosphoric acid, the silicon substrate 11 is etched by about 3 μm by reactive ion etching using, for example, SiCt4 gas to form a groove 11&. Figure 1 (
d)). The depth of this groove 118 is determined in relation to the inter-element withstand voltage required for isolation between elements in that portion. FIG. 2 shows an example of that relationship. The silicon substrate used to measure this characteristic was a (111) P- silicon substrate doped with N+ ions on the surface, and an N layer epitaxially grown thereon.
溝１１＆の形成後、その底部付近に、例えばドーズ量ｌ
×１０１８ｃｒｎ−２、加速電圧３０ＫｅＶのボロンイ
オン注入でチャネルカット領域１９を形成し、８１０２
膜１Ｔをエツチングによシ除去した後、露出したシリコ
ン基板１１を、例えば５ＩＣｔＩガヌを用いた反応性イ
オンエツチングにより後に形成するフィールド酸化膜の
厚さの約イ相当分だけ除去する。After forming the groove 11&, for example, a dose amount l is applied near the bottom of the groove 11&.
×1018 crn-2, the channel cut region 19 is formed by boron ion implantation with an acceleration voltage of 30 KeV,
After removing the film 1T by etching, the exposed silicon substrate 11 is removed by reactive ion etching using, for example, 5 ICtI gas by an amount equivalent to about the thickness of the field oxide film to be formed later.
その後、露出しているシリコン基板１１および溝１１＆
の内面を熱酸化し、例えば厚さ５０ｎｍの酸化シリコン
（Ｓｉｎ２）膜２０および２１ならびに例えば減圧ＣＶ
Ｄ法によシ例えば厚さ１５０ｎｍの窒化シリコン（Ｓｉ
８Ｎ４）膜２２を全面に形成した後、さらにポリシリコ
ン、半絶縁性材料あるいは導車材料など導電性を有する
充填材２３を、Ｓｌ、、Ｎ、膜２２の内側に形成される
四部１１ｂを埋めるように全面に形成する（第１図（ｅ
））。After that, the exposed silicon substrate 11 and the groove 11 &
The inner surface of the silicon oxide (Sin2) film 20 and 21 with a thickness of 50 nm, for example, and the reduced pressure CVD film are thermally oxidized.
For example, 150 nm thick silicon nitride (Si
8N4) After forming the film 22 on the entire surface, fill the four parts 11b formed inside the film 22 with a conductive filler 23 such as polysilicon, semi-insulating material, or conductive material. (Fig. 1(e)
)).
ここで充填材２３を構成する半絶縁性月利としては、シ
リコンオキシナイトライドＣ８１，２，Ｏ，、Ｎ層り、
オキシゲンドープドボリシリコン、シリコンナイトライ
ド（ＳＩ！Ｎｙ）、導電材相としては、Ｍｏ、Ｗ、Ｐｔ
などの高融点金属が用いられる。ポリシリコンヲ含め、
この充填材は、導電性を有し、５１８Ｎ４膜２２に蓄積
される電荷を放電できるものであればよい。Here, the semi-insulating material constituting the filler 23 includes silicon oxynitride C81,2,O,,N layer,
Oxygen-doped polysilicon, silicon nitride (SI!Ny), conductive material phase: Mo, W, Pt
High melting point metals such as Including polysilicon,
This filler may be any material as long as it has conductivity and can discharge the charges accumulated in the 518N4 film 22.
したがって、これらの充填材は約１０１００・ｍ以下の
固有抵抗を有するものが用いられ、上述した半絶縁性材
料はこのような固有抵抗値を有するようにその生成過程
を公知の方法により調節する。Therefore, these fillers are used that have a specific resistance of about 10100 m or less, and the production process of the above-mentioned semi-insulating material is adjusted by a known method so that it has such a specific resistance value.
次に、充填材２３に異方性の反応性イオンエツチングを
施して平坦部を除去し、四部１１ｂを埋込んだ部分の充
填材２４のみを残す。この時、充填月２４の表面は一段
高い左側、素子形成領域のＳ Ｉ ＲＮ、膜２２のエツ
ジ部から一段低い右側、フィールド酸化領域３１８Ｎ４
．膜２２のエツジ部にかけて丸味をもった斜面を形成す
る。次いで、露出した５ｔ８Ｎ４膜２２を反応性イオン
エツチングにより除去し、さらに露出した８１０２膜２
０をシリコン基板１１が露出するまでエツチングすると
ともに５１０２膜１４を除去する（第１図（ｆ））。Next, the filler 23 is subjected to anisotropic reactive ion etching to remove the flat portion, leaving only the portion of the filler 24 in which the four portions 11b are embedded. At this time, the surface of the filling moon 24 is located on the left side, which is one level higher, the S I RN of the element formation region, and the right side, which is one level lower from the edge of the film 22, and the field oxidation area 318N4.
．． A rounded slope is formed toward the edge of the membrane 22. Next, the exposed 5t8N4 film 22 is removed by reactive ion etching, and the exposed 8102 film 2 is removed.
0 is etched until the silicon substrate 11 is exposed, and the 5102 film 14 is removed (FIG. 1(f)).
次いで露出したシリコン基板１１を例えば９００℃８気
圧、１００分間のパイロジェニック（ｐｙｒｏｇｅｎｉ
ｃ）酸化により選択酸化して配線領域となる厚さ約１μ
ｍのフィールド酸化膜２５を形成する。このようにして
形成されたフィールド酸化膜２５は、シリコン基板１１
を覆う５ｔＯ２膜１２の上表面とほぼ同じ高さまで形成
され、全体として基板表面はほぼ平坦になる。しかし、
このフィールド酸化膜２５を形成する場合、一段低いシ
リコン基板１１側の溝１１ａに接する部分に５ｌＢＮ、
膜２２が露出していること、および充填材２４の表面が
当該露出部に向けて下がる曲面を形成することから、フ
ィールド酸化膜２５は充填材２４の上部を完全には覆い
切れず、若干の凹部１１ｅが充填拐２４とフィールド酸
化膜２５との間に残ることも多い。このため、との凹部
１１ｅを埋めるべく、さらに充填月２４と同様の導電性
を有する材料から補充の充填材を全面に形成した後、こ
の充填旧を異方性の反応性イオンエツチングでフィール
ド酸化膜２５の表面が露出するまで除去し、四部１１ｅ
を埋込んだ部分の充填材２６のみを残す。最後に、素子
形成領域上に露出している５ｔ８Ｎ、膜１３を熱リン酸
でエツチングして除去することにより、溝分離部分が直
接厚いフィールド酸化膜２５に接し、かつこれら溝分離
部分とフィールド酸化膜２５および素子領域の上面が全
体としてほぼ平坦な基板構造が得られる（第１図（ｇ）
）。この後、素子領域の８１０２膜１２を除去し、さら
に所望の素子構造を形成する。Next, the exposed silicon substrate 11 is subjected to pyrogenic treatment for 100 minutes at 900° C. and 8 atm.
c) Approximately 1μ thick to become wiring area by selective oxidation
A field oxide film 25 of m is formed. The field oxide film 25 formed in this way is formed on the silicon substrate 11.
The substrate surface is formed to approximately the same height as the upper surface of the 5tO2 film 12 covering the substrate, and the substrate surface as a whole becomes approximately flat. but,
When forming this field oxide film 25, 5lBN is applied to the part in contact with the groove 11a on the side of the silicon substrate 11 that is one step lower.
Because the film 22 is exposed and the surface of the filler 24 forms a curved surface that slopes down toward the exposed portion, the field oxide film 25 cannot completely cover the upper part of the filler 24 and is slightly A recess 11e often remains between the filling hole 24 and the field oxide film 25. Therefore, in order to fill the recess 11e, a supplementary filler is formed on the entire surface from a material having the same conductivity as the filler 24, and then this filler is field oxidized by anisotropic reactive ion etching. Remove the film 25 until the surface is exposed, and remove the four parts 11e.
Only the filling material 26 in the part where it was embedded is left. Finally, by etching and removing the 5t8N film 13 exposed on the element formation region with hot phosphoric acid, the trench isolation portions are in direct contact with the thick field oxide film 25, and these trench isolation portions and the field oxide film 13 are removed. A substrate structure in which the upper surfaces of the film 25 and the element region are generally flat can be obtained (FIG. 1(g)).
). Thereafter, the 8102 film 12 in the element region is removed, and a desired element structure is further formed.
このような基板構造では、フィールド酸化膜２５と溝分
離領域とが直接接し、しかも上面が平坦になっているた
め、分離に要する幅が狭くて済み、高集積化に適してい
る他、配線が容易となる利点がある。さらにフィールド
酸化膜２５と溝分離領域とは、短い、すなわち基板表面
までは達していない５ｌＢＮ４膜２２によって半ば区切
られているため、厚いフィールド酸化膜２５に起因する
応力が適度に緩和され、素子領域における欠陥が生じ難
い。このため、ｈｆ、等の特性が劣化することが少々い
。In such a substrate structure, the field oxide film 25 and the trench isolation region are in direct contact with each other, and the top surface is flat, so the width required for isolation is narrow, making it suitable for high integration and making wiring easier. It has the advantage of being easy. Furthermore, since the field oxide film 25 and the trench isolation region are separated halfway by the short 5lBN4 film 22, which does not reach the substrate surface, the stress caused by the thick field oxide film 25 is moderately alleviated, and the element region Defects are less likely to occur. Therefore, characteristics such as hf are slightly deteriorated.
また、導電性を有する充填材２４（および２６）を用い
ているために、この部分で放射線照射等により生ずるチ
ャージを減することがで齢、耐環境性の強い素子を製造
できる。Further, since the conductive filler 24 (and 26) is used, by reducing charges generated by radiation irradiation or the like in this portion, an element with strong aging and environment resistance can be manufactured.
上述した実施例において、５ＩＯ１Ｉ膜１８を形成する
場合に、厚いＳ Ｉ ＢＮ、領域１７をマスクとして９
００℃のウェット酸化を行ない０．７５μｍ以上の５ｉ
ｎ２膜を形成する左、シリコン基板１１に結晶欠陥を生
ずる場合がある。これを回避するためには、第３図に示
すような方法を用いてもよい。すなわち、上述したと同
様にして第１図（ＩＩ）に示した構造を得た後、レジス
ト１５を除去し、全面に例えば減圧（至）法によシ厚さ
５０ｎｍ以下の窒化シリコン（ＳＩ３Ｎ４）膜２７を形
成した後、その上に例えば同しく減圧ＣＶＤ法によシ厚
さ約５００ｎｍのポリシリコン膜２８を形成する（第３
図（ａ））。このポリシリコン膜２８および５ｉＢＮ、
膜２７を厚い窒化シリコン領域１７０代９に用いれば、
窒化シリコン膜は薄い５ｉＢＮ４膜２７のみであるため
、シリコン基板１１内の結晶欠陥の発生を防ぐことがで
きる。In the embodiment described above, when forming the 5IO1I film 18, the thick S I BN region 17 is used as a mask to form the 5IO1I film 18.
5i of 0.75μm or more by wet oxidation at 00℃
Crystal defects may occur in the silicon substrate 11 on the left where the n2 film is formed. In order to avoid this, a method as shown in FIG. 3 may be used. That is, after obtaining the structure shown in FIG. 1 (II) in the same manner as described above, the resist 15 is removed, and silicon nitride (SI3N4) is deposited on the entire surface by, for example, a reduced pressure method to a thickness of 50 nm or less. After forming the film 27, a polysilicon film 28 with a thickness of about 500 nm is formed thereon, for example, by the same low pressure CVD method (the third
Figure (a)). This polysilicon film 28 and 5iBN,
If the film 27 is used in the thick silicon nitride region 170s 9,
Since the silicon nitride film is only the thin 5iBN4 film 27, generation of crystal defects within the silicon substrate 11 can be prevented.
この場合、ポリシリコン膜２８は、同様にステップカバ
レージのすぐれた膜であれば他の材料からなるものに換
えることができる。例えば、ＣｖＤ酸化シリコン膜、ス
パッタＡｔ膜その他の金属膜、Ａｔ酸化膜、ゲルマニウ
ム酸化膜、ホトレジストのような高分子材料膜々どを用
いることが可能である。In this case, the polysilicon film 28 can be replaced with another material that similarly has excellent step coverage. For example, a CvD silicon oxide film, a sputtered At film or other metal film, an At oxide film, a germanium oxide film, a polymer material film such as photoresist, etc. can be used.
そとで、ポリシリコン膜２８を反応性イオンエツチング
によシ膜厚相当分だけ除去してポリシリコン領域２９を
形成する（第３図（ｂ））。Thereafter, the polysilicon film 28 is removed by an amount corresponding to the film thickness by reactive ion etching to form a polysilicon region 29 (FIG. 3(b)).
次いで、このポリシリコン領域２９をマスクとして５ｉ
ｓＮ４膜２７をエツチングしてシリコン基板１１を露出
させる。その後ポリシリコン領域２９をエツチングによ
り除去し、残った段差部の５１８Ｎ。Next, using this polysilicon region 29 as a mask, 5i
The sN4 film 27 is etched to expose the silicon substrate 11. Thereafter, the polysilicon region 29 is removed by etching, and the remaining step portion 518N is etched.
膜３０をマスクとしてシリコン基板１１を熱酸化して酸
化シリコン（８１０２）膜３１を形成する（第３図（Ｃ
））。この場合、ポリシリコン領域２９を残したまま５
ＩＯ１１膜３１を形成し、その後ポリシリコン領域２９
を除去してもよい。また、５ｌＢＮ、膜３０は、選択酸
化マスクとなるものであればよく、例えばプラズマ酸化
、陽極酸化によυ５１０２膜３１を形成する場合なら５
ｉｓＮ、膜３０の代わりにアルミナ膜等を用いることが
できる。この後、５ｌＢＮ４膜３０を除去し、第１図（
ｄ）以下に示したと同様の工程を行なう。Using the film 30 as a mask, the silicon substrate 11 is thermally oxidized to form a silicon oxide (8102) film 31 (FIG. 3(C)
)). In this case, with the polysilicon region 29 remaining, 5
IO11 film 31 is formed, and then polysilicon region 29 is formed.
may be removed. Further, the 5lBN film 30 may be used as long as it serves as a selective oxidation mask. For example, if the υ5102 film 31 is formed by plasma oxidation or anodic oxidation,
isN, an alumina film, etc. can be used instead of the film 30. After this, the 5lBN4 film 30 is removed and the 5lBN4 film 30 is removed.
d) Perform steps similar to those listed below.
シリコン膜２８との間にさらに酸化シリコン（ＳｔＯ，
）膜を介在させた多層構造としてもよい。第４図にこれ
を示す。すなわち第４図は厚さ約３０ｎｍのＳｉ８Ｎ４
膜２Ｔと厚さ約５００ｎｍのポリシリコン膜２８との間
に例えば厚さ７０ｎｍの５ｉｏ２膜３２を付加した例で
ある。Furthermore, silicon oxide (StO,
) It is also possible to have a multilayer structure with a membrane interposed therebetween. This is shown in Figure 4. In other words, Fig. 4 shows Si8N4 with a thickness of about 30 nm.
This is an example in which, for example, a 5io2 film 32 with a thickness of 70 nm is added between the film 2T and the polysilicon film 28 with a thickness of about 500 nm.
また、第１図（、）に示した、フィールド酸化領域のシ
リコン基板１１をエツチングする工程は、溝１１＆を形
成する前、第１図（、）に示した構造を得た直後に行な
うとともできる。その例を第５図に示す。すなわち、第
１図（、）に示すようにシリコン基板１１の上に形成し
ｆｃＳ１０２膜１２．５ＩｓＮ、膜１３および５ＩＯ１
１膜１４を、ホトレジスト１５をマスクとしてＣＦ、ガ
スを用いて反応性イオンエツチングによυエツチングし
、さらに露出したシリコン基板１１にＳ ｉ ＣＬ４ガ
スを用いた反応性イオンエツチングを施してフィールド
酸化膜の膜厚の約％まで除去する（第５図（ＩＬ） ）
。Further, the step of etching the silicon substrate 11 in the field oxidation region shown in FIG. 1(,) is performed before forming the trenches 11& and immediately after obtaining the structure shown in FIG. 1(,). can. An example is shown in FIG. That is, as shown in FIG.
1 film 14 is etched by reactive ion etching using CF and gas using the photoresist 15 as a mask, and then the exposed silicon substrate 11 is subjected to reactive ion etching using Si CL4 gas to form a field oxide film. (Figure 5 (IL))
.
その後、ホトレジスト１５を除去した後、第４図に示し
た例と同様に、例えば減圧ＣＶＤ法により５ｉｓＮ＋膜
３３．５ｉｎｓ膜３４およびポリシリコン膜３５をそれ
ぞれ３Ｑｎｍ、１１００ｎ、５７０ｎｍの厚さに形成す
る（第５図（ｂ））。Thereafter, after removing the photoresist 15, similarly to the example shown in FIG. 4, a 5isN+ film 33.5ins film 34 and a polysilicon film 35 are formed with thicknesses of 3Qnm, 1100nm, and 570nm, respectively, by low pressure CVD, for example. (Figure 5(b)).
この状態でポリシリコン膜３５を５ｔｃｚ４を用いた反
応性イオンエツチングにより段差部のみを残して除去し
、次に残ったポリシリコン領域をマスクとして７ツ酸に
よシ露出したｓｔｏｇ膜３４全３４した後、ポリシリコ
ン領域を除去し、残ったＳｔＯ，膜３４をマスクとして
５ｌＢＮ、膜３３を熱リン酸により除去し、さらにＳｔ
Ｏ，膜３４をフッ酸によシ除去して段差部のみに８１８
Ｎ４膜３６を形成する。この５ｉｓＮ、膜３６の幅は、
５ｉｓＮ＋ ３３、ＳｔＯ，膜３４およびポリシリコン
膜３５の金側膜厚とはぽ等しく、ここでは約７００ｎｍ
となる。次いでこのＳ Ｉ ＢＮ、膜３６をマスクとし
て熱酸化を行なうと、例えば厚さ３００ｎｍの酸化シリ
コン（ＳＩＯｌｌ）膜３Ｔが形成される（第５図（Ｃ）
）。In this state, the polysilicon film 35 was removed by reactive ion etching using 5tcz4, leaving only the stepped portion, and then the entire exposed stog film 34 was removed using hepatic acid using the remaining polysilicon region as a mask. After that, the polysilicon region was removed, and the remaining StO and film 34 were used as a mask to remove 5lBN and the film 33 with hot phosphoric acid.
O, remove the film 34 with hydrofluoric acid and leave only the step part 818
A N4 film 36 is formed. This 5isN, the width of the membrane 36 is
5isN+ 33, the thickness of the gold side of the StO film 34 and the polysilicon film 35 is approximately equal, and is approximately 700 nm here.
becomes. Next, thermal oxidation is performed using this S I BN film 36 as a mask, and a silicon oxide (SIOll) film 3T having a thickness of 300 nm, for example, is formed (FIG. 5(C)).
).
Ｓｌ、Ｎ、膜３６をリン酸などによシフエツトエツチン
グして除去した後、反応性イオンエツチングによりシリ
コン基板１１を約３μｍエツチングして溝１１ａを形成
し、底部にボロンをイオン注入してチャネルカット領域
３８を形成する（第５図（ｄ））。After removing Sl, N, and the film 36 by shift etching with phosphoric acid or the like, the silicon substrate 11 is etched by about 3 μm by reactive ion etching to form a groove 11a, and boron ions are implanted into the bottom to form the channel. A cut area 38 is formed (FIG. 5(d)).
５ＩＯ２膜３Ｔをエツチングにより除去した後、例えば
厚さ約５ＱｎｍＯ熱酸化シリコン（ｓｉｏ２）膜３Ｓお
よび４０ならびに例えば厚さ１５０ｎｍの減圧（至）窒
化シリコン（ＳｉａＮ＋）膜４１を形成し、さらに例え
ば厚さ４００ｎｍのポリシリコンからなる充填材４２を
形成する（第５図（ｅ））。After removing the 5IO2 film 3T by etching, for example, a thermally oxidized silicon (SIO2) film 3S and 40 having a thickness of approximately 5Q nm and a reduced pressure silicon nitride (SiaN+) film 41 having a thickness of 150 nm, for example, are formed. A filling material 42 made of polysilicon with a thickness of 400 nm is formed (FIG. 5(e)).
次に反応性イオンエツチングにより充填材４２およびＳ
ｉ８Ｎ４膜４１の膜厚相当分を除去して充填材４３のみ
を残し、さらにＳｔＯ，膜３９をウェットエツチングに
よシ除去するとともに８１０２膜１４を除去する（第５
図（ｆ））。Next, the filler 42 and S are etched by reactive ion etching.
A portion equivalent to the thickness of the i8N4 film 41 is removed, leaving only the filler 43, and the StO film 39 is further removed by wet etching, and the 8102 film 14 is removed (fifth
Figure (f)).
次いで露出したシリ刑ン基板１１をパイロジェニック法
で選択酸化してフィールド酸化膜４４を形成し、残った
凹部を補充の充ｊｆｉ材４５で埋め、最後に５ｉＢＮ４
膜１３を熱リン酸で除去する（第５図０））。Next, the exposed silicon substrate 11 is selectively oxidized using a pyrogenic method to form a field oxide film 44, the remaining recesses are filled with supplementary filling material 45, and finally 5iBN4 is formed.
The film 13 is removed with hot phosphoric acid (FIG. 50)).
さらに微細なパターン形成が可能な場合には、以上説明
してへた約２μｍ以上の厚いフィールド酸化膜と深い溝
の形成以外に、第６図に示すような約１μｍ程度の浅い
溝による素子領域内の分離構造が可能である。次にこれ
について説明する。If it is possible to form an even finer pattern, in addition to forming a thick field oxide film of approximately 2 μm or more and a deep trench as described above, a shallow trench of approximately 1 μm as shown in FIG. A separate structure within is possible. This will be explained next.
はじめにシリコン基板４６上に熱酸化シリコン（ｓｉｏ
、）膜４７．窒化シリコン（Ｓ１８Ｎ＋ ）膜４８およ
びＧ■酸化シリコン（ＳｔＯ，）膜４Ｂをこの順に形成
し、さらにその上に載置した所定のパターンを有する図
示しないホトレジストをマスクとしてエツチングを行な
い、シリコン基板４６の表面を露出させる。これによシ
所望の素子間分離パターンが形成されるが、この場合、
素子形成領域の浅い溝を形成すべき部分に、ＳｔＯ，膜
４９．５１８Ｎ４膜４８および５ｉｎ２膜４Ｔを貫通す
る貫通孔５゜が同時に形成される。このとき、８１０
ｌｌ膜４７．５ｉＢＮ４膜４８およびＳｔＯ，膜４９の
厚さＨは、貫通孔５０の幅、すなわち形成すべき浅い溝
の幅Ｗよりも大きくすることが必要である。次いで、こ
の上に窒化シリコン（Ｓ１８Ｎ４）膜５１およびポリシ
リコン膜５２を全面に被着す丸（第６図（ａ））。First, thermally oxidized silicon (SIO) is deposited on the silicon substrate 46.
,) membrane 47. A silicon nitride (S18N+) film 48 and a G silicon oxide (StO,) film 4B are formed in this order, and then etching is performed using a photoresist (not shown) having a predetermined pattern placed thereon as a mask to form a silicon substrate 46. expose the surface. This forms a desired isolation pattern between elements, but in this case,
A through hole 5° passing through the StO film 49, 518N4 film 48 and 5in2 film 4T is simultaneously formed in a portion of the element forming region where a shallow groove is to be formed. At this time, 810
The thickness H of the 11 film 47.5iBN4 film 48 and the StO film 49 needs to be larger than the width of the through hole 50, that is, the width W of the shallow groove to be formed. Next, a silicon nitride (S18N4) film 51 and a polysilicon film 52 are deposited on the entire surface of the circle (FIG. 6(a)).
次いで、ポリシリコン膜５２に反応性イオンエツチング
を施し、段差部のポリシリコン領域５３および貫通孔５
０内の埋込みポリシリコン領域５４のみ残す（第５図Φ
））。Next, reactive ion etching is performed on the polysilicon film 52 to remove the polysilicon region 53 at the stepped portion and the through hole 5.
Only the buried polysilicon region 54 within 0 is left (Fig. 5 Φ
)).
次にポリシリコン領域５３．５４をマスクとしてＳｉ８
Ｎ４膜５１をエツチング除去してシリコン基板４６の表
面を露出させる（第６図（Ｃ））。Next, using the polysilicon regions 53 and 54 as masks, Si8
The N4 film 51 is removed by etching to expose the surface of the silicon substrate 46 (FIG. 6(C)).
次いでクエットエッチングによりポリシリコン膜５２の
厚さ相当分をエツチングしてポリシリコン領域５３を除
去し、貫通孔５ｏ内のポリシリコン領域５５を残す（第
６図（ｄ））。Next, a portion corresponding to the thickness of the polysilicon film 52 is etched by Couette etching to remove the polysilicon region 53, leaving the polysilicon region 55 within the through hole 5o (FIG. 6(d)).
次に露出しているシリコン基板４６を酸化し、同時に貫
通孔５０内のポリシリコンを酸化して熱酸化シリコン（
ｓｉｏ２）膜５６とポリシリコン酸化膜５７を形成する
。その後、反応性イオンエツチングによυ素子間分離用
の深い溝４６ａを形成する（第６図（＠））。Next, the exposed silicon substrate 46 is oxidized, and at the same time, the polysilicon in the through hole 50 is oxidized to thermally oxidize silicon (
sio2) film 56 and polysilicon oxide film 57 are formed. Thereafter, deep grooves 46a for isolation between υ elements are formed by reactive ion etching (FIG. 6(@)).
次いで、浅い溝を形成する表面の５ＩＢＮ、膜５１とポ
リシリコン酸化膜５７および５ｌｏ２膜４９をエツチン
グにより除去する。Ｓ’０ｇ１ｌ莞４９は他の膜よシ厚
く形成されているためその一部が除去されずに残る。そ
の後、浅い溝５８とフィールド酸化領域のシリコン基板
４６のエツチングを同時に行なった後、イオン注入によ
シチャネルカット領域５９を形成する（第６図（ｆ））
。Next, the 5IBN film 51, the polysilicon oxide film 57, and the 5LO2 film 49 on the surface where the shallow groove is to be formed are removed by etching. Since S'0g1l ring 49 is formed thicker than other films, a part of it remains without being removed. Thereafter, after etching the shallow trench 58 and the silicon substrate 46 in the field oxidation region at the same time, a channel cut region 59 is formed by ion implantation (FIG. 6(f)).
.
以下、第１図（、）〜（ｇ）に示したと同様の工程によ
り酸化シリコン（ＳｔＯ，）膜６０、窒化シリコン（Ｓ
ｉｌｌＮ４）膜６１およびポリシリコンからなる充填材
６２を配置し、厚いフィールド酸化膜６３を形成した後
、凹部を補充の充填材６４で充填し、最後に素子領域上
のＳｉ８Ｎ４膜４８を除去することによって、第１図（
ｇ）に示したと同様の構造が形成できる（第６口伝））
。Hereinafter, a silicon oxide (StO,) film 60, a silicon nitride (S
illN4) After arranging a film 61 and a filler 62 made of polysilicon and forming a thick field oxide film 63, filling the recess with a supplementary filler 64, and finally removing the Si8N4 film 48 on the element region. According to Fig. 1 (
A structure similar to that shown in g) can be formed (6th oral tradition))
.
第７図は、このようにして完成した分離領域を有する基
板にバイポーラトランジスタを形成した構造を示すもの
で、図においてシリコン基板６５は１０〜２０Ω・−の
固有抵抗を有するｐ−シリコンサブストレート６６の表
面全面に表面濃度が１×１０１９Ｃｒｎ−８となるよう
にヒ素拡散を行寿い、コレクタ埋込み層となるｎ＋層６
７を形成し、その上に約１μｍの厚さのｎ形シリコン層
６８をエピタキシャル成長させたものである。各素子間
は後に溝分離領域によって分断され為ため、コレクタと
なるｎ＋埋込み層は予め分離したパターンを有するマス
クを用いて独立に形成する必要はなく、このように全面
に形成しておけばよい。また、６９はｐ＋チャネルカッ
ト領域、７０は厚さ約１μｍのフィールド酸化膜、Ｔ１
は素子分離用の深い溝および浅い溝の内壁に形成された
酸化シリコン（８１０１１）膜、７２はこのＳｉＯ２膜
Ｔ１膜上１形成された窒化シリコン（ＳＩＲＮ４）膜、
７３は充填材、７４は補充充填材、７５はｎ＋拡散層、
７６はｐ＋拡散層、７７−７９はそれぞれベース、エミ
ッタ、コレクタの各′甑極である。FIG. 7 shows a structure in which a bipolar transistor is formed on a substrate having an isolation region completed in this way. Arsenic is diffused over the entire surface so that the surface concentration is 1×1019Crn-8, and the n+ layer 6 becomes the collector buried layer.
7 is formed, and an n-type silicon layer 68 having a thickness of about 1 μm is epitaxially grown thereon. Since each element will be separated later by a groove isolation region, the n+ buried layer that will become the collector does not need to be formed independently using a mask with a pre-separated pattern, and can be formed over the entire surface in this way. . Further, 69 is a p+ channel cut region, 70 is a field oxide film with a thickness of about 1 μm, and T1
72 is a silicon oxide (81011) film formed on the inner walls of the deep trench and shallow trench for element isolation, 72 is a silicon nitride (SIRN4) film formed on this SiO2 film T1 film,
73 is a filler, 74 is a supplementary filler, 75 is an n+ diffusion layer,
76 is a p+ diffusion layer, and 77-79 are base, emitter, and collector electrodes, respectively.
また、本構造は５ＯＩ（絶縁物上に形成したシリコン）
基板にも適用可能である。その場合の構造を第８図に示
す。図において８０が絶縁基板である。絶縁基板の代り
に、シリコン基板内に形成した埋込み絶縁層を用いても
よい。In addition, this structure is 5OI (silicon formed on an insulator)
It is also applicable to substrates. The structure in that case is shown in FIG. In the figure, 80 is an insulating substrate. Instead of an insulating substrate, a buried insulating layer formed within a silicon substrate may be used.
第７図および第８図は素子領域にパイボーラト２ンジス
タを形成した場合を示したが、その他、ＭＯＳ ）ラン
リスタ、ＣＭＯＳトランジスタ等の素子を形成してもよ
いことはもちろんである。Although FIGS. 7 and 8 show the case where a pieborate double transistor is formed in the element region, it is of course possible to form other elements such as a MOS (MOS) run lister or a CMOS transistor.
上述したよう々基板構造において、素子間逆方向耐圧は
約１８Ｖでアシ、例えば素子領域にバイポーラＬＳＩを
作製した場合にその動作電圧５ｖに対し約３倍以上の値
であることから、充分な耐圧を実現できることが確認さ
れた。なお、この耐圧は第２図に示したように溝の深さ
を深くすることによりさらに大きくすることができる。In the substrate structure as described above, the inter-element reverse breakdown voltage is approximately 18V, and for example, when a bipolar LSI is fabricated in the element region, this is approximately three times or more of the operating voltage of 5V, so there is sufficient breakdown voltage. It was confirmed that this can be achieved. Note that this breakdown voltage can be further increased by increasing the depth of the groove as shown in FIG.
また、素子領域中の結晶欠陥をジルトルエツチングで調
べたところ、素子領域中には素子特性の劣化を起こす結
晶欠陥は発生していないことが確認された。Furthermore, when crystal defects in the element region were examined by dilt etching, it was confirmed that no crystal defects that would cause deterioration of element characteristics were generated in the element region.
以上説明したように、本発明によれば、誘電体と導電性
を有する充填材とを充填した素子間分離用の深い溝と厚
いフィールド酸化膜とが自己整合的に形成できるために
、厚い酸化シリコン膜端部のバーズビーク、バーズヘッ
ドがほとんど生ぜず、深い溝に直接厚いフィールド酸化
膜が接した、しかも平坦々形状ができ、高集積化にすぐ
ｌするとともに、溝内に電荷が蓄積されず耐環境性にす
ぐれた素子間分離構造を容易に得ることができる。As described above, according to the present invention, a deep trench for element isolation filled with a dielectric material and a conductive filler and a thick field oxide film can be formed in a self-aligned manner. There are almost no bird's beaks or bird's heads at the edge of the silicon film, and the thick field oxide film is in direct contact with the deep trench, resulting in a flat shape that is easily suited for high integration and prevents charge from accumulating in the trench. An element isolation structure with excellent environmental resistance can be easily obtained.
また、深い溝の幅が露光技術の限界に制限されず、異方
性エツチングを施す被膜の膜厚で制御できるので微細化
に適している他、誘電体と導電性を有する充填材とを充
填した深い溝および素子領域内の浅い溝ならびに厚いフ
ィールド酸化膜が自己整合的に形成できるため、従来問
題となっていたフィールドとの不整合による寄生容量、
寄生ＭＯ８および表面段差（バーズヘッド）を除去した
構造を得ることができる。このため、ＬＳＩの高速化、
高集積化、高歩留シ化が実現できる。In addition, the width of the deep groove is not limited by the limits of exposure technology and can be controlled by the thickness of the film subjected to anisotropic etching, making it suitable for miniaturization. Deep trenches, shallow trenches in the device region, and thick field oxide films can be formed in a self-aligned manner, eliminating parasitic capacitance due to mismatching with the field, which was a problem in the past.
A structure in which parasitic MO8 and surface steps (bird's head) are removed can be obtained. For this reason, increasing the speed of LSI,
High integration and high yield can be achieved.
さらに、本発明によれば、素子領域の周辺に微細な幅の
溝と厚いフィールド酸化膜および浅い溝が１枚のパター
ンで形成さｉｔｌかつ表面が平坦でパターン変換差の生
じない微細分離構造が形成できる。また埋込み層パター
ンが不要となるためバイポーラ、０ＭＯ８およびＢｉ−
ＭＯＳ等の素子の高速化および低消費電力化がはかれる
。Further, according to the present invention, a fine isolation structure in which a fine width groove, a thick field oxide film, and a shallow groove are formed in a single pattern around the element region, and the surface is flat and no pattern conversion difference occurs. Can be formed. In addition, since a buried layer pattern is not required, bipolar, 0MO8 and Bi-
The speed and power consumption of elements such as MOS can be increased and power consumption reduced.
第１図（、）〜（ｇ）は本発明の一実施例を示す工程断
面図、第２図は素子間分離用の溝の深さと素子間耐圧と
の関係を示す図、第３図（、）〜（ｃ）は本発明の他の
実施例を示す工程断面図、第４図は本発明のさらに他の
実施例を示す断面図、第５図（１１）〜伝）は本発明の
他の実施例を示す工程断面図、第６図（、）〜（ｇ）は
本発明のさらに他の実施例を示す工程断面図、第７図お
よび第８図はそれぞれ本発明の一実施例の基板構造を用
いて形成した半導体装置の一例を示す断面図である。
１１．４６．６５・・・・シリコン基板、ｉｌａ、４ｅ
ａ・・・・深い溝、１１ｂ、１１ｅ ・・−−凹部、１
２，１４゜１８．２０，２１．３１，３９，４０，４７
．４９，５６，５７゜６０．７１ ・・・・酸化シリコ
ン膜、１３，２２，２７゜３７．４１．４Ｂ、５１，６
１．７２ ・・・・窒化シリコン膜、１７．３０．３６
，５３．５４・・・・窒化シリコン領域、２３．２４，
４２．４３．６２．７３ ・・・・充填材（第１の充填
材）、２５，４４，６３．７０・・・・フィールド酸化
膜、２６，４５．６４．７４・・・・充填材（第２の充
填材）、５０・・・・貫通孔、５８・・・・浅い溝、６
７・・・・ｎ＋層（シリコン基板）、６８・・・・ｎ形
シリコン層（シリコン基板）。
特許出願人 日本電信電話公社
代理人 山川政樹
第７図
第８図Figures 1 (,) to (g) are process sectional views showing one embodiment of the present invention, Figure 2 is a diagram showing the relationship between the depth of the groove for isolation between elements and the breakdown voltage between elements, and Figure 3 ( , ) to (c) are process cross-sectional views showing other embodiments of the present invention, FIG. 4 is a cross-sectional view showing still other embodiments of the present invention, and FIG. 6(,) to (g) are process sectional views showing still other embodiments of the present invention, and FIGS. 7 and 8 are each an embodiment of the present invention. 1 is a cross-sectional view showing an example of a semiconductor device formed using the substrate structure of FIG. 11.46.65...Silicon substrate, ila, 4e
a...deep groove, 11b, 11e...-concavity, 1
2,14°18.20,21.31,39,40,47
．． 49,56,57°60.71...Silicon oxide film, 13,22,27°37.41.4B,51,6
1.72...Silicon nitride film, 17.30.36
, 53.54... silicon nitride region, 23.24,
42.43.62.73...Filler (first filler), 25,44,63.70...Field oxide film, 26,45.64.74...Filler ( second filler), 50...through hole, 58...shallow groove, 6
7...n+ layer (silicon substrate), 68...n type silicon layer (silicon substrate). Patent Applicant: Nippon Telegraph and Telephone Public Corporation Agent Masaki Yamakawa Figure 7 Figure 8
Claims (6)
、この素子領域に隣接して形成された厚いフィールド酸
化領域と、これら素子領域とフィールド酸化領域との間
に形成されたフィールド酸化領域に直接接する素子間分
離領域とを備え、素子間分離領域は、シリコン基板に形
成された比較的幅が狭くかつ深い溝と、この溝の内壁に
沿って形成された酸化シリコン絶縁膜と、この酸化シリ
コン絶縁膜上に配置された窒化シリコン絶縁膜と、この
窒化シリコン絶縁膜の内側および当該窒化シリコン絶縁
膜とフィールド酸化膜との間に形成される凹部を埋める
導電性を有する充填材とによって構成され、これらシリ
コン基板上の素子領域、フィールド酸化領域および素子
間分離領域の表面はほぼ平坦に形成されていることを特
徴とする半導体装置の基板構造。(1) A device region selectively formed on a silicon substrate, a thick field oxide region formed adjacent to this device region, and a field oxide region formed between these device regions and the field oxide region The device isolation region includes a relatively narrow and deep trench formed in the silicon substrate, a silicon oxide insulating film formed along the inner wall of the trench, and a silicon oxide insulating film formed along the inner wall of the trench. A silicon nitride insulating film disposed on a silicon oxide insulating film, and a conductive filler that fills the recess formed inside the silicon nitride insulating film and between the silicon nitride insulating film and the field oxide film. 1. A substrate structure for a semiconductor device, wherein surfaces of an element region, a field oxidation region, and an element isolation region on a silicon substrate are formed substantially flat.
、この素子領域に隣接して形成されたフィールド酸化領
域と、これら素子領域とフィールド酸化領域との間に形
成されたフィールド酸化領域に直接接する素子間分離領
域とを備え、素子間分離領域は、シリコン基板に形成さ
れた比較的幅が狭くかつ深い溝と、この溝の内壁に沿っ
て形成された酸化シリコン絶縁膜と、この酸化シリコン
絶縁膜上に配置された窒化シリコン絶縁膜と、この窒化
シリコン絶縁膜の内側および当該窒化シリコン絶縁膜と
フィールド酸化膜との間に形成される凹部を埋める導電
性を有する充填劇とによって構成され、かつ素子領域に
は、内壁に沿って形成された酸化シリコン絶縁膜とこの
酸化シリコン絶縁膜上に配置された窒化シリコン絶縁膜
とによって充填された浅い溝を有し、これらシリコン基
板上の素子領域、フィールド酸化領域および素子間分離
領域の表面はほぼ平坦に形成されていることを特徴とす
る半導体装置の基板構造。(2) A device region selectively formed on a silicon substrate, a field oxide region formed adjacent to this device region, and a field oxide region formed between these device regions and the field oxide region. The device isolation region includes a relatively narrow and deep trench formed in the silicon substrate, a silicon oxide insulating film formed along the inner wall of the trench, and a silicon oxide insulating film formed along the inner wall of the trench. Consisting of a silicon nitride insulating film disposed on a silicon insulating film, and a conductive filler that fills the recess formed inside the silicon nitride insulating film and between the silicon nitride insulating film and the field oxide film. The device region has a shallow groove filled with a silicon oxide insulating film formed along the inner wall and a silicon nitride insulating film disposed on the silicon oxide insulating film, 1. A substrate structure for a semiconductor device, wherein surfaces of an element region, a field oxidation region, and an element isolation region are formed substantially flat.
エツチング特性を有する各層からなる多層構造のパター
ン領域を形成する工程と、異方性エツチングを用いて、
上記パターン領域に隣接して自己整合的に所定の幅の薄
膜領域を、シリコン基板の表面に形成する工程と、この
薄膜領域および上記パターン領域以外に露出させたシリ
コン基板表面に当該シリコン基板とはエツチング特性の
異なるエツチングマスク材層を形成する工程と、上記薄
膜領域を除去して露出させたシリコン基板にエツチング
を施して深くかつ幅の狭い素子間分離用の溝を形成する
工程と、この深い溝に面した一方のシリコン基板の表面
にエツチングを施して形成すべきフィールド酸化膜の約
局の厚さの部分まで除去する工程と、上記深い溝の内壁
に沿って酸化シリコン絶縁膜および窒化シリコン絶縁膜
を順に配置した後、形成される凹部を導電性を有する充
填材で埋める工程と、上記形成すべきフィールド酸化膜
の約Ｈの厚さの部分まで除去したシリコン基板の表面を
酸化してフィールド酸化膜を形成する工程とを含み、素
子領域に対して素子分離領域およびフィールド酸化領域
をほぼ平坦に形成することを特徴とする半導体装置の基
板構造の製造方法。(3) A step of forming a multilayer structure pattern region consisting of each layer having a specific etching characteristic on the silicon substrate in the element formation region, and using anisotropic etching.
a step of forming a thin film region of a predetermined width on the surface of the silicon substrate in a self-aligned manner adjacent to the pattern region; A step of forming an etching mask material layer with different etching characteristics, a step of etching the silicon substrate exposed by removing the thin film region to form a deep and narrow groove for isolation between elements, A step of etching the surface of one silicon substrate facing the trench to remove the field oxide film to approximately the same thickness as the field oxide film to be formed, and etching a silicon oxide insulating film and a silicon nitride film along the inner wall of the deep trench. After sequentially arranging the insulating films, there is a step of filling the formed recesses with a conductive filler, and oxidizing the surface of the silicon substrate which has been removed to a thickness of approximately H of the field oxide film to be formed. 1. A method of manufacturing a substrate structure of a semiconductor device, comprising the step of forming a field oxide film, and forming an element isolation region and a field oxide region substantially flat with respect to an element region.
エツチング特性を有する各層からなる多層構造のパター
ン領域を形成する工程と、このパターン領域をマスクと
してシリコン基板の表面にエツチングを施して形成すべ
きフィールド酸化膜の約％の厚さの部分まで除去する工
程と、異方性エツチングを用いて、上記パターン領域に
隣接して自己整合的に所定の幅の薄膜領域を、上記エツ
チングを施したシリコン基板の表面に形成する工程と、
この薄膜領域および上記パターン領域以外に露出させた
シリコン基板表面に当該シリコン基板とはエツチング特
性の異なるエツチングマスク材層を形成する工程と、上
記薄膜領域を除去して露出させたシリコン基板にエツチ
ングを施して深くかつ幅の狭い素子間分離用の溝を形成
する工程と、この深い溝の内壁に沿って酸化シリコン絶
縁膜および窒化シリコン絶縁膜を順に配置した後、形成
される凹部を導電性を有する充填材で埋める工程と、上
記形成すべきフィールド酸化膜の約％の厚さの部分まで
除去したシリコン基板の表面を酸化してフィールド酸化
膜を形成する工程とを含み、素子領域に対して素子分離
領域およびフィールド酸化領域をほぼ平坦に形成するこ
とを特徴とする半導体装置の基板構造の製造方法。(4) A step of forming a multilayered pattern region consisting of layers each having different etching characteristics on the silicon substrate in the element formation region, and a field to be formed by etching the surface of the silicon substrate using this pattern region as a mask. A thin film region of a predetermined width is formed in a self-aligned manner adjacent to the pattern region by removing the oxide film to a thickness of about 10% of the oxide film and using anisotropic etching. a step of forming on the surface of the
A step of forming an etching mask material layer having etching characteristics different from that of the silicon substrate on the surface of the silicon substrate exposed other than the thin film region and the pattern region, and etching the silicon substrate exposed by removing the thin film region. After the step of forming a deep and narrow groove for isolation between devices by applying a silicon oxide insulating film and a silicon nitride insulating film in order along the inner wall of this deep trench, the formed recess is made conductive. and a step of forming a field oxide film by oxidizing the surface of the silicon substrate which has been removed to a thickness of approximately % of the field oxide film to be formed. 1. A method of manufacturing a substrate structure of a semiconductor device, characterized in that an element isolation region and a field oxidation region are formed substantially flat.
エツチング特性を有する各層からなる多層構造のパター
ン領域を形成する工程と、異方性エツチングを用いて、
上記パターン領域に隣接して自己整合的に所定の幅の薄
膜領域を、シリコン基板の表面に形成する工程と、この
簿膜領域および上記パターン領域以外に露出させたシリ
コン基板表面に当該シリコン基板とはエツチング特性の
異なるエツチングマスク材層を形成する工程と、上記薄
膜領域を除去して露出させたシリコン基板にエツチング
を施して深くかつ幅の狭い素子間分離用の溝を形成する
工程と、この深い溝に面した一方のシリコン基板の表面
にエツチングを施して形成すべきフィールド酸化膜の約
％の厚さの部分まで除去する工程と、上記深い溝の内壁
に沿って酸化シリコン絶縁膜および窒化シリコン絶縁膜
を順に配置した後、窒化シリコン基板の内側に形成され
る凹部を導電性を有する第１の充填材で埋める工程と、
上記形成すべきフィールド酸化膜の約％の厚さの部分ま
で除去したシリコン基板の表面を酸化してフィールド酸
化膜を形成する工程と、このフィールド酸化膜と上記深
い溝に配置した窒化シリコン絶縁膜および第１の充填材
との間に形成される凹部を導電性を有する第２の充填材
で埋める工程とを含み、素子領域に対して素子分離領域
およびフィールド酸化領域とほぼ平坦に形成することを
特徴とする半導体装置の基板構造の製造方法。(5) A step of forming a pattern region of a multilayer structure consisting of layers each having different etching characteristics on the silicon substrate in the element formation region, and using anisotropic etching.
a step of forming a thin film region of a predetermined width on the surface of the silicon substrate in a self-aligned manner adjacent to the pattern region; The process includes a step of forming an etching mask material layer with different etching characteristics, a step of etching the silicon substrate exposed by removing the thin film region to form a deep and narrow groove for isolation between elements, and A step of etching the surface of one silicon substrate facing the deep trench to remove a portion approximately % thicker than the field oxide film to be formed, and etching a silicon oxide insulating film and a nitride film along the inner wall of the deep trench. After sequentially arranging the silicon insulating films, filling the recess formed inside the silicon nitride substrate with a first conductive filler;
A step of forming a field oxide film by oxidizing the surface of the silicon substrate, which has been removed to a thickness of approximately % of the field oxide film to be formed, and a silicon nitride insulating film placed in the field oxide film and the deep groove. and a step of filling a concave portion formed between the first filling material and the first filling material with a second conductive filling material, and forming the device isolation region and the field oxidation region substantially flat with respect to the device region. A method for manufacturing a substrate structure of a semiconductor device, characterized by:
を備えたそれぞれ異なるエツチング特性を有する各層か
らなる多層構造のパターン領域を形成する工程と、異方
性エツチングを用いて、上記パターン領域に隣接して自
己整合的に所定の幅の薄膜領域を、シリコン基板の表面
に形成する工程と、この薄膜領域および上記パターン領
域以外に露出させたシリコン基板表面に当該シリコン基
板とはエツチング特性の異なるエツチングマスク材層を
形成する工程と、上記薄膜領域を除去して露出させたシ
リコン基板にエツチングを施して深くかつ幅の狭い素子
間分離用の溝を形成する工程と、上記貫通孔部分および
上記深い溝に面した一方のシリコン基板の表面にエツチ
ングを施して形成すべきフィールド酸化膜の約％の厚さ
の部分まで除去する工程と、上記深い溝の内壁に沿って
酸化シリコン絶縁膜および窒化シリコン絶縁膜を順に配
置した後、形成される凹部を導電性を有する充填材で埋
める工程と、上記形成すべきフィールド酸化膜の約％の
厚さの部分まで除去したシリコン基板の表面を酸化して
フィールド酸化膜を形成する工程とを含み、浅い溝を備
えた素子領域に対して素子分離領域およびフィールド酸
化領域をほぼ平坦に形成することを特徴とする半導体装
置の基板構造の製造方法３゜(6) Forming a multilayer structure pattern region consisting of layers each having different etching characteristics, each having a through hole in a part, on the silicon substrate in the element formation region, and etching the above pattern using anisotropic etching. A step of forming a thin film region of a predetermined width on the surface of the silicon substrate in a self-aligned manner adjacent to the region, and etching characteristics of the silicon substrate exposed on the surface of the silicon substrate exposed other than the thin film region and the pattern region. a step of forming etching mask material layers with different widths; a step of etching the exposed silicon substrate by removing the thin film region to form a deep and narrow groove for isolation between elements; and a step of forming a deep and narrow groove for isolation between elements; and a step of etching the surface of one silicon substrate facing the deep groove to remove a portion approximately % thicker than the field oxide film to be formed, and forming a silicon oxide insulating film along the inner wall of the deep groove. After sequentially arranging the silicon nitride insulating film and silicon nitride insulating film, there is a step of filling the formed recess with a conductive filler, and a step of removing the surface of the silicon substrate to a thickness of approximately % of the field oxide film to be formed. a step of oxidizing to form a field oxide film, and forming an element isolation region and a field oxide region substantially flat with respect to an element region having a shallow trench. 3゜
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152482A JPS6045037A (en) | 1983-08-23 | 1983-08-23 | Substrate structure of semiconductor device and manufacture thereof |
| DE8383304898T DE3380104D1 (en) | 1982-08-24 | 1983-08-24 | Substrate structure of semiconductor device and method of manufacturing the same |
| EP83304898A EP0104765B1 (en) | 1982-08-24 | 1983-08-24 | Substrate structure of semiconductor device and method of manufacturing the same |
| KR1019830003959A KR880000975B1 (en) | 1982-08-24 | 1983-08-24 | Semiconductor substrate and its making process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152482A JPS6045037A (en) | 1983-08-23 | 1983-08-23 | Substrate structure of semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045037A true JPS6045037A (en) | 1985-03-11 |
Family
ID=15541458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152482A Pending JPS6045037A (en) | 1982-08-24 | 1983-08-23 | Substrate structure of semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045037A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254936A (en) * | 1985-08-28 | 1987-03-10 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Separation structure of mos device and manufacture thereof |
| JPS62144330A (en) * | 1985-12-19 | 1987-06-27 | Nec Corp | Reactive sputtering etching method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5791535A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-08-23 JP JP58152482A patent/JPS6045037A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5791535A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254936A (en) * | 1985-08-28 | 1987-03-10 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Separation structure of mos device and manufacture thereof |
| JPS62144330A (en) * | 1985-12-19 | 1987-06-27 | Nec Corp | Reactive sputtering etching method |
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