JPH081927B2 - Method for manufacturing substrate structure of semiconductor device - Google Patents
Method for manufacturing substrate structure of semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置、特に多数の素子を同一基板に
組込んだ集積回路半導体装置の基板構造の製造方法に関
するものである。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a substrate structure of an integrated circuit semiconductor device in which a large number of elements are incorporated in the same substrate.
従来この種の半導体装置における素子間分離法として
は、素子の周辺を選択的に熱酸化する選択酸化法が実用
化されている。また、素子のまわりに溝を形成し、これ
を誘電体で充填する方法も各種考案されている。As a conventional element isolation method in this type of semiconductor device, a selective oxidation method of selectively thermally oxidizing the periphery of the element has been put into practical use. Further, various methods have been devised for forming a groove around the element and filling the groove with a dielectric.
このうち、選択酸化による方法は、例えばバイポーラ
プロセスの場合、エピタキシヤル層を完全に酸化膜で分
離する必要があり、長時間熱酸化するため不純物の再分
布が素子性能を劣化させる。また、選択酸化時にバーズ
ビーク、バーズヘツドが形成されて集積回路の高集積化
を妨げる。Among them, in the method of selective oxidation, for example, in the case of a bipolar process, it is necessary to completely separate the epitaxial layer with an oxide film, and thermal oxidation is performed for a long time, so that redistribution of impurities deteriorates element performance. In addition, bird's beaks and bird's heads are formed during the selective oxidation, which hinders high integration of the integrated circuit.
一方、溝を形成して誘電体を充填する方法では、一般
に一定の幅の狭い分離領域しか形成できず、配線のため
の厚いフイールド酸化領域が直接素子間分離用溝に接し
た構造は得られていなかつた。仮に、従来提案されてい
る分離溝に、隣接した厚いフイールド酸化領域を形成す
るとしても、新たにホトリソグラフライ工程を行なうこ
とが必要となり、プロセスが複雑になつてしまう欠点が
ある他、マスク合せの余裕度を考慮に入れると、フイー
ルド酸化領域形成時に、バーズビーク、バーズヘツドの
全くないフイールド酸化領域を溝に直接接しては形成で
きないため溝とフイールド酸化領域との間に断層が生じ
てしまい、表面の平坦な基板を実現することができない
という欠点がある。また、若干のバーズビーク等が残つ
てしまう分、集積度向上にも難点がある。さらに、従来
の溝分離技術では溝のパターンを通常の露光技術を用い
て形成するため、露光技術の限界以下の寸法の溝幅は実
現できず、その点でも集積度の向上に限界があつた。ま
た、従来の溝分離で溝幅を広くした場合には、溝が誘電
体によつて完全に埋められず、表面が平坦にならない等
の欠点もあつた。On the other hand, in the method of forming the groove and filling the dielectric, generally, only a narrow isolation region having a constant width can be formed, and a structure in which a thick field oxide region for wiring is in direct contact with the isolation trench is obtained. I never happened. Even if a conventionally proposed isolation trench is formed with an adjacent thick field oxide region, a new photolithography process is required, which has the drawback of complicating the process and mask alignment. In consideration of the allowance of, the formation of a field oxide region without a bird's beak or bird's head cannot be directly formed in contact with the groove, so a fault occurs between the groove and the field oxide region. However, there is a drawback in that a flat substrate cannot be realized. Moreover, since some bird's beaks and the like remain, there is a problem in improving the degree of integration. Further, in the conventional groove separation technique, since the groove pattern is formed by using the ordinary exposure technique, it is not possible to realize the groove width smaller than the limit of the exposure technique, and there is a limit to the improvement of the integration degree in that point as well. . Further, when the groove width is widened by the conventional groove separation, there is a defect that the groove is not completely filled with the dielectric and the surface is not flat.
本発明はこのような事情に鑑みてなされたもので、そ
の目的は、高集積度の集積回路が得られる全体として平
坦な半導体装置の基板構造およびこのような基板構造が
簡略化した製造工程で得られる半導体装置の基板構造の
製造方法を提供することにある。The present invention has been made in view of such circumstances, and an object thereof is to provide a substrate structure of a semiconductor device which is flat as a whole to obtain an integrated circuit with high integration and a manufacturing process in which such a substrate structure is simplified. It is to provide a method of manufacturing a substrate structure of a semiconductor device to be obtained.
このような目的を達成するために、本発明による半導
体装置の基板構造は、シリコン基板上に選択的に形成さ
れた素子領域とこれに隣接する厚いフイールド酸化領域
との間に、フイールド酸化領域に直接接触するように形
成された素子間分離用の深い溝を設け、これを酸化シリ
コン絶縁膜および窒化シリコン絶縁膜ならびに充填材で
埋めて表面を全体として平坦に形成したものである。In order to achieve such an object, the substrate structure of the semiconductor device according to the present invention has a field oxide region formed between a device region selectively formed on a silicon substrate and a thick field oxide region adjacent thereto. A deep groove for element isolation formed so as to be in direct contact is provided, and this is filled with a silicon oxide insulating film, a silicon nitride insulating film and a filler to form a flat surface as a whole.
また、このような構造を得るために、本発明による半
導体装置の基板構造の製造方法は、素子領域を覆うパタ
ーン領域に対して異方性エツチングを利用することによ
り自己整合的に素子間分離用の深い溝を形成するととも
に、この溝の内壁に酸化シリコン絶縁膜および窒化シリ
コン絶縁膜を順に形成した後、残る凹部を充填材で埋め
るとともに、当該溝に面した一方のシリコン基板表面を
酸化してフイールド酸化膜を形成するに先立つて、当該
フイールド酸化領域をシリコン基板表面にエツチングを
施して形成すべきフイールド酸化膜の約1/2の厚さの部
分まで除去しておくことにより、表面を全体として平坦
に形成するものである。以下、実施例を用いて本発明を
詳細に説明する。Further, in order to obtain such a structure, the method for manufacturing a substrate structure of a semiconductor device according to the present invention uses anisotropic etching for a pattern region covering an element region to perform self-alignment for element isolation. While forming a deep groove, the silicon oxide insulating film and the silicon nitride insulating film are sequentially formed on the inner wall of the groove, the remaining concave portion is filled with a filling material, and one of the silicon substrate surfaces facing the groove is oxidized. Prior to the formation of the field oxide film by etching, the field oxide region is etched to the surface of the silicon substrate to remove up to about half the thickness of the field oxide film to be formed. It is formed flat as a whole. Hereinafter, the present invention will be described in detail with reference to examples.
第１図（ａ）〜（ｇ）は本発明による半導体装置の基
板構造の製造方法の一例を示す工程断面図である。図に
おいて、まずシリコン基板11上に例えば厚さ50nmの熱酸
化シリコン（SiO2）膜12を形成し、このSiO2膜12上にCV
D法等により厚さ約150nmの窒化シリコン（Si3N4）膜13
を形成し、さらにこのSi3N4膜13上にCVD法等により厚さ
約600nmの酸化シリコン（SiO2）膜14を形成する。ここ
でこのSiO2膜14上に例えば厚さ１μｍのホトレジスト15
を所定のパターンで形成し、これをマスクとして例えば
CHF3ガスを用いた反応性イオンエッチングによりSiO2膜
14、Si3N4膜13、SiO2膜12を順次除去してシリコン基板1
1の表面を露出させる。これにより、所望の素子間分離
パターンが形成できる（第１図（ａ））。1A to 1G are process sectional views showing an example of a method for manufacturing a substrate structure of a semiconductor device according to the present invention. In the figure, first, a thermally oxidized silicon (SiO 2 ) film 12 having a thickness of 50 nm is formed on a silicon substrate 11, and CV is formed on the SiO 2 film 12.
About 150 nm thick silicon nitride (Si 3 N 4 ) film 13 by D method, etc.
Then, a silicon oxide (SiO 2 ) film 14 having a thickness of about 600 nm is formed on the Si 3 N 4 film 13 by the CVD method or the like. Here, for example, a photoresist 15 having a thickness of 1 μm is formed on the SiO 2 film 14.
Is formed in a predetermined pattern, and this is used as a mask, for example
SiO 2 film by reactive ion etching using CHF 3 gas
14, the Si 3 N 4 film 13 and the SiO 2 film 12 are sequentially removed to form the silicon substrate 1
Expose the surface of 1. As a result, a desired element isolation pattern can be formed (FIG. 1 (a)).
次にこの状態でレジスト15を除去し、全表面に例えば
減圧CVD法により例えば厚さ500nmの窒化シリコン（Si3N
4）膜16を形成する（第１図（ｂ））。Next, in this state, the resist 15 is removed, and a 500 nm-thick silicon nitride (Si 3 N
4 ) Form the film 16 (FIG. 1 (b)).
次いでSi3N4膜16を例えばCHF3ガスを用いた反応性イ
オンエツチングによりシリコン基板１が露出するまで膜
厚相当だけエツチングする。反応性イオンエツチングを
用いるため、Si3N4膜16の平坦部は除去され、素子間分
離パターンの段差部のみに窒化シリコン（Si3N4）領域1
7が残される。この時、Si3N4領域17のシリコン基板11上
に残る幅はSi3N4膜16の膜厚とほぼ等しい大きさ、例え
ばこの場合500nm程度となる。実際にはSi3N4膜16の膜厚
を変えて幅100〜500nmの範囲のSi3N4領域17を形成す
る。この状態で露出したシリコン基板11を熱酸化して例
えば厚さ300nmの酸化シリコン（SiO2）膜18を形成す
る。このSiO2膜18は、後にシリコン基板１をエツチング
して溝を形成する際のマスク材層として働く（第１図
（ｃ））。Next, the Si 3 N 4 film 16 is etched by reactive ion etching using, for example, CHF 3 gas until the silicon substrate 1 is exposed by a thickness corresponding to the film thickness. Since reactive ion etching is used, the flat part of the Si 3 N 4 film 16 is removed, and the silicon nitride (Si 3 N 4 ) region 1 is formed only in the step part of the element isolation pattern.
7 is left. At this time, the width of the Si 3 N 4 region 17 remaining on the silicon substrate 11 is almost equal to the film thickness of the Si 3 N 4 film 16, for example, about 500 nm in this case. Actually, the film thickness of the Si 3 N 4 film 16 is changed to form the Si 3 N 4 region 17 having a width of 100 to 500 nm. In this state, the exposed silicon substrate 11 is thermally oxidized to form a silicon oxide (SiO 2 ) film 18 having a thickness of 300 nm, for example. This SiO 2 film 18 functions as a mask material layer when the silicon substrate 1 is subsequently etched to form a groove (FIG. 1 (c)).
次にSi3N4領域17をリン酸などによりウエツトエツチ
ングして除去した後、例えばSiCl4ガスを用いた反応性
イオンエツチングによりシリコン基板11を約３μｍエツ
チングして溝11aを形成する（第１図（ｄ））。この溝1
1aの深さは、その部分の素子間分離に要求される素子間
耐圧との関連で定められる。第２図はその関係の一例を
示す。なお、この特性を測定するにあたつて用いたシリ
コン基板は、（111）P-シリコンサブストレートの表面
にN+イオンをドープし、その上にＮ層をエピタキシヤル
成長させたものである。Next, the Si 3 N 4 region 17 is removed by wet etching with phosphoric acid or the like, and then the silicon substrate 11 is etched by about 3 μm by reactive ion etching using SiCl 4 gas to form a groove 11a ( Figure 1 (d)). This groove 1
The depth of 1a is determined in relation to the breakdown voltage between elements required for element isolation in that portion. FIG. 2 shows an example of the relationship. The silicon substrate used Atatsute to measure this characteristic, (111) P - the N + ions doped on the surface of the silicon substrate, it is obtained by epitaxial growth of the N layer thereon.
溝11aの形成後、その底部付近に、例えばドープ量１
×1013cm-2、加速電圧30KeVのボロンイオン注入でチヤ
ネルカツト領域19を形成し、SiO2膜17をエツチングによ
り除去した後、露出したシリコン基板11を、例えばSiCl
4ガスを用いた反応性イオンエツチングにより後に形成
するフイールド酸化膜の厚さの約1/2相当分だけ除去す
る。その後、露出しているシリコン基板11および溝11a
の内面を熱酸化し、例えば厚さ50nmの酸化シリコン（Si
O2）膜20および21ならびに例えば減圧CVD法により例え
ば厚さ150nmの窒化シリコン（Si3N4）膜22を全面に形成
した後、さらに例えば減圧CVD法により絶縁物、例えば
酸化シリコン膜からなる充填材23を、Si3N4膜22の内側
に形成される凹部11bを埋めるように全面に形成する
（第１図（ｅ））。After forming the groove 11a, for example, a doping amount of 1
After the channel cut region 19 is formed by boron ion implantation with an acceleration voltage of 30 KeV at × 10 13 cm -2 and the SiO 2 film 17 is removed by etching, the exposed silicon substrate 11 is removed by, for example, SiCl
By reactive ion etching using 4 gas, it removes only about 1/2 of the thickness of the field oxide film to be formed later. Then, the exposed silicon substrate 11 and groove 11a
The inner surface of the is thermally oxidized, for example, 50 nm thick silicon oxide (Si
After the O 2 ) films 20 and 21 and a silicon nitride (Si 3 N 4 ) film 22 having a thickness of 150 nm, for example, are formed on the entire surface by, for example, a low pressure CVD method, an insulator such as a silicon oxide film is further formed by a low pressure CVD method. The filling material 23 is formed on the entire surface so as to fill the recess 11b formed inside the Si 3 N 4 film 22 (FIG. 1 (e)).
次に、充填材23に異方性の反応性イオンエツチングを
施して平坦部を除去し、凹部11bを埋込んだ部分の充填
材24のみを残す。この時、充填材24の表面は一段高い左
側、素子形成領域のSi3N4膜22のエツジ部から一段低い
右側、フイールド酸化領域のSi3N4膜22のエツジ部にか
けて丸味をもつた斜面を形成する。次いで、露出したSi
3N4膜22を反応性イオンエツチングにより除去し、さら
に露出したSiO2膜20をシリコン基板11が露出するまでエ
ツチングするとともにSiO2膜14を除去する（第１図
（ｆ））。Next, the filler 23 is subjected to anisotropic reactive ion etching to remove the flat portion, leaving only the filler 24 in the portion where the recess 11b is filled. At this time, the surface is raised left filler 24, slopes with rounded toward edge portions of the Si 3 N 4 film 22 one step lower right field oxide region from edge portion of the Si 3 N 4 film 22 of the element forming region To form. Then exposed Si
The 3 N 4 film 22 is removed by reactive ion etching, the exposed SiO 2 film 20 is etched until the silicon substrate 11 is exposed, and the SiO 2 film 14 is removed (FIG. 1 (f)).
次いで露出したシリコン基板11を例えば900℃、８気
圧、100分間のパイロジエニツク（pyrogenic）酸化によ
り選択酸化して配線領域となる厚さ約１μｍのフイール
ド酸化膜25を形成する。このようにして形成されたフイ
ールド酸化膜25は、シリコン基板11を覆うSiO2膜12の上
表面とほぼ同じ高さまで形成され、全体として基板表面
はほぼ平坦になる。しかし、このフイールド酸化膜25を
形成する場合、一段低いシリコン基板11側の溝11aに接
する部分にSi3N4膜22が露出していること、および充填
材24の表面が当該露出部に向けて下がる曲面を形成する
ことから、フイールド酸化膜25は充填材24の上部を完全
には覆い切れず、若干の凹部11cが充填材24とフイール
ド酸化膜25との間に残ることも多い。このため、この凹
部11cを埋めるべく、さらに充填材24と同様のCVD酸化シ
リコン膜からなる補充の充填材を全面に形成した後、こ
の充填材を異方性の反応性イオンエツチングでフイール
ド酸化膜25の表面が露出するまで除去し、凹部11cを埋
込んだ部分の充填材26のみを残す。最後に、素子形成領
域上に露出しているSi3N4膜13を熱リン酸でエツチング
して除去することにより、溝分離部分が直接厚いフイー
ルド酸化膜25に接し、かつこれら溝分離部分とフイール
ド酸化膜25および素子領域の上面が全体としてほぼ平坦
な基板構造が得られる（第１図（ｇ））。この後、素子
領域のSiO2膜12を除去し、そこに所望の素子構造を形成
する。Then, the exposed silicon substrate 11 is selectively oxidized by, for example, pyrogenic oxidation at 900 ° C., 8 atm for 100 minutes to form a field oxide film 25 having a thickness of about 1 μm to be a wiring region. The field oxide film 25 thus formed is formed to a height substantially the same as the upper surface of the SiO 2 film 12 covering the silicon substrate 11, and the surface of the substrate is substantially flat as a whole. However, when the field oxide film 25 is formed, the Si 3 N 4 film 22 is exposed at a portion in contact with the groove 11a on the side of the silicon substrate 11 which is one step lower, and the surface of the filler 24 is directed toward the exposed portion. The field oxide film 25 does not completely cover the upper portion of the filling material 24 because it forms a curved surface that falls down, and some recesses 11c often remain between the filling material 24 and the field oxide film 25. Therefore, in order to fill the recess 11c, a supplementary filling material made of a CVD silicon oxide film similar to the filling material 24 is further formed on the entire surface, and then the filling material is subjected to anisotropic reactive ion etching to form a field oxide film. The surface of 25 is removed until it is exposed, leaving only the filler 26 in the portion where the recess 11c is filled. Finally, the Si 3 N 4 film 13 exposed on the element formation region is removed by etching with hot phosphoric acid, so that the groove isolation portion directly contacts the thick field oxide film 25 and the groove isolation portion A substrate structure is obtained in which the upper surfaces of the field oxide film 25 and the element region are substantially flat as a whole (FIG. 1 (g)). After that, the SiO 2 film 12 in the element region is removed, and a desired element structure is formed there.
このような基板構造では、フイールド酸化膜25と溝分
離領域とが直接接し、しかも上面が平坦になつているた
め、分離に要する幅が狭くて済み、高集積化に適してい
る他、配線が容易となる利点がある。さらにフイールド
酸化膜25と溝分離領域とは、短い、すなわち基板表面ま
では達していないSi3N4膜22によつて半ば区切られてい
るため、厚いフイールド酸化膜25に起因する応力が適度
に緩和され、素子領域における欠陥が生じ難い。このた
め、hfe等の特性が劣化することが少ない。In such a substrate structure, the field oxide film 25 and the trench isolation region are in direct contact with each other and the upper surface is flat, so that the width required for the isolation is narrow, which is suitable for high integration and wiring. There is an advantage that it becomes easy. Further, since the field oxide film 25 and the trench isolation region are short, that is, they are half-divided by the Si 3 N 4 film 22 that does not reach the substrate surface, the stress caused by the thick field oxide film 25 is moderate. It is alleviated and defects in the device region are less likely to occur. Therefore, the characteristics such as h fe are less likely to deteriorate.
上述した実施例において、SiO2膜18を形成する場合
に、厚いSi3N4領域17をマスクとして900℃にウエツト酸
化を行ない0.75μｍ以上のSiO2膜を形成すると、シリコ
ン基板11に結晶欠陥を生ずる場合がある。これを回避す
るためには、第３図に示すような方法を用いてもよい。
すなわち、上述したと同様にして第１図（ａ）に示した
構造を得た後、レジスト15を除去し、全面に例えば減圧
CVD法により厚さ50nm以下の窒化シリコン（Si3N4）膜27
を形成した後、その上に例えば同じく減圧CVD法により
厚さ約500nmのポリシリコン膜28を形成する（第３図
（ａ））。このポリシリコン膜28およびSi3N4膜27を厚
い窒化シリコン領域17の代りに用いれば、窒化シリコン
膜は薄いSi3N4膜27のみであるため、シリコン基板11内
の結晶欠陥の発生を防ぐことができる。この場合、ポリ
シリコン膜28は、同様にステツプカバレージのすぐれた
膜であれば他の材料からなるものに換えることができ
る。例えば、CVD酸化シリコン膜、スパツタAl膜その他
の金属膜、Al酸化膜、ゲルマニウム酸化膜、ホトレジス
トのような高分子材料膜などを用いることが可能であ
る。In the above-described embodiment, when the SiO 2 film 18 is formed, when the SiO 2 film of 0.75 μm or more is formed by performing wet oxidation at 900 ° C. using the thick Si 3 N 4 region 17 as a mask, crystal defects occur in the silicon substrate 11. May occur. To avoid this, the method shown in FIG. 3 may be used.
That is, after the structure shown in FIG. 1 (a) is obtained in the same manner as described above, the resist 15 is removed and, for example, a reduced pressure is applied to the entire surface.
Silicon nitride (Si 3 N 4 ) film with a thickness of 50 nm or less 27 by CVD method
Then, a polysilicon film 28 having a thickness of about 500 nm is formed thereon by, for example, the low pressure CVD method (FIG. 3A). If the polysilicon film 28 and the Si 3 N 4 film 27 are used instead of the thick silicon nitride region 17, the silicon nitride film is only the thin Si 3 N 4 film 27, so that the occurrence of crystal defects in the silicon substrate 11 is prevented. Can be prevented. In this case, the polysilicon film 28 can be replaced with a film made of another material as long as the film has excellent step coverage as well. For example, a CVD silicon oxide film, a sputtering Al film or other metal film, an Al oxide film, a germanium oxide film, a polymer material film such as photoresist, or the like can be used.
そこで、ポリシリコン膜28を反応性イオンエツチング
により膜厚相当分だけ除去してポリシリコン領域29を形
成する（第３図（ｂ））。Therefore, the polysilicon film 28 is removed by reactive ion etching by the amount corresponding to the film thickness to form a polysilicon region 29 (FIG. 3 (b)).
次いでこのポリシリコン領域29をマスクとしてSi3N4
膜27をエツチングしてシリコン基板11を露出させる。そ
の後ポリシリコン領域29をエツチングにより除去し、残
つた段差部のSi3N4膜30をマスクとしてシリコン基板11
を熱酸化して酸化シリコン（SiO2）膜31を形成する（第
３図（ｅ））。この場合、ポリシリコン領域29を残した
ままSiO2膜31を形成し、その後ポリシリコン領域29を除
去してもよい。また、Si3N4膜30は、選択酸化マスクと
なるものであればよく、例えばプラズマ酸化、陽極酸化
によりSiO2膜31を形成する場合ならSi3N4膜30の代わり
にアルミナ膜等を用いることができる。この後、Si3N4
膜30を除去し、第１図（ｄ）以下に示したと同様の工程
を行なう。Then, using this polysilicon region 29 as a mask, Si 3 N 4 is used.
The film 27 is etched to expose the silicon substrate 11. Then, the polysilicon region 29 is removed by etching, and the Si 3 N 4 film 30 in the remaining step portion is used as a mask to remove the silicon substrate 11.
Is thermally oxidized to form a silicon oxide (SiO 2 ) film 31 (FIG. 3 (e)). In this case, the SiO 2 film 31 may be formed while leaving the polysilicon region 29, and then the polysilicon region 29 may be removed. Further, the Si 3 N 4 film 30 may be one that serves as a selective oxidation mask. For example, when the SiO 2 film 31 is formed by plasma oxidation or anodic oxidation, an alumina film or the like is used instead of the Si 3 N 4 film 30. Can be used. After this, Si 3 N 4
The film 30 is removed, and the steps similar to those shown in FIG.
上述した実施例において、Si3N4膜27とポリシリコン
膜28との間にさらに酸化シリコン（SiO2）膜を介在させ
た多層構造としてもよい。第４図にこれを示す。すなわ
ち第４図は厚さ約30nmのSi3N4膜27と厚さ約500nmのポリ
シリコン膜28との間に例えば厚さ70nmのSiO2膜32を付加
した例である。In the above-described embodiment, a multilayer structure in which a silicon oxide (SiO 2 ) film is further interposed between the Si 3 N 4 film 27 and the polysilicon film 28 may be used. This is shown in FIG. That is, FIG. 4 shows an example in which a SiO 2 film 32 having a thickness of, for example, 70 nm is added between a Si 3 N 4 film 27 having a thickness of approximately 30 nm and a polysilicon film 28 having a thickness of approximately 500 nm.
また、第１図（ｅ）に示した、フイールド酸化領域の
シリコン基板11をエツチングする工程は、溝11aを形成
する前、第１図（ａ）に示した構造を得た直後に行なう
こともできる。その例を第５図に示す。すなわち、第１
図（ａ）に示すようにシリコン基板11の上に形成したSi
O2膜12、Si3N4膜13およびSiO2膜14を、ホトレジスト15
をマスクとしてCF4ガスを用いて反応性イオンエツチン
グによりエツチングし、さらに露出したシリコン基板11
にSiCl4ガスを用いた反応性イオンエツチングを施して
フイールド酸化膜の膜厚の約1/2まで除去する（第５図
（ａ））。The step of etching the silicon substrate 11 in the field oxide region shown in FIG. 1 (e) may be performed before forming the groove 11a and immediately after obtaining the structure shown in FIG. 1 (a). it can. An example thereof is shown in FIG. That is, the first
Si formed on the silicon substrate 11 as shown in FIG.
The O 2 film 12, the Si 3 N 4 film 13 and the SiO 2 film 14 are attached to the photoresist 15
Etching is performed by reactive ion etching using CF 4 gas as a mask, and the exposed silicon substrate 11
Is subjected to reactive ion etching using SiCl 4 gas to remove the film to a thickness of about 1/2 of the field oxide film (FIG. 5 (a)).
その後、ホトレジスト15を除去した後、第４図に示し
た例と同様に、例えば減圧CVD法によりSi3N4膜33、SiO2
膜34およびポリシリコン膜35をそれぞれ30nm、100nm、5
70nmの厚さに形成する（第５図（ｂ））。Then, after removing the photoresist 15, similar to the example shown in FIG. 4, the Si 3 N 4 film 33, SiO 2 is formed by, for example, the low pressure CVD method.
The film 34 and the polysilicon film 35 are respectively set to 30 nm, 100 nm, 5
It is formed to a thickness of 70 nm (Fig. 5 (b)).
この状態でポリシリコン膜35をSiCl4を用いた反応性
イオンエツチングにより段差部のみを残して除去し、次
に残つたポリシリコン領域をマスクとしてフツ酸により
露出したSiO2膜34を除去した後、ポリシリコン領域を除
去し、残つたSiO2膜34をマスクとしてSi3N4膜33を熱リ
ン酸により除去し、さらにSiO2膜34をフツ酸により除去
して段差部のみにSi3N4膜36を形成する。このSi3N4膜36
の幅は、Si3N4膜33、SiO2膜34およびポリシリコン膜35
の合計膜厚とほぼ等しく、ここでは約700nmとなる。次
いでこのSi3N4膜36をマスクとして熱酸化を行なうと、
例えば厚さ300nmの酸化シリコン（SiO2）膜37が形成さ
れる（第５図（ｃ））。In this state, the polysilicon film 35 is removed by reactive ion etching using SiCl 4 leaving only the step portion, and then the exposed SiO 2 film 34 is removed by hydrofluoric acid using the remaining polysilicon region as a mask. , The polysilicon region is removed, the remaining SiO 2 film 34 is used as a mask to remove the Si 3 N 4 film 33 with hot phosphoric acid, and the SiO 2 film 34 is removed with hydrofluoric acid to remove only the Si 3 N film on the stepped portion. 4 The film 36 is formed. This Si 3 N 4 film 36
Width of the Si 3 N 4 film 33, the SiO 2 film 34 and the polysilicon film 35.
Is almost equal to the total film thickness of, and is about 700 nm here. Next, when thermal oxidation is performed using this Si 3 N 4 film 36 as a mask,
For example, a silicon oxide (SiO 2 ) film 37 having a thickness of 300 nm is formed (FIG. 5 (c)).
Si3N4膜36をリン酸などによりウエツトエツチングし
て除去した後、反応性イオンエツチングによりシリコン
基板11を約３μｍエツチングして溝11aを形成し、底部
にボロンをイオン注入してチヤネルカツト領域38を形成
する（第５図（ｄ））。After removing the Si 3 N 4 film 36 by wet etching with phosphoric acid or the like, the silicon substrate 11 is etched by reactive ion etching to a depth of about 3 μm to form a groove 11a, and boron is ion-implanted at the bottom to form the channel cut region. 38 is formed (FIG. 5 (d)).
SiO2膜37をエツチングにより除去した後、例えば厚さ
約50nmの熱酸化シリコン（SiO2）膜39および40ならびに
例えば厚さ150nmの減圧CVD窒化シリコン（Si3N4）膜41
を形成し、さらに例えば厚さ400nmの酸化シリコンから
なる充填材42を形成する（第５図（ｅ））。After removing the SiO 2 film 37 by etching, for example, a thermally oxidized silicon (SiO 2 ) films 39 and 40 having a thickness of about 50 nm and a low pressure CVD silicon nitride (Si 3 N 4 ) film 41 having a thickness of 150 nm, for example.
And a filler 42 made of, for example, silicon oxide having a thickness of 400 nm is formed (FIG. 5 (e)).
次に反応性イオンエツチングにより充填材42およびSi
3N4膜41の膜厚相当分を除去して充填材43のみを残し、
さらにSiO2膜39をウエツトエツチングにより除去すると
ともにSiO2膜14を除去する（第５図（ｆ））。Next, by the reactive ion etching, the filler 42 and Si
3 N 4 The film thickness equivalent to 41 is removed, leaving only the filler 43,
Further, the SiO 2 film 39 is removed by wet etching and the SiO 2 film 14 is removed (FIG. 5 (f)).
次いで露出したシリコン基板11をパイロジエニツク法
で選択酸化してフイールド酸化膜44を形成し、残つた凹
部を補充の充填材45で埋め、最後にSi3N4膜13を熱リン
酸で除去する（第５図（ｇ））。Then, the exposed silicon substrate 11 is selectively oxidized by a pyrogenetic method to form a field oxide film 44, the remaining recesses are filled with a supplementary filling material 45, and finally the Si 3 N 4 film 13 is removed by hot phosphoric acid ( Fig. 5 (g)).
さらに微細なパターン形成が可能な場合には、以上説
明してきた約２μｍ以上の厚いフイールド酸化膜と深い
溝の形成以外に、第６図に示すような約１μｍ程度の浅
い溝による素子領域内の分離構造が可能である。次にこ
れについて説明する。In the case where a finer pattern can be formed, in addition to the thick field oxide film having a thickness of about 2 μm or more and the deep groove described above, in addition to the shallow groove of about 1 μm shown in FIG. Separate structures are possible. This will be described next.
はじめにシリコン基板46上に熱酸化シリコン（SiO2）
膜47、窒化シリコン（Si3N4）膜48およびCVD酸化シリコ
ン（SiO2）膜49をこの順に形成し、さらにその上に載置
した所定のパターンを有する図示しないホトレジストを
マスクとしてエツチングを行ない、シリコン基板46の表
面を露出させる。これにより所望の素子間分離パターン
が形成されるが、この場合、素子形成領域の浅い溝を形
成すべき部分に、SiO2膜49、Si3N4膜48およびSiO2膜47
を貫通する貫通孔50が同時に形成される。このとき、Si
O2膜47、Si3N4膜48およびSiO2膜49の厚さＨは、貫通孔5
0の幅、すなわち形成すべき浅い溝の幅Ｗよりも大きく
することが必要である。次いで、この上に窒化シリコン
（Si3N4）膜51およびポリシリコン膜52を全面に被着す
る（第６図（ａ））。Introduction Thermally oxidized silicon (SiO 2 ) on silicon substrate 46
A film 47, a silicon nitride (Si 3 N 4 ) film 48, and a CVD silicon oxide (SiO 2 ) film 49 are formed in this order, and etching is performed using a photoresist (not shown) having a predetermined pattern placed thereon as a mask. The surface of the silicon substrate 46 is exposed. As a result, a desired element isolation pattern is formed. In this case, the SiO 2 film 49, the Si 3 N 4 film 48, and the SiO 2 film 47 are formed in the portion where the shallow groove is to be formed in the element formation region.
At the same time, a through hole 50 penetrating through is formed. At this time, Si
The thickness H of the O 2 film 47, the Si 3 N 4 film 48 and the SiO 2 film 49 depends on the through hole 5
It is necessary to make it larger than the width of 0, that is, the width W of the shallow groove to be formed. Then, a silicon nitride (Si 3 N 4 ) film 51 and a polysilicon film 52 are deposited on the entire surface (FIG. 6A).
次いで、ポリシリコン膜52に反応性イオンエツチング
を施し、段差部のポリシリコン領域53および貫通孔50内
の埋込みポリシリコン領域54のみ残す（第５図
（ｂ））。Then, the polysilicon film 52 is subjected to reactive ion etching to leave only the polysilicon region 53 at the step and the buried polysilicon region 54 in the through hole 50 (FIG. 5B).
次にポリシリコン領域53,54をマスクとしてSi3N4膜51
をエツチング除去してシリコン基板46の表面を露出させ
る（第６図（ｃ））。Next, using the polysilicon regions 53 and 54 as a mask, the Si 3 N 4 film 51 is
Is removed by etching to expose the surface of the silicon substrate 46 (FIG. 6 (c)).
次いでウエツトエツチングによりポリシリコン膜52の
厚さ相当分をエツチングしてポリシリコン領域53を除去
し、貫通孔50内のポリシリコン領域55を残す（第６図
（ｄ））。Next, the thickness of the polysilicon film 52 is etched by wet etching to remove the polysilicon region 53, leaving the polysilicon region 55 in the through hole 50 (FIG. 6 (d)).
次に露出しているシリコン基板46を酸化し、同時に貫
通孔50内のポリシリコンを酸化して熱酸化シリコン（Si
O2）膜56とポリシリコン酸化膜57を形成する。その後、
反応性イオンエツチングにより素子間分離用の深い溝46
aを形成する（第６図（ｅ））。Next, the exposed silicon substrate 46 is oxidized, and at the same time, the polysilicon in the through hole 50 is oxidized to thermally oxidize silicon (Si
An O 2 ) film 56 and a polysilicon oxide film 57 are formed. afterwards,
Deep trench 46 for device isolation by reactive ion etching
a is formed (FIG. 6 (e)).
次いで、浅い溝を形成する表面のSi3N4膜51とポリシ
リコン酸化膜57およびSiO2膜49をエツチングにより除去
する。SiO2膜49は他の膜より厚く形成されているためそ
の一部が除去されずに残る。その後、浅い溝58とフイー
ルド酸化領域のシリコン基板46のエツチングを同時に行
なつた後、イオン注入によりチヤネルカツト領域59を形
成する（第６図（ｆ））。Next, the Si 3 N 4 film 51, the polysilicon oxide film 57 and the SiO 2 film 49 on the surface forming the shallow groove are removed by etching. Since the SiO 2 film 49 is formed thicker than the other films, part of it remains without being removed. Then, the shallow groove 58 and the silicon substrate 46 in the field oxide region are simultaneously etched, and then a channel cut region 59 is formed by ion implantation (FIG. 6 (f)).
以下、第１図（ｅ）〜（ｇ）に示しと同様の工程によ
り酸化シリコン（SiO2）膜60、窒化シリコン（Si3N4）
膜61および酸化シリコンからなる充填材62を配置し、厚
いフイールド酸化膜63を形成した後、凹部を補充の充填
材64で充填し、最後に素子領域上のSi3N4膜48を除去す
ることによつて、第１図（ｇ）に示したと同様の構造が
形成できる（第６図（ｇ））。Hereinafter, the silicon oxide (SiO 2 ) film 60 and the silicon nitride (Si 3 N 4 ) are processed by the same steps as shown in FIGS. 1 (e) to (g).
A film 61 and a filler 62 made of silicon oxide are arranged, a thick field oxide film 63 is formed, and then the recess is filled with a supplementary filler 64, and finally the Si 3 N 4 film 48 on the element region is removed. As a result, a structure similar to that shown in FIG. 1 (g) can be formed (FIG. 6 (g)).
第７図は、このようにして完成した分離領域を有する
基板にバイポーラトランジスタを形成した構造を示すも
ので、図においてシリコン基板65は10〜20Ω・cmの固有
抵抗を有するP-シリコンサブストレール66の表面全面に
表面濃度が１×1019cm-3となるようにヒ素拡散を行な
い、コレクタ埋込み層となるn+層67を形成し、その上に
約１μｍの厚さのｎ形シリコン層68をエピタキシヤル成
長させたものである。各素子間は後に溝分離領域によつ
て分断されるため、コレクタとなるn+埋込み層は予め分
離したパターンを有するマスクを用いて独立に形成する
必要はなく、このように全面に形成しておけばよい。ま
た、69はp+チヤネルカツト領域、70は厚さ約１μｍのフ
イールド酸化膜、71は素子分離用の深い溝および浅い溝
の内壁に形成された酸化シリコン（SiO2）膜、72はこの
SiO2膜71の上に形成された窒化シリコン（Si3N4）膜、7
3は充填材、74は補充充填材、75はn+拡散層、76はp+拡
散層、77〜79はそれぞれベース、エミツタ、コレクタの
各電極である。FIG. 7 shows a structure in which a bipolar transistor is formed on a substrate having isolation regions completed in this way. In the figure, a silicon substrate 65 is a P - silicon substrahl 66 having a specific resistance of 10 to 20 Ω · cm. Arsenic is diffused on the entire surface of the n-type silicon layer so that the surface concentration becomes 1 × 10 19 cm -3 , and an n + layer 67 to be a collector burying layer is formed, and an n-type silicon layer 68 having a thickness of about 1 μm is formed thereon. Is an epitaxial growth. Since each element is later divided by the groove isolation region, it is not necessary to separately form the n + buried layer to be the collector by using a mask having a previously separated pattern. You can leave it. Further, 69 is a p + channel cut region, 70 is a field oxide film having a thickness of about 1 μm, 71 is a silicon oxide (SiO 2 ) film formed on the inner walls of deep and shallow trenches for element isolation, and 72 is this
A silicon nitride (Si 3 N 4 ) film formed on the SiO 2 film 71, 7
3 is a filler, 74 is a supplementary filler, 75 is an n + diffusion layer, 76 is a p + diffusion layer, and 77 to 79 are base, emitter and collector electrodes.
また、本構造はSOI（絶縁物上に形成したシリコン）
基板にも適用可能である。その場合の構造を第８図に示
す。図において80が絶縁基板である。絶縁基板の代り
に、シリコン基板内に形成した埋込み絶縁層を用いても
よい。In addition, this structure is SOI (silicon formed on the insulator)
It is also applicable to substrates. The structure in that case is shown in FIG. In the figure, 80 is an insulating substrate. A buried insulating layer formed in a silicon substrate may be used instead of the insulating substrate.
第７図および第８図は素子領域にバイポーラトランジ
スタを形成した場合を示したが、その他、MOSトランジ
スタ、CMOSトランジスタ等の素子を形成してもよいこと
はもちろんである。Although FIGS. 7 and 8 show the case where the bipolar transistor is formed in the element region, other elements such as a MOS transistor and a CMOS transistor may of course be formed.
上述したような基板構造において、素子間逆方向耐圧
は約18Vであり、例えば素子領域にバイポーラLSIを作製
した場合にその動作電圧5Vに対し約３倍以上の値である
ことから、充分な耐圧を実現できることが確認された。
なお、この耐圧は第２図に示したように溝の深さを深く
することによりさらに大きくすることができる。また、
素子領域中の結晶欠陥をジルトエツチングで調べたとこ
ろ、素子領域中には素子特性の劣化を起こす結晶欠陥は
発生していないことが確認された。In the substrate structure as described above, the reverse breakdown voltage between the elements is about 18V, and for example, when a bipolar LSI is manufactured in the element region, it is about 3 times or more the operating voltage of 5V. It was confirmed that
The breakdown voltage can be further increased by increasing the depth of the groove as shown in FIG. Also,
When the crystal defect in the element region was examined by the Gilt etching, it was confirmed that the crystal defect causing the deterioration of the element characteristic did not occur in the element region.
なお、以上説明した実施例では充填材として例えばCV
D酸化シリコン膜などの絶縁物を用いる場合について説
明したが、本発明はこれに限定されるものではなく、充
填材としては絶縁物の他にもポリシリコン、半絶縁性材
料あるいは導電材料などを用いることもできる。ここ
で、半絶縁性材料としては、例えばシリコンオキシナイ
トライド（SixOyNz）、オキシゲンドープポリシリコ
ン、シリコンナイトライド（SixOy）などが用いられ、
導電材料としては、Mo,W,Ptなどの高融点金属が用いら
れる。これらポリシリコン、半絶縁性材料あるいは導電
材料のように導電性を有する充電材を用いた場合には、
この部分で放射線照射等により生ずるチヤージを減ずる
ことができ、耐環境性の強い素子を製造できる。この場
合、当該充填材は深い溝内の窒化シリコン膜に蓄積され
る電荷を放電できるように約1010Ω・cm以下の固有抵抗
を有するものが望ましく、上述した半絶縁性材料は、こ
のような固有抵抗値を有するようにその生成過程を公知
の方法で調整される。It should be noted that in the embodiment described above, as the filler, for example, CV
Although the case where an insulator such as a D silicon oxide film is used has been described, the present invention is not limited to this. As the filler, polysilicon, a semi-insulating material, a conductive material, or the like may be used as the filler. It can also be used. Here, as the semi-insulating material, for example, silicon oxynitride (Si x O y N z ), oxygen-doped polysilicon, silicon nitride (Si x O y ) or the like is used,
A refractory metal such as Mo, W, or Pt is used as the conductive material. When a conductive charging material such as polysilicon, semi-insulating material or conductive material is used,
In this portion, the charge generated by irradiation of radiation or the like can be reduced, and an element having strong environment resistance can be manufactured. In this case, it is desirable that the filling material has a specific resistance of about 10 10 Ω · cm or less so that the charge accumulated in the silicon nitride film in the deep groove can be discharged. The production process is adjusted by a known method so as to have a specific resistance value.
以上説明したように、本発明によれば、誘電体と充填
材とを充填した素子間分離用の深い溝と厚いフイールド
酸化膜とが自己整合的に形成できるために、厚い酸化シ
リコン膜端部のバースビーク、バーズヘツドがほとんど
生ぜず、深い溝に直接厚いフイールド酸化膜が接した、
しかも平坦な形状ができ、高集積化にすぐれた素子間分
離構造を容易に得ることができる。As described above, according to the present invention, since the deep groove for element isolation filled with the dielectric and the filler and the thick field oxide film can be formed in a self-aligned manner, the thick silicon oxide film end portion is formed. Almost no barse beaks or bird's heads were produced, and the thick groove directly contacted the thick field oxide film.
Moreover, a flat shape can be obtained, and an element isolation structure excellent in high integration can be easily obtained.
また、深い溝の幅が露光技術の限界に制限されず、異
方性エツチングを施す被膜の膜厚で制御できるので微細
化に適している他、誘電体と充填材とを充填した深い溝
および素子領域内の浅い溝ならびに厚いフイールド酸化
膜が自己整合的に形成できるため、従来問題となつてい
たフイールドとの不整合による寄生容量、寄生MOSおよ
び表面段差（バーズヘツド）を除去した構造を得ること
ができる。このため、LSIの高速化、高集積化、高歩留
り化が実現できる。Further, the width of the deep groove is not limited to the limit of the exposure technique and can be controlled by the film thickness of the film to be anisotropically etched, which is suitable for miniaturization, and the deep groove filled with the dielectric and the filling material can be used. Since shallow trenches and thick field oxide films in the device area can be formed in a self-aligned manner, a structure is obtained in which parasitic capacitance, parasitic MOS, and surface step (bird's head) due to mismatch with the field, which have been problems in the past, are removed. You can Therefore, high speed, high integration and high yield of LSI can be realized.
さらに、本発明によれば、素子領域の周辺に微細な幅
の溝と厚いフイールド酸化膜および浅い溝が１枚のパタ
ーンで形成され、かつ表面が平坦でパターン変換差の生
じない微細分離構造が形成できる。また埋込み層パター
ンが不要となるためバイポーラ、CMOSおよびBi−MOS等
の素子の高速化および低消費電力化がはかれる。Further, according to the present invention, a fine isolation structure in which a groove having a fine width, a thick field oxide film and a shallow groove are formed in a single pattern around the element region, and the surface is flat and a pattern conversion difference does not occur is provided. Can be formed. Further, since the buried layer pattern is not required, the speed and power consumption of devices such as bipolar, CMOS and Bi-MOS can be reduced.
第１図（ａ）〜（ｇ）は本発明の一実施例を示す工程断
面図、第２図は素子間分離用の溝の深さと素子間耐圧と
の関係を示す図、第３図（ａ）〜（ｃ）は本発明の他の
実施例を示す工程断面図、第４図は本発明のさらに他の
実施例を示す断面図、第５図（ａ）〜（ｇ）は本発明の
他の実施例を示す工程断面図、第６図（ａ）〜（ｇ）は
本発明のさらに他の実施例を示す工程断面図、第７図お
よび第８図はそれぞれ本発明の一実施例の基板構造を用
いて形成した半導体装置の一例を示す断面図である。 11,46,65……シリコン基板、11a,46a……深い溝、11b,1
1c……凹部、12,14,18,20,21,31,39,40,47,49,56,57,6
0,71……酸化シリコン膜、13,22,27,37,41,48,51,61,72
……窒化シリコン膜、17,30,36,53,54……窒化シリコン
領域、23,24,42,43,62,73……充填材（第１の充填
材）、25,44,63,70……フイールド酸化膜、26,45,64,74
……充填材（第２の充填材）、50……貫通孔、58……浅
い溝、67……n+層（シリコン基板）、68……ｎ形シリコ
ン層（シリコン基板）。1 (a) to 1 (g) are process sectional views showing an embodiment of the present invention, FIG. 2 is a diagram showing the relationship between the depth of a groove for element isolation and the withstand voltage between elements, and FIG. a) to (c) are process sectional views showing another embodiment of the present invention, FIG. 4 is a sectional view showing still another embodiment of the present invention, and FIGS. 5 (a) to (g) show the present invention. 6 (a) to 6 (g) are process cross-sectional views showing still another embodiment of the present invention, and FIGS. 7 and 8 are views showing one embodiment of the present invention. It is sectional drawing which shows an example of the semiconductor device formed using the example substrate structure. 11,46,65 …… Silicon substrate, 11a, 46a …… Deep groove, 11b, 1
1c …… Concave, 12,14,18,20,21,31,39,40,47,49,56,57,6
0,71 …… Silicon oxide film, 13,22,27,37,41,48,51,61,72
...... Silicon nitride film, 17,30,36,53,54 …… Silicon nitride region, 23,24,42,43,62,73 …… Filling material (first filling material), 25,44,63, 70 ... Field oxide film, 26,45,64,74
...... Filling material (second filling material), 50 …… through hole, 58 …… shallow groove, 67 …… n + layer (silicon substrate), 68 …… n-type silicon layer (silicon substrate).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 粟屋 信義 神奈川県厚木市小野1839番地 日本電信電 話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭59−35445（ＪＰ，Ａ) 特開 昭58−71638（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Nobuyoshi Awaya 1839 Ono, Atsugi City, Kanagawa, Japan Atsugi Telecommunications Research Laboratories, Nippon Telegraph and Telephone Corporation (56) Reference JP-A-59-35445 (JP, A) Sho 58-71638 (JP, A)
Claims (1)
異なるエッチング特性を有する各層からなる多層構造の
パターン領域を形成する工程と、このパターン領域をマ
スタとしてシリコン基板の表面にエッチングを施して形
成すべきフィールド酸化膜の約1/2の厚さの部分まで除
去する工程と、異方性エッチングを用いて、上記パター
ン領域に隣接して自己整合的に所定の幅の薄膜領域を、
上記エッチングを施したシリコン基板の表面に形成する
工程と、この薄膜領域および上記パターン領域以外に露
出させたシリコン基板表面に当該シリコン基板とはエッ
チング特性の異なるエッチングマスク材層を形成する工
程と、上記薄膜領域を除去して露出させたシリコン基板
にエッチングを施して深くかつ幅の狭い素子間分離用の
溝を形成する工程と、この深い溝の内壁に沿って酸化シ
リコン絶縁膜および窒化シリコン絶縁膜を順に配置した
後、形成される凹部を充填材で埋める工程と、上記形成
すべきフィールド酸化膜の約1/2の厚さの部分まで除去
したシリコン基板の表面を酸化してフィールド酸化膜を
形成する工程とを含み、素子領域に対して素子分離領域
およびフィールド酸化領域をほぼ平坦に形成することを
特徴とする半導体装置の基板構造の製造方法。1. A step of forming a patterned region having a multilayer structure composed of layers having different etching characteristics on a silicon substrate in an element formation region, and forming the patterned region as a master by etching the surface of the silicon substrate. A step of removing up to about a half thickness of the field oxide film to be used, and using anisotropic etching, a thin film region of a predetermined width is self-aligned adjacent to the pattern region,
A step of forming on the surface of the silicon substrate subjected to the etching, and a step of forming an etching mask material layer having different etching characteristics from the silicon substrate on the surface of the silicon substrate exposed except for the thin film region and the pattern region, Etching the exposed silicon substrate by removing the thin film region to form a deep and narrow trench for element isolation, and a silicon oxide insulating film and a silicon nitride insulating film along the inner wall of the deep trench. After arranging the films in order, a step of filling the formed recesses with a filling material, and oxidizing the surface of the silicon substrate removed up to about half the thickness of the field oxide film to be formed by oxidizing the field oxide film Forming a device isolation region and a field oxide region substantially flat with respect to the device region. Method of manufacturing a substrate structure of.
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|---|---|---|---|
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Applications Claiming Priority (2)
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|---|---|---|---|
| JP15248183A JPS6045036A (en) | 1983-08-23 | 1983-08-23 | Substrate structure of semiconductor device and manufacture thereof |
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-
1990
- 1990-06-25 JP JP16650090A patent/JPH081927B2/en not_active Expired - Lifetime
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