JPS6042927A - Power mos-fet incorporating gate driving circuit - Google Patents

Abstract

PURPOSE:To save the number of components and to attain the operation with less switching low due to a low power signal input by constituting a power MOS and a gate driving circuit connected to a gate terminal on one semiconductor chip. CONSTITUTION:A power MOS11, an MOS16 for gate drive, an MOS17 for signal input inversion, an MOS18 for reverse bias and a power N.MOS19 constitute the circuit. They are constituted on one semiconductor chip. When a normal signal input is 0V, the gate remains at 0V by the MOSes 17, 18. When no pulse signal is applied to an input terminal 15, the MOS16 is driven and the MOS19 is driven by applying a voltage to the gate. This signal input is amplified by the MOS16 and fed to the gate of the MOS19, then the operation with less switching loss is attained with a low power signal input.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ローパワーの信号入力によシ、正確に動作す
るパワーＭＯ３−ＦＥＴに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a power MO3-FET that operates accurately with low power signal input.

従来例の構成とその問題点 従来のパワーＭＯ３−ＦＥＴ　（以下、パワーＭＯ８）
の使用例を第１図、第２図に示し、説明する。第１図は
パワーＭＯ８を使用する基本構成図、第２図Ａ、Ｂはパ
ワーＭＯＳゲート部の波形の一例である。Conventional configuration and its problems Conventional power MO3-FET (hereinafter referred to as power MO8)
An example of its use is shown in FIGS. 1 and 2 and will be explained. FIG. 1 is a basic configuration diagram using a power MO8, and FIGS. 2A and 2B are examples of waveforms of the power MOS gate section.

１はゲート側の直流電圧、２は信号入力端子、３はゲー
トドライブ部、４はＮＰＮＩ−ランジスタ、５はＰＮＰ
）ランジスタ、６はノ々ワ〜Ｎ−ＭＯ８゜７はゲートソ
ース間に発生するコンデンサ、８は負荷、９は１次側直
流電圧である。1 is the DC voltage on the gate side, 2 is the signal input terminal, 3 is the gate drive section, 4 is the NPNI-transistor, 5 is the PNP
7 is a capacitor generated between the gate and source, 8 is a load, and 9 is a primary side DC voltage.

通常信号入力が０　の場合はＰＮＰトランジスタ５によ
シ、パワーＮ・ＭＯ３ｅのゲートＧはＯｖの状態におか
れているが、信号入力端子２ヘパルス信号が印加されれ
ば、Ｎ、ＰＮ）ランジスタ４がドライブされパワーＮ−
ＭＯ３６のゲートＧへ電圧を印加し、パワーＮ、ＭＯ８
をドライブする。Normally, when the signal input is 0, the gate G of the power N/MO3e is set to Ov by the PNP transistor 5, but if a pulse signal is applied to the signal input terminal 2, the N, PN) transistor 4 is driven and the power N-
Apply voltage to gate G of MO36, power N, MO8
drive.

一般に、ＭＯＳ型はバイポーラ型の構成と比べ電圧動作
摩であるので、信号側は低出力の部品でドライブかり能
であるが、ＭＯＳのゲート・ソース間（第１図Ｇ−３間
）には構成上、等測的にコンデンサ７が結合されている
。このコンデンサ容量は、ＭＯＳのドレイン電流に比例
しておりパワーＭＯ３Ｔは、この容量が大きな値となり
、ゲートＧへ瞬間的に大きな電流を供給しないと第２図
に示す様に入力信号Ａに対しゲート信号Ｂは波形が歪ん
でし甘いパワーＭＯ８のスイッチング損失が増加してし
まう事となる。その為パワーＭＯ３の使用方法において
、従来の構成によれは下記の欠点を有する。In general, MOS type is voltage-operated compared to bipolar type configuration, so the signal side can be driven by low-output components, but between the gate and source of MOS (between G and 3 in Figure 1) Due to the construction, the capacitor 7 is coupled isometrically. The capacitance of this capacitor is proportional to the drain current of the MOS, and the power MO3T has a large capacitance, and unless a large current is instantaneously supplied to the gate G, the power MO3T will be The waveform of the signal B is distorted and the switching loss of the weak power MO8 increases. Therefore, in the method of using the power MO3, the conventional configuration has the following drawbacks.

（１）スイ・ノテング損失を少なくする為には信号用Ｉ
Ｃでは出力電流が不足する為、適切な増ｒｌｊ回路とし
てのゲートドライブ部が必要となる。(1) In order to reduce the switching loss, the signal I
Since the output current is insufficient in C, a gate drive section as an appropriate increase rlj circuit is required.

（２）　ゲートドライブ部を設ける為、部品点数が多く
な９、信頼性が低下する。(2) Since a gate drive section is provided, the number of parts is large9, which reduces reliability.

（３）スイッチング周波数が高くなると漂遊のり。(3) Stray glue occurs when the switching frequency increases.

ＣＫより、第２図Ｂの如くゲート波形がくずれスイッチ
ング損失が増加する。Due to CK, the gate waveform is distorted and the switching loss increases as shown in FIG. 2B.

発明の目的 本発明ではローパワーの信号入′力によりスイ、ンチン
グ損失の少ない動作を行なう、・々ローＭＯ８を実現す
る事を目的とする。OBJECTS OF THE INVENTION It is an object of the present invention to realize a low MO8 that operates with low switching loss by inputting a low power signal.

発明の構成 この目的を達成する為、本発明ではノくローＭ○Ｓと、
前記パワーＭＯ３のゲート端子と接続し、かつ電源端子
と信号入力端子を持つＭＯＳからなるゲートドライブ回
路を同一半導体チ、ツブ上に（１／）成したゲートドラ
イブ回路内蔵ノくローＭＯ８であるから、部品点数の削
減による、信頼性の向上を図９．あわぜてローパワーの
信号入力によるスイッチング損失の少ない動作を図るも
のである。Structure of the Invention In order to achieve this purpose, the present invention provides Nokuro M○S,
This is because it is a low MO8 with a built-in gate drive circuit, which is connected to the gate terminal of the power MO3 and has a gate drive circuit made of a MOS having a power supply terminal and a signal input terminal on the same semiconductor chip. , the reliability is improved by reducing the number of parts as shown in Figure 9. This is intended to achieve operation with less switching loss due to low power signal input.

実施例の説明 本発明の、ゲートドライブ回路内蔵ノぐローＭＯ８の一
実施例を第３図に示し説明する。１０はゲート倶］直流
電圧、１１はゲートドライブ回路内蔵のパワーＭＯ３で
ある。そして、ｉｉＪ　記ゲートドライブ回路内蔵パワ
ーＭＯ３１１は一対の電諒用端子１４および信号入力端
子１５を有するゲートドライブ用ＭＯ８１６と、信号入
力反転用ＭＯ３１７と、逆バイアス用ＭＯ３１ｓと、ド
レイン端子２０およびソース端子２１を有するノ（ロー
Ｎ、ＭＯ８１９により構成され、これらは同一半導体チ
・ツブ土に形成されている。１２は負荷、１３は１次側
直流電源である。DESCRIPTION OF THE EMBODIMENTS An embodiment of the gate drive circuit built-in gate drive circuit MO8 according to the present invention is shown in FIG. 3 and will be described below. 10 is a gate DC voltage, and 11 is a power MO3 with a built-in gate drive circuit. The power MO 311 with a built-in gate drive circuit has a gate drive MO 816 having a pair of communication terminals 14 and a signal input terminal 15, a signal input inversion MO 317, a reverse bias MO 31s, a drain terminal 20, and a source terminal. 21 and MO819, which are formed on the same semiconductor chip. 12 is a load, and 13 is a primary DC power supply.

通常信号入力が０　の場合は信号入力反転用ＭＯ８１７
、逆バイアス用ＭＯ８１ＢによシゲートはＯｖの状態に
おかれている。そして、信号入力端子１６へパルス信号
が印加されれば、ゲートドライブ用Ｍ’０８１６がドラ
イブされ、）ぐローＮ・ＭＯ８１９のゲートへ電圧を印
加し、ノくローＮ・ＭＯＳをドライブする。この信号入
力は、ゲートドライブ用ＭＯ３１６により増巾されてノ
くローＮ−ＭＯ３１！９のゲートへ印加される為、ロー
ノくローの信号入力でスイッチング損失の小さいノぐワ
−Ｎ−ＭＯ３１９の動作が可能となる。If the normal signal input is 0, MO817 for signal input inversion
, the reverse bias MO81B has the gate in the Ov state. When a pulse signal is applied to the signal input terminal 16, the gate drive M'0816 is driven, and a voltage is applied to the gate of the low N MO 819, thereby driving the low N MO. This signal input is amplified by the gate drive MO316 and applied to the gate of the N-MO31!9, so the operation of the N-MO319 with low switching loss is achieved with the low signal input. becomes possible.

発明の効果 以上の説明からも明らかなように本発明では、パワーＭ
Ｏ３と前記・ぐローＭＯ８をドライブする電源端子と信
号入力端子を持つゲートドライブ回路を同一半導体チッ
プ上に構成したものであるから、以下の効果をもたらす
ものである。Effects of the Invention As is clear from the above explanation, in the present invention, the power M
Since a gate drive circuit having a power supply terminal and a signal input terminal for driving O3 and the above-mentioned GLOW MO8 is constructed on the same semiconductor chip, the following effects are brought about.

（１）パワーＭＯ３とそのゲートドライブ回路を一体化
した構成のため浮遊容量や表皮インタフタンスが減少し
、パワーＭＯ８の高速スイ・ソチングが可能とする。(1) Due to the configuration in which the power MO3 and its gate drive circuit are integrated, stray capacitance and skin interface are reduced, and high-speed switching and sowing of the power MO8 is possible.

（２）　ゲートドライブ回路の電源を１次側電源と共用
せず別電源より供給を受けるので、スイ・ソチング損失
が少ない。(2) Since the power supply for the gate drive circuit is not shared with the primary side power supply and is supplied from a separate power supply, switching loss is reduced.

（３）　パワーＭＯ８とゲートドライブ回路を一体化し
た構成のため、部品点数を削減し信頼性を向」ニさせる
。(3) Because the power MO8 and gate drive circuit are integrated, the number of parts is reduced and reliability is improved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はパワーＭＯ８を使用する基本構成図、第２図Ａ
、ＢＩ′ｉパワーＭＯＳゲート部の波形の一例を示す波
形図で、Ａは入力信号、Ｂはゲート信号である。第３図
は本発明の一実施例を示すゲートドライブ回路内蔵パワ
ーＭＯ３の基本構成図である。 １４・・・・・電源用端子、１６・・信号入力端子、１
６・・・ゲートドライブ用ＭＯ８，１７・・・・−信号
入力反転用ＭＯ３，１８・・・逆バイアス用ＭＯ３，１
９−・・パワーＮ−ＭＯ３１２０・・・・・、ドレイン
端子、２１　−ソース端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名８ 第２図Figure 1 is a basic configuration diagram using power MO8, Figure 2A
, BI'i is a waveform diagram showing an example of the waveform of the power MOS gate section, where A is an input signal and B is a gate signal. FIG. 3 is a basic configuration diagram of a power MO3 with a built-in gate drive circuit showing an embodiment of the present invention. 14... Power supply terminal, 16... Signal input terminal, 1
6... MO8, 17 for gate drive - MO3, 18 for signal input inversion... MO3, 1 for reverse bias
9-...Power N-MO3120..., drain terminal, 21-source terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person8 Figure 2

Claims (1)

【特許請求の範囲】[Claims] （１）　ドレイン端子、ソース端子、ゲート端子をそれ
ぞれ持つパワーＭＯ３−ＦＥＴと、前記パワーＭＯ８−
ＦＥＴと、前記パワーＭＯ３，ＦＥＴのゲート端子と接
続し、かつ電源端子と信号入力端子を持つＭＯＳ−ＦＥ
Ｔからなるゲートドライブ回路を備え、前記パフ−ＭＯ
Ｓ−ＦＥＴとゲートドライブ回路を同−手心体チ、ンブ
土に構成したゲートドライブ回路内蔵パワーＭＯ８，Ｆ
ＥＴ０（２）　ゲートドライブ回路はＮ−ＭＯＳと、Ｐ
−ＭＯＳを直列に接続し、その接続点とパワーｉＭ　Ｏ
Ｓ・ＦＥＴのゲート端子を接続した特許請求の範囲第１
項記載のゲートドライブ回路内蔵パワーＭＯ３＠ＦＥＴ
。(1) A power MO3-FET each having a drain terminal, a source terminal, and a gate terminal, and the power MO8-
A MOS-FE connected to the FET, the power MO3, and the gate terminal of the FET, and having a power supply terminal and a signal input terminal.
The puff-MO
Power MO8, F with a built-in gate drive circuit that has an S-FET and a gate drive circuit in the same hand-centered body.
ET0(2) The gate drive circuit is N-MOS and P
-Connect MOS in series and connect the connection point and power iMO
Claim 1 in which the gate terminal of the S-FET is connected
Power MO3@FET with built-in gate drive circuit described in section
.