JPS60144950A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60144950A JPS60144950A JP59000605A JP60584A JPS60144950A JP S60144950 A JPS60144950 A JP S60144950A JP 59000605 A JP59000605 A JP 59000605A JP 60584 A JP60584 A JP 60584A JP S60144950 A JPS60144950 A JP S60144950A
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- JP
- Japan
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- substrate
- epitaxial growth
- film
- insulating film
- mosfet
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に関し、より詳しくは、
互いの極性が異なる二つのトランジスタを有する半導体
装置の方法に関するものである。
互いの極性が異なる二つのトランジスタを有する半導体
装置の方法に関するものである。
この種の半導体装置に相補型絶縁ゲート半導体装置があ
り、第１図にその素子断面図を示す。すなわち、ｎ型半
導体基板１０１内にＰウェル１０７が形成され、このＰ
ウェル１０７にはＮ−ＭＯＳトランジスタのドレイン及
びソース１０６が形成され、基板側にはＰ−ＭＯＳ）ラ
ンジスタのドレイン及びソース１０７が形成される。各
トランジスタのゲート１０４は多結晶シリコン又はアル
ミニウム等の金属で形成される。また、絶縁酸化膜１０
２は１選択酸化技術法等で形成され、各ソースドレイン
には電極１０３が形成される。ここで、基板１０１とし
てＰ型のものを用いれば、Ｎウェルを形成して同様に構
成される。
り、第１図にその素子断面図を示す。すなわち、ｎ型半
導体基板１０１内にＰウェル１０７が形成され、このＰ
ウェル１０７にはＮ−ＭＯＳトランジスタのドレイン及
びソース１０６が形成され、基板側にはＰ−ＭＯＳ）ラ
ンジスタのドレイン及びソース１０７が形成される。各
トランジスタのゲート１０４は多結晶シリコン又はアル
ミニウム等の金属で形成される。また、絶縁酸化膜１０
２は１選択酸化技術法等で形成され、各ソースドレイン
には電極１０３が形成される。ここで、基板１０１とし
てＰ型のものを用いれば、Ｎウェルを形成して同様に構
成される。
この様な従来の構造では、同一基板上に形成されるＮお
よびＰ−ＭＯＳ）：７ンジスタは絶縁膜で分離されてい
ない為にそれぞれの影響を受けやすく、またＮ−ＭＯＳ
）ランジスタはラッチ・アップ効果が発生する可能性が
ある。さらに、基板１０１との寄生容量のために高速化
は難しい。
よびＰ−ＭＯＳ）：７ンジスタは絶縁膜で分離されてい
ない為にそれぞれの影響を受けやすく、またＮ−ＭＯＳ
）ランジスタはラッチ・アップ効果が発生する可能性が
ある。さらに、基板１０１との寄生容量のために高速化
は難しい。
本発明の目的は、高速化等のための絶縁膜による素子間
分離を容易にできる方法を提供することにある。
分離を容易にできる方法を提供することにある。
本発明は、かかる目的を達成するために選択エピタキシ
ャル成長技術と酸素イオンのイオン注入技術とを利用し
たことを特徴とする。
ャル成長技術と酸素イオンのイオン注入技術とを利用し
たことを特徴とする。
以下１図面を参照し千木発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す。まず、ｎ型半導体基
板２０１上に酸化膜２０２を形成する。
板２０１上に酸化膜２０２を形成する。
次に、写真製版技術とエツチング技術により、選択的に
酸化膜２・０２を除去する（第２図（ａ））。
酸化膜２・０２を除去する（第２図（ａ））。
次に、酸化膜を除去した領域に、選択エピタキシャル成
長技術を用いてｎ型のシリコンをエピタキシャルに成長
する（第２図（ｂ） ’）。この時、エピタキシャル成
長の厚さは、酸化膜２０２の膜厚と等しくなるように行
う。また、素子の高速化の為にエピタキシャル層の厚さ
は０．５〜１μｍ程度である。
長技術を用いてｎ型のシリコンをエピタキシャルに成長
する（第２図（ｂ） ’）。この時、エピタキシャル成
長の厚さは、酸化膜２０２の膜厚と等しくなるように行
う。また、素子の高速化の為にエピタキシャル層の厚さ
は０．５〜１μｍ程度である。
十
次に、０２を基板にイ・オン注入する。加速エネルギー
は１５０〜２５０ＫｅＶドーズ量は５〜１０×１ｄｑｍ
程度である。その後、高温でアニールすることにより
、イオン注入によるダメージを回復させる。この工程に
より、エピタキシャル成長層２０３゜２０４の下層に酸
化膜層２０５が形成され、エピタキシャル成長領域２０
３，２０４が半導体基板２０１から電気的に分離される
（第２図（Ｃ））。
は１５０〜２５０ＫｅＶドーズ量は５〜１０×１ｄｑｍ
程度である。その後、高温でアニールすることにより
、イオン注入によるダメージを回復させる。この工程に
より、エピタキシャル成長層２０３゜２０４の下層に酸
化膜層２０５が形成され、エピタキシャル成長領域２０
３，２０４が半導体基板２０１から電気的に分離される
（第２図（Ｃ））。
次に、Ｎ−ＭＯＢ）ランジスタを形成するために、レジ
スト２０６をマスクにエピタキシャル成長領域２０３に
Ｐ型不純物をイオン注入して、Ｐ型シリコン領域２０７
を形成する（第２図（ｄ））。
スト２０６をマスクにエピタキシャル成長領域２０３に
Ｐ型不純物をイオン注入して、Ｐ型シリコン領域２０７
を形成する（第２図（ｄ））。
該領域２０７が第１図におけるＰウェ／Ｉ／１０７に相
当する。
当する。
この後に、通常のＣ−ＭＯ８プロセスを用いてＮ−ＭＯ
Ｂ）ランジスタのソース並びにドレイン２１０、Ｐ−Ｍ
ＯＢ）ランジスタのソース並びにドレイン２０９．ゲー
ト２１１を形成し、電極２１２を設けて°素子が完成す
る。
Ｂ）ランジスタのソース並びにドレイン２１０、Ｐ−Ｍ
ＯＢ）ランジスタのソース並びにドレイン２０９．ゲー
ト２１１を形成し、電極２１２を設けて°素子が完成す
る。
この様に各素子間及び基板間を酸化膜２０２，２０５で
分離することにより、寄生容量、ラッチアップなどの効
果を除去でき、選択的にエビを成長することにより、Ｌ
ＯＣＯ８法などで問題となるバーズ・ピークからも逃れ
ることができる。この為、高速化、縮少化が可能になる
。
分離することにより、寄生容量、ラッチアップなどの効
果を除去でき、選択的にエビを成長することにより、Ｌ
ＯＣＯ８法などで問題となるバーズ・ピークからも逃れ
ることができる。この為、高速化、縮少化が可能になる
。
なお、第１図（ｄ）までは同一製法で形成し、その後、
第３図のように、Ｎ−ＭＯＢ）ランジスタを形成した領
域にＰＮＰ）ランジスクのベース２２０゜エミッタ２２
１を、Ｐ−ＭＯＢ）ランジスタを形成した領域にＮＰＮ
）ランジスタのベース２２２゜エミッタ２２３を形成す
ることも可能である。さらにまた、同一基板上に絶縁ゲ
ート型トランジスタとバイポーラトランジスタとを共存
させることも可能である。以上は、ｎ型半導体基板を用
いて説明を行ったが、Ｐ型半導体基板を用いても同様で
ある。
第３図のように、Ｎ−ＭＯＢ）ランジスタを形成した領
域にＰＮＰ）ランジスクのベース２２０゜エミッタ２２
１を、Ｐ−ＭＯＢ）ランジスタを形成した領域にＮＰＮ
）ランジスタのベース２２２゜エミッタ２２３を形成す
ることも可能である。さらにまた、同一基板上に絶縁ゲ
ート型トランジスタとバイポーラトランジスタとを共存
させることも可能である。以上は、ｎ型半導体基板を用
いて説明を行ったが、Ｐ型半導体基板を用いても同様で
ある。
第１図は従来例を示す断面図、第２図は本発明の実施例
を工程順に示す断面図、第３図は本発明の他の実施例を
示す断面図である。 １０１・・・・・・半導体基板、１０２・・・・・・酸
化膜、１０３・・・・・・アルミニウム電極、１０４・
・・・・・ゲート。 １０５・・・・・・Ｐ−ＭＯＢのドレイン・ソース、１
０６・・・・・・Ｎ−ＭＯＢのドレイン・ソース、１０
７・・・・・・Ｎ−ＭＯＢのＰフェル、２０１・・・・
・・半導体基板、２０２・・・・・・酸化膜、２０３，
２０４・・・・・・選択エピタキシャル成長層、２０５
・・・・・・イオン注入により形成した酸化膜層、２０
６・・・・・・レジスト、２０７・・・・・・Ｎ−ＭＯ
８形成領域、２０８・・・・・・絶縁膜層。 ２０９・・・・・・Ｐ−ＭＯＳソース・ドレイン、２１
０・・・・・・Ｎ−ＭＯＳソース拳ドノドレイン１１・
・・・・・ゲ−）、２１２・・・・・・アルミニウム電
極、２２０，２２２・・・・・・ベース、２２１，２２
３・・・・・・エミツタ欝 ／ 図 ’ｆｒＺ 図 后 ？ 図 篤３ 図
を工程順に示す断面図、第３図は本発明の他の実施例を
示す断面図である。 １０１・・・・・・半導体基板、１０２・・・・・・酸
化膜、１０３・・・・・・アルミニウム電極、１０４・
・・・・・ゲート。 １０５・・・・・・Ｐ−ＭＯＢのドレイン・ソース、１
０６・・・・・・Ｎ−ＭＯＢのドレイン・ソース、１０
７・・・・・・Ｎ−ＭＯＢのＰフェル、２０１・・・・
・・半導体基板、２０２・・・・・・酸化膜、２０３，
２０４・・・・・・選択エピタキシャル成長層、２０５
・・・・・・イオン注入により形成した酸化膜層、２０
６・・・・・・レジスト、２０７・・・・・・Ｎ−ＭＯ
８形成領域、２０８・・・・・・絶縁膜層。 ２０９・・・・・・Ｐ−ＭＯＳソース・ドレイン、２１
０・・・・・・Ｎ−ＭＯＳソース拳ドノドレイン１１・
・・・・・ゲ−）、２１２・・・・・・アルミニウム電
極、２２０，２２２・・・・・・ベース、２２１，２２
３・・・・・・エミツタ欝 ／ 図 ’ｆｒＺ 図 后 ？ 図 篤３ 図
Claims (1)
- 半導体基板上に絶縁膜を形成する工程と、この絶縁膜を
選択的に取り除く工程と、取り除いた領域に選択的に単
結晶半導体を成長する工程と、この単結晶半導体成長層
を介して酸素イオンを注入して酸化物を形成し、この酸
化物と前記絶縁膜とで前記単結晶半導体成長層を前記半
導体基板から分離する工程と、分離された前記単結晶半
導体成長層に素子領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000605A JPS60144950A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000605A JPS60144950A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144950A true JPS60144950A (ja) | 1985-07-31 |
Family
ID=11478360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000605A Pending JPS60144950A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144950A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104136A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置の製造方法 |
| US4910165A (en) * | 1988-11-04 | 1990-03-20 | Ncr Corporation | Method for forming epitaxial silicon on insulator structures using oxidized porous silicon |
| US4929566A (en) * | 1989-07-06 | 1990-05-29 | Harris Corporation | Method of making dielectrically isolated integrated circuits using oxygen implantation and expitaxial growth |
| US5665613A (en) * | 1994-06-03 | 1997-09-09 | Komatsu Electronic Metals Co., Ltd. | Method of making semiconductor device having SIMOX structure |
| JP2002373699A (ja) * | 2001-06-15 | 2002-12-26 | Kojima Press Co Ltd | 燃料電池用気液分離器 |
-
1984
- 1984-01-06 JP JP59000605A patent/JPS60144950A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104136A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置の製造方法 |
| US4910165A (en) * | 1988-11-04 | 1990-03-20 | Ncr Corporation | Method for forming epitaxial silicon on insulator structures using oxidized porous silicon |
| US4929566A (en) * | 1989-07-06 | 1990-05-29 | Harris Corporation | Method of making dielectrically isolated integrated circuits using oxygen implantation and expitaxial growth |
| US5665613A (en) * | 1994-06-03 | 1997-09-09 | Komatsu Electronic Metals Co., Ltd. | Method of making semiconductor device having SIMOX structure |
| JP2002373699A (ja) * | 2001-06-15 | 2002-12-26 | Kojima Press Co Ltd | 燃料電池用気液分離器 |
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