JPS603999U - メモリ内蔵lsi - Google Patents
メモリ内蔵lsiInfo
- Publication number
- JPS603999U JPS603999U JP9735983U JP9735983U JPS603999U JP S603999 U JPS603999 U JP S603999U JP 9735983 U JP9735983 U JP 9735983U JP 9735983 U JP9735983 U JP 9735983U JP S603999 U JPS603999 U JP S603999U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- latch
- built
- lsi
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図はゲートアレイにおけるメモリ周辺の回路構成を
示す図、第2図は本考案の実施例を示すブ冶ツク図であ
り、ゲートアレイ内部のメモリ周辺の構成のみを抽出し
て示す図、第3図は本考案実施例の動作を示すタイミン
グチャートである。 21・・・メモリ本体、22・・・書込みデータラッチ
、23・・・書込みアドレスラッチ、24・・・書込み
イネーブルラッチ。
示す図、第2図は本考案の実施例を示すブ冶ツク図であ
り、ゲートアレイ内部のメモリ周辺の構成のみを抽出し
て示す図、第3図は本考案実施例の動作を示すタイミン
グチャートである。 21・・・メモリ本体、22・・・書込みデータラッチ
、23・・・書込みアドレスラッチ、24・・・書込み
イネーブルラッチ。
Claims (1)
- メモリと組合せ回路を含むLSIであって、上記メモリ
はメモリ本体と、このメモリ本体に対し供給される書込
みデータを保持する第1のラッチと、上記メモリ本体に
対し供給される書込みアドレスを保持する第2のラッチ
と、上記メモリ本体に対し供給される書込みイネーブル
信号をラッチする第3のラッチで構成され、上記第1〜
第3のラッチに保持された出力を使用してデータ書込み
を行なうことを特徴とするメモリ内蔵LSI0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9735983U JPS603999U (ja) | 1983-06-23 | 1983-06-23 | メモリ内蔵lsi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9735983U JPS603999U (ja) | 1983-06-23 | 1983-06-23 | メモリ内蔵lsi |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS603999U true JPS603999U (ja) | 1985-01-12 |
Family
ID=30231620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9735983U Pending JPS603999U (ja) | 1983-06-23 | 1983-06-23 | メモリ内蔵lsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS603999U (ja) |
-
1983
- 1983-06-23 JP JP9735983U patent/JPS603999U/ja active Pending
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