JPS603999U - メモリ内蔵ｌｓｉ - Google Patents

メモリ内蔵ｌｓｉ

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Publication number
JPS603999U
JPS603999U JP9735983U JP9735983U JPS603999U JP S603999 U JPS603999 U JP S603999U JP 9735983 U JP9735983 U JP 9735983U JP 9735983 U JP9735983 U JP 9735983U JP S603999 U JPS603999 U JP S603999U
Authority
JP
Japan
Prior art keywords
memory
latch
built
lsi
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9735983U
Other languages
English (en)
Inventor
吉森　崇
祥平 鈴木
Original Assignee
株式会社東芝
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Filing date
Publication date
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority to JP9735983U priority Critical patent/JPS603999U/ja
Publication of JPS603999U publication Critical patent/JPS603999U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はゲートアレイにおけるメモリ周辺の回路構成を
示す図、第２図は本考案の実施例を示すブ冶ツク図であ
り、ゲートアレイ内部のメモリ周辺の構成のみを抽出し
て示す図、第３図は本考案実施例の動作を示すタイミン
グチャートである。 ２１・・・メモリ本体、２２・・・書込みデータラッチ
、２３・・・書込みアドレスラッチ、２４・・・書込み
イネーブルラッチ。

Claims (1)

    【実用新案登録請求の範囲】
  1. メモリと組合せ回路を含むＬＳＩであって、上記メモリ
    はメモリ本体と、このメモリ本体に対し供給される書込
    みデータを保持する第１のラッチと、上記メモリ本体に
    対し供給される書込みアドレスを保持する第２のラッチ
    と、上記メモリ本体に対し供給される書込みイネーブル
    信号をラッチする第３のラッチで構成され、上記第１〜
    第３のラッチに保持された出力を使用してデータ書込み
    を行なうことを特徴とするメモリ内蔵ＬＳＩ０
JP9735983U 1983-06-23 1983-06-23 メモリ内蔵ｌｓｉ Pending JPS603999U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9735983U JPS603999U (ja) 1983-06-23 1983-06-23 メモリ内蔵ｌｓｉ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9735983U JPS603999U (ja) 1983-06-23 1983-06-23 メモリ内蔵ｌｓｉ

Publications (1)

Publication Number Publication Date
JPS603999U true JPS603999U (ja) 1985-01-12

Family

ID=30231620

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9735983U Pending JPS603999U (ja) 1983-06-23 1983-06-23 メモリ内蔵ｌｓｉ

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JP (1) JPS603999U (ja)

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