JPS6035829B2 - メモリ−装置 - Google Patents
メモリ−装置Info
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- JPS6035829B2 JPS6035829B2 JP51013051A JP1305176A JPS6035829B2 JP S6035829 B2 JPS6035829 B2 JP S6035829B2 JP 51013051 A JP51013051 A JP 51013051A JP 1305176 A JP1305176 A JP 1305176A JP S6035829 B2 JPS6035829 B2 JP S6035829B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Description
【発明の詳細な説明】
本発明は、ソース領域と、ドレィン領域と、メモリー部
とを夫々具備し、前記メモリー部に電荷を保持し得るよ
うにしたメモリー装置に関するものである。
とを夫々具備し、前記メモリー部に電荷を保持し得るよ
うにしたメモリー装置に関するものである。
従来此種のメモリーは不揮発メモリ−としてＩＣ化され
ている。
ている。
例えば第１図〜第３図に示すＭＮＯＳ型メモリーによれ
ば、Ｎ型半導体基板１に互いに対向した長手状のＰ十型
ソース領域２及びドレィン領域３が夫々設けられ、これ
ら両領域間においては半導体基板１上のＳｉ０２層４（
厚さ１００００Ａ程度）は薄いＳｉ０２層５（厚さ２５
Ａ程度）となっている。またＳｉ０２層４，５上にはＳ
ｉ３Ｎ４層６（厚さ６００Ａ程度）が一様に形成され、
更にこのＳｉ３Ｎ４層上には、ソース領域２及びドレィ
ン領域３に対しほぼ直角に交差した長手状のゲート電極
７が互いに平行に被着されている。従って薄いＳｉ０２
層５及びこの上のＳｉ３Ｎ４層６部分がゲート酸化膜で
あってメモリー部を機成し、この上に重なり合うゲート
電極７に対する電圧の印加によってＳｉ０２層５とＳｉ
３Ｎ４層６との界面に半導体基板１中の少数キャリャが
保持されるようなつている。つまりこのメモリーでは、
ソース領域２とドレィン領域３とを結ぶ第１の方向とは
直交する第２の方向に沿って、メモリー部が互いに間隔
を有するようにソース領域２及びドレィン領域３の間に
配置されている。このようなメモリ−では、各ゲート電
極７間には厚いＳｉ０２層４が存在しているが、第３図
に示す如く、この厚いＳｉ０２層４とメモリー部の薄い
Ｓｉ０２層５との境界部分は垂直な段差になっておらず
、Ｓｉ０２層５からＳｉ０２層４にかけて徐々に厚くな
る傾斜部８となっている。
ば、Ｎ型半導体基板１に互いに対向した長手状のＰ十型
ソース領域２及びドレィン領域３が夫々設けられ、これ
ら両領域間においては半導体基板１上のＳｉ０２層４（
厚さ１００００Ａ程度）は薄いＳｉ０２層５（厚さ２５
Ａ程度）となっている。またＳｉ０２層４，５上にはＳ
ｉ３Ｎ４層６（厚さ６００Ａ程度）が一様に形成され、
更にこのＳｉ３Ｎ４層上には、ソース領域２及びドレィ
ン領域３に対しほぼ直角に交差した長手状のゲート電極
７が互いに平行に被着されている。従って薄いＳｉ０２
層５及びこの上のＳｉ３Ｎ４層６部分がゲート酸化膜で
あってメモリー部を機成し、この上に重なり合うゲート
電極７に対する電圧の印加によってＳｉ０２層５とＳｉ
３Ｎ４層６との界面に半導体基板１中の少数キャリャが
保持されるようなつている。つまりこのメモリーでは、
ソース領域２とドレィン領域３とを結ぶ第１の方向とは
直交する第２の方向に沿って、メモリー部が互いに間隔
を有するようにソース領域２及びドレィン領域３の間に
配置されている。このようなメモリ−では、各ゲート電
極７間には厚いＳｉ０２層４が存在しているが、第３図
に示す如く、この厚いＳｉ０２層４とメモリー部の薄い
Ｓｉ０２層５との境界部分は垂直な段差になっておらず
、Ｓｉ０２層５からＳｉ０２層４にかけて徐々に厚くな
る傾斜部８となっている。
そしてゲート電極７はこの傾斜部から厚いＳｉ０２層４
にかけてその両側部が延びている。今、ゲート電極７に
負の電圧を印加して少数キャリャであるホールをＳｉ０
２層５とＳｉ３Ｎ４層６との界面にトラップ（捕獲）し
てメモリーする場合、ゲート電極７下において、厚いＳ
ｉ０２層４においては薄いＳｉ０２層５に比してトラツ
プされるキャリャの量が少なくなり、この結果、上述の
傾斜部８におけるＶＴＨのシフト量がメモリー部のＶＴ
Ｈのシフト量よりも小さくなる。
にかけてその両側部が延びている。今、ゲート電極７に
負の電圧を印加して少数キャリャであるホールをＳｉ０
２層５とＳｉ３Ｎ４層６との界面にトラップ（捕獲）し
てメモリーする場合、ゲート電極７下において、厚いＳ
ｉ０２層４においては薄いＳｉ０２層５に比してトラツ
プされるキャリャの量が少なくなり、この結果、上述の
傾斜部８におけるＶＴＨのシフト量がメモリー部のＶＴ
Ｈのシフト量よりも小さくなる。
これを第４図の等価回路で説明すると、例えば一１０Ｖ
とＶｒＨの高いメモリー部のＭＮＯＳ型メモリー９と、
例えば一３ＶとＶｒＨの低い傾斜部８のＭＮＯＳ型メモ
リー１０とがメモリ‐した“１”状態で並列に存在し、
メモリ‐しない“０”状態から“１”状態への低電流領
域のシフト量が第５図に示す如く小さくなる。従ってメ
モリ‐した状態では低電流領域で１。ｓが徐々に増大す
るが、これは傾斜部８を流れるリーク電流によるもので
ある。こうしてリーク電流が大きくなり、パワーロスが
多くなってしまうと共に、メモリー論出し回路の設計も
厳しくなる。この欠点を防止するために、第１図及び第
３図で示したように、メモリー部の幅Ｗ，に亘つて各ゲ
ート電極７間に高濃度のＮ＋型半導体領域１１を形成し
、これをチャンネルストッパーとして用いることが知ら
れている。しかしながら、チャンネルストッパー１ １
はメモリー部の幅Ｗ，に亘つているためにソース領域２
及びドレィン領域３との間の鹿璃雀を十分に取れないか
ら、耐圧が十分にはならない。然もチャンネルストッパ
ー１１の両端部はゲート電極７の両側端に位置している
から、傾斜部８によるリーク電流を十分に防止すること
が出来ない。また別のメモリーとして、第６図に示すも
のがあるが、これによれば、Ｐ型半導体基板１２にＰ＋
型のチャンネルストッパー１１を形成する断面のＳｉ０
２層５及びＳｉ３Ｎ４層６はメモリー部の絶縁層と同じ
厚みを有している。
とＶｒＨの高いメモリー部のＭＮＯＳ型メモリー９と、
例えば一３ＶとＶｒＨの低い傾斜部８のＭＮＯＳ型メモ
リー１０とがメモリ‐した“１”状態で並列に存在し、
メモリ‐しない“０”状態から“１”状態への低電流領
域のシフト量が第５図に示す如く小さくなる。従ってメ
モリ‐した状態では低電流領域で１。ｓが徐々に増大す
るが、これは傾斜部８を流れるリーク電流によるもので
ある。こうしてリーク電流が大きくなり、パワーロスが
多くなってしまうと共に、メモリー論出し回路の設計も
厳しくなる。この欠点を防止するために、第１図及び第
３図で示したように、メモリー部の幅Ｗ，に亘つて各ゲ
ート電極７間に高濃度のＮ＋型半導体領域１１を形成し
、これをチャンネルストッパーとして用いることが知ら
れている。しかしながら、チャンネルストッパー１ １
はメモリー部の幅Ｗ，に亘つているためにソース領域２
及びドレィン領域３との間の鹿璃雀を十分に取れないか
ら、耐圧が十分にはならない。然もチャンネルストッパ
ー１１の両端部はゲート電極７の両側端に位置している
から、傾斜部８によるリーク電流を十分に防止すること
が出来ない。また別のメモリーとして、第６図に示すも
のがあるが、これによれば、Ｐ型半導体基板１２にＰ＋
型のチャンネルストッパー１１を形成する断面のＳｉ０
２層５及びＳｉ３Ｎ４層６はメモリー部の絶縁層と同じ
厚みを有している。
そしてチャンネルストッパー１１を形成するには、ゲー
ト電極７をマスクとしてＢ＋のイオンビーム１２をイオ
ン注入するようにしているため、やはりメモリー部の幅
分のチャンネルストッパー１１が形成され、上述したと
同様に耐圧が低くなる。また、イオン注入後にアニール
によって活性化する際に、ゲート電極７は通常ＡＩから
なっていてこのＡＩの融点が５３０〜５４０つ○と低い
ために、アニールの温度はこれより高温であってはなら
ず、せいぜい５００ｑＣ程度である。従ってイオンビー
ムの注入量を３×１び５個／地と大量にしなければなら
ず、大型の注入装置が必要となり、注入時間も長くなる
。本発明は上述の如き欠陥を是正すべく発明されたもの
であって、半導体基板の表面に設けられている第１導電
型のソース領域と、前記半導体基板の前記表面に設けら
れている第１導電型のドレィン領域と、これらのソース
領域とドレィン領域とを結ぶ第１の方向とは直交する第
２の方向に沿って互いに間隔を有するように前記ソース
領域及び前記ドレィン領域の間に配置されているメモリ
ー部と、これらメモリー部の間において前記半導体基板
の表面に設けられている第２導電型のチャンネルストッ
パー領域とを夫々具備し、前記メモリー部は前記半導体
基板上に順次積層されている薄い絶縁層と電荷を保持し
得る絶縁層とゲート電極とを夫々有し、前記チャンネル
ストッパー領域は前記ソース領域及び前記ドレィン領域
の間のほぼ中央に位置するようにこれらのソース領域及
びドレィン領域から夫々ほぼ等距離ずつ離れており、前
記チャンネルストッパー領域の両端部は前記表面と直交
する方向において互いに隣り合う前記メモリー部の互い
に対向する側部と夫々重なり合っていることを特徴とす
るメモリー装置に係るものである。
ト電極７をマスクとしてＢ＋のイオンビーム１２をイオ
ン注入するようにしているため、やはりメモリー部の幅
分のチャンネルストッパー１１が形成され、上述したと
同様に耐圧が低くなる。また、イオン注入後にアニール
によって活性化する際に、ゲート電極７は通常ＡＩから
なっていてこのＡＩの融点が５３０〜５４０つ○と低い
ために、アニールの温度はこれより高温であってはなら
ず、せいぜい５００ｑＣ程度である。従ってイオンビー
ムの注入量を３×１び５個／地と大量にしなければなら
ず、大型の注入装置が必要となり、注入時間も長くなる
。本発明は上述の如き欠陥を是正すべく発明されたもの
であって、半導体基板の表面に設けられている第１導電
型のソース領域と、前記半導体基板の前記表面に設けら
れている第１導電型のドレィン領域と、これらのソース
領域とドレィン領域とを結ぶ第１の方向とは直交する第
２の方向に沿って互いに間隔を有するように前記ソース
領域及び前記ドレィン領域の間に配置されているメモリ
ー部と、これらメモリー部の間において前記半導体基板
の表面に設けられている第２導電型のチャンネルストッ
パー領域とを夫々具備し、前記メモリー部は前記半導体
基板上に順次積層されている薄い絶縁層と電荷を保持し
得る絶縁層とゲート電極とを夫々有し、前記チャンネル
ストッパー領域は前記ソース領域及び前記ドレィン領域
の間のほぼ中央に位置するようにこれらのソース領域及
びドレィン領域から夫々ほぼ等距離ずつ離れており、前
記チャンネルストッパー領域の両端部は前記表面と直交
する方向において互いに隣り合う前記メモリー部の互い
に対向する側部と夫々重なり合っていることを特徴とす
るメモリー装置に係るものである。
このように構成することによって、リーク電流を十分に
減少させ得てパワー。ス及び回路設計の点で有利となり
、耐圧を十分に取ることが出来、また製造工程も簡単と
なる。次に本発明をＩＣ化されたＭＮＯＳ型メモリーに
適用した実施例を第７図〜第１１図に付き述べる。
減少させ得てパワー。ス及び回路設計の点で有利となり
、耐圧を十分に取ることが出来、また製造工程も簡単と
なる。次に本発明をＩＣ化されたＭＮＯＳ型メモリーに
適用した実施例を第７図〜第１１図に付き述べる。
第７図〜第９図は本発明の第１の実施例を示すものであ
る。
る。
本実施例によるメモリーは第１図に示すものと共通部分
があるので、この共通部分には共通符号を付して説明を
省略する。
があるので、この共通部分には共通符号を付して説明を
省略する。
このメモリーにおいては、半導体基板１に設けられる高
濃度のＮ十型半導体領域からなるチャンネルストッパー
２１は互いに隣接するメモリー部又は薄いＳｉ０２層５
間にまたがる如くに形成されている。
濃度のＮ十型半導体領域からなるチャンネルストッパー
２１は互いに隣接するメモリー部又は薄いＳｉ０２層５
間にまたがる如くに形成されている。
即ちチャンネルストッパー２１は厚いＳｉ０２層４から
傾斜部８に及んでから更にその両端部は薄いＳｉ０２層
５にまで延びていて、メモリー部と重なり合っている。
またチャンネルストッパー２１の幅Ｗ２（即ちソース・
ドレイン間のチャンネル方向における長さ）はメモリー
部のＳｉ０２層５の幅Ｗ，よりも短く、かつこれらのチ
ャンネルストッパー２１はソース領域２及びドレィン領
域３から夫々ほぼ等距離ずつ離れている。このようにチ
ャンネルストッパー２１を形成すれば、その端部が上述
の傾斜部８下からメモＩＪ−部にまで及んでいるために
、メモリー状態（即ち“１”状態）において傾斜部８を
通じてのりーク電流を大中に減少させることが出来、パ
ワーロスが減少し、メモリー読出し回路も簡単になる。
またチャンネルストッパー２１はソース領域２及びドレ
ィン領域３の間のほぼ中央に位置しているから、チャン
ネルストッパー２１とソース領域２及びドレィン領域３
との間の距離を十分に取ることが出来る。従って、素子
を大きくすることなく耐圧を大きくすることが出来、ま
たチャンネルストッパー２１の位置ずれに対してその許
容範囲を大きくすることが出来るために製造工程を簡単
にすることが出来る。また本実施例によるチャンネルス
トッパ−２１の形成に際しては第６図に示したようなイ
オン注入法を用いる必要はなく、通常の拡散法によって
半導体基板１上に設けたマスクによりＮ十型不純物を高
濃度拡散し、しかる後に活性化処理する。
傾斜部８に及んでから更にその両端部は薄いＳｉ０２層
５にまで延びていて、メモリー部と重なり合っている。
またチャンネルストッパー２１の幅Ｗ２（即ちソース・
ドレイン間のチャンネル方向における長さ）はメモリー
部のＳｉ０２層５の幅Ｗ，よりも短く、かつこれらのチ
ャンネルストッパー２１はソース領域２及びドレィン領
域３から夫々ほぼ等距離ずつ離れている。このようにチ
ャンネルストッパー２１を形成すれば、その端部が上述
の傾斜部８下からメモＩＪ−部にまで及んでいるために
、メモリー状態（即ち“１”状態）において傾斜部８を
通じてのりーク電流を大中に減少させることが出来、パ
ワーロスが減少し、メモリー読出し回路も簡単になる。
またチャンネルストッパー２１はソース領域２及びドレ
ィン領域３の間のほぼ中央に位置しているから、チャン
ネルストッパー２１とソース領域２及びドレィン領域３
との間の距離を十分に取ることが出来る。従って、素子
を大きくすることなく耐圧を大きくすることが出来、ま
たチャンネルストッパー２１の位置ずれに対してその許
容範囲を大きくすることが出来るために製造工程を簡単
にすることが出来る。また本実施例によるチャンネルス
トッパ−２１の形成に際しては第６図に示したようなイ
オン注入法を用いる必要はなく、通常の拡散法によって
半導体基板１上に設けたマスクによりＮ十型不純物を高
濃度拡散し、しかる後に活性化処理する。
そしてこの後に上述のＳｊ３Ｎ４層６上にＡＩを蒸着し
て所定部分をエッチング除去し、ゲート電極７を形成す
る。従ってチャンネルストッパー２１の活性化の時点で
はゲート電極７が禾だ存在していないから、処理温度を
十分に上げることが出来、第６図に示す方法に比べて工
程に要する装置及び時間等の点で大中に簡略化すること
が出来る。次に本発明の第２の実施例を第１０図に付き
述べる。本実例によれば、チャンネルストッパー３１は
第９図に示すチャンネルストッパー２１の中間部分を除
去したような形状になっている。
て所定部分をエッチング除去し、ゲート電極７を形成す
る。従ってチャンネルストッパー２１の活性化の時点で
はゲート電極７が禾だ存在していないから、処理温度を
十分に上げることが出来、第６図に示す方法に比べて工
程に要する装置及び時間等の点で大中に簡略化すること
が出来る。次に本発明の第２の実施例を第１０図に付き
述べる。本実例によれば、チャンネルストッパー３１は
第９図に示すチャンネルストッパー２１の中間部分を除
去したような形状になっている。
即ち、一方のチャンネルストッパー３１はメモリー部の
Ｓｉ０２層５に重なり合った状態で傾斜部８を十分に含
んで厚いＳｉ０２層４にまで右方向に延び、また他方の
チャンネルストッパー３１はやはりＳｊ０２層５に重な
り合った状態で傾斜部８を十分に含んで厚いＳｉ０２層
４にまで左方向に延びている。従って本実施例におても
、チャンネルストッパー３１が傾斜部８下に存在し、し
かもソース領域２及びドレィン領域３のほぼ中央に位置
しているから、前記第１の実施例と同様の効果を得るこ
とが出来る。次に本発明の第３の実施例を第１１図に付
き述べる。
Ｓｉ０２層５に重なり合った状態で傾斜部８を十分に含
んで厚いＳｉ０２層４にまで右方向に延び、また他方の
チャンネルストッパー３１はやはりＳｊ０２層５に重な
り合った状態で傾斜部８を十分に含んで厚いＳｉ０２層
４にまで左方向に延びている。従って本実施例におても
、チャンネルストッパー３１が傾斜部８下に存在し、し
かもソース領域２及びドレィン領域３のほぼ中央に位置
しているから、前記第１の実施例と同様の効果を得るこ
とが出来る。次に本発明の第３の実施例を第１１図に付
き述べる。
本実施例によれば、前記第１及び第２の実施例とは違っ
て、チャンネルストッパー４１が形成される断面におい
てＳｉ０２層４５はメモリー部のＳｉ０２層と同じ厚さ
を有しており、更にこの上のＳｉ３Ｎ４層４６は６００
Ａ程度の厚さで一様に形成されている。
て、チャンネルストッパー４１が形成される断面におい
てＳｉ０２層４５はメモリー部のＳｉ０２層と同じ厚さ
を有しており、更にこの上のＳｉ３Ｎ４層４６は６００
Ａ程度の厚さで一様に形成されている。
この場合、ゲート電極７下の絶縁層がメモｌｉ−部とし
て作用するが、チャンネルストッパー４１は第９図に示
したと同様に、互いに隣接するメモリー部間に存在し、
かつその両端部はメモリー部と重なり合っている。
て作用するが、チャンネルストッパー４１は第９図に示
したと同様に、互いに隣接するメモリー部間に存在し、
かつその両端部はメモリー部と重なり合っている。
従って、上述の傾斜部８のある場合とは違うが、やはり
メモリー部の周辺を通じてのりーク電流を減少させるこ
とが出来、然もチャンネルストッパー４１がソース及び
ドレィンから十分離れるようにその幅も選定されている
から耐圧も大きく取れる。
メモリー部の周辺を通じてのりーク電流を減少させるこ
とが出来、然もチャンネルストッパー４１がソース及び
ドレィンから十分離れるようにその幅も選定されている
から耐圧も大きく取れる。
更にまたイオン注入法を用いることなくチャンネルスト
ッパー４１を形成するようにしているから工程を簡略化
出来る。なお本実施例によるチャンネルストッパーを前
記第２の実施例と同様に２つに分割することも出来る。
ッパー４１を形成するようにしているから工程を簡略化
出来る。なお本実施例によるチャンネルストッパーを前
記第２の実施例と同様に２つに分割することも出来る。
以上本発明を実施例に基し、て説明したが、本発明はこ
れら実施例に限定されるものではなく、その技術的思想
に基いて更に変形が可能であることが理解されよう。
れら実施例に限定されるものではなく、その技術的思想
に基いて更に変形が可能であることが理解されよう。
例えば、チャンネルストッパーのサイズはリーク電流の
減少及び耐圧向上のために様々に変更してよい。また、
Ｓｉ０２層上の絶縁層としてＳｊ３Ｎ４以外にもＳｉ州
ｙ０ｚや山２０３等からなるものを用いてもよい。また
導電型の変換も勿論可能である。本発明は上述の如く、
互いに隣り合うメモリ−部の互いに対向する側部とチャ
ンネルストッパー領域の両端部とが半導体基板の表面と
直交する方向において夫々重なり合うように構成してい
るので、メモリー部の周辺を通じてのりーク電流を減少
させることが出釆、パワーロス、回路設計の点で有利と
なる。
減少及び耐圧向上のために様々に変更してよい。また、
Ｓｉ０２層上の絶縁層としてＳｊ３Ｎ４以外にもＳｉ州
ｙ０ｚや山２０３等からなるものを用いてもよい。また
導電型の変換も勿論可能である。本発明は上述の如く、
互いに隣り合うメモリ−部の互いに対向する側部とチャ
ンネルストッパー領域の両端部とが半導体基板の表面と
直交する方向において夫々重なり合うように構成してい
るので、メモリー部の周辺を通じてのりーク電流を減少
させることが出釆、パワーロス、回路設計の点で有利と
なる。
またチャンネルストッパー領域をソース領域及びドレィ
ン領域の間のほぼ中央に位置させるように構成している
ので、チャンネルストッパー領域とソース領域及びドレ
ィン領域との間の距離を十分に取ることが出来て、素子
を大きくすることなく耐圧を大中に向上させることが出
来ると共に、チャンネルストッパー領域の位置ずれに対
してその許容範囲を大きくすることが出釆るために製造
工程を簡単にすることが出来る。
ン領域の間のほぼ中央に位置させるように構成している
ので、チャンネルストッパー領域とソース領域及びドレ
ィン領域との間の距離を十分に取ることが出来て、素子
を大きくすることなく耐圧を大中に向上させることが出
来ると共に、チャンネルストッパー領域の位置ずれに対
してその許容範囲を大きくすることが出釆るために製造
工程を簡単にすることが出来る。
然も従来のようにチャンネルストッパー領域をイオン注
入法によって形成しなくて済むから、アニーリング等の
点からみて工程を簡略化することが出来る。
入法によって形成しなくて済むから、アニーリング等の
点からみて工程を簡略化することが出来る。
第１図〜第５図は従釆例を示すものであって、第１図は
ＭＮＯＳ型メモリーの一部分の平面図、第２図は第１図
における０ーロ線断面図、第３図は第１図におけるｍ−
ｍ線一部拡大断面図、第４図はメモリー部及びこの周辺
に関する等価回路図、第５図はメモリー状態におけるＶ
ＴＨのシフトを示す曲線図である。 第６図は別の従来例を示すものであって、ＭＮＯＳ型メ
モリーの一部分の断面図である。第７図〜第１１図は本
発明をＩＣ化されたＭ皿ＯＳ型メモリーに適用した実施
例を示すものであって、第７図は第１の実施例によるメ
モリーの一部分の平面図、第８図は第７図における風一
風線断面図、第９図は第７図におけるＫ−Ｘ線一部拡大
断面図、第１０図は第２の実施例によるメモリーの一部
分の拡大断面図、第１１図は第３の実施例によるメモリ
ーの一部分の断面図である。なお図面に用いられている
符号において、２はソース領域、３はドレィン領域、７
はゲート電極、８は傾斜部、２１，３１，４１はチャン
ネルストッパーである。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図
ＭＮＯＳ型メモリーの一部分の平面図、第２図は第１図
における０ーロ線断面図、第３図は第１図におけるｍ−
ｍ線一部拡大断面図、第４図はメモリー部及びこの周辺
に関する等価回路図、第５図はメモリー状態におけるＶ
ＴＨのシフトを示す曲線図である。 第６図は別の従来例を示すものであって、ＭＮＯＳ型メ
モリーの一部分の断面図である。第７図〜第１１図は本
発明をＩＣ化されたＭ皿ＯＳ型メモリーに適用した実施
例を示すものであって、第７図は第１の実施例によるメ
モリーの一部分の平面図、第８図は第７図における風一
風線断面図、第９図は第７図におけるＫ−Ｘ線一部拡大
断面図、第１０図は第２の実施例によるメモリーの一部
分の拡大断面図、第１１図は第３の実施例によるメモリ
ーの一部分の断面図である。なお図面に用いられている
符号において、２はソース領域、３はドレィン領域、７
はゲート電極、８は傾斜部、２１，３１，４１はチャン
ネルストッパーである。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図
Claims (1)
- １ 半導体基板の表面に設けられている第１導電型のソ
ース領域と、前記半導体基板の前記表面に設けられてい
る第１導電型のドレイン領域と、これらのソース領域と
ドレイン領域とを結ぶ第１の方向とは直交する第２の方
向に沿つて互いに間隔を有するように前記ソース領域及
び前記ドレイン領域の間に配置されているメモリー部と
、これらのメモリー部の間において前記半導体基板の表
面に設けられている第２導電型のチヤンネルストツパー
領域とを夫々具備し、前記メモリー部は前記半導体基板
上に順次積層されている薄い絶縁層と電荷を保持し得る
絶縁層とゲート電極とを夫々有し、前記チヤンネルスト
ツパー領域は前記ソース領域及び前記ドレイン領域の間
のほぼ中央に位置するようにこれらのソース領域及びド
レイン領域から夫々ほぼ等距離ずつ離れており、前記チ
ヤンネルストツパー領域の両端部は前記表面と直交する
方向において互いに隣り合う前記メモリー部の互いに対
向する側部と夫々重なり合つていることを特徴とするメ
モリー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51013051A JPS6035829B2 (ja) | 1976-02-09 | 1976-02-09 | メモリ−装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51013051A JPS6035829B2 (ja) | 1976-02-09 | 1976-02-09 | メモリ−装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5296875A JPS5296875A (en) | 1977-08-15 |
| JPS6035829B2 true JPS6035829B2 (ja) | 1985-08-16 |
Family
ID=11822317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51013051A Expired JPS6035829B2 (ja) | 1976-02-09 | 1976-02-09 | メモリ−装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035829B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323341B2 (ja) * | 1983-10-13 | 1988-05-16 | Riken Keikinzoku Kogyo Kk | |
| JPH0421779B2 (ja) * | 1986-04-25 | 1992-04-13 | Tsuzuki Kk | |
| JPH0513220B2 (ja) * | 1986-04-11 | 1993-02-22 | Riken Keikinzoku Kogyo Kk | |
| JPH0510097Y2 (ja) * | 1988-03-15 | 1993-03-12 | ||
| JPH0520827Y2 (ja) * | 1989-03-24 | 1993-05-28 | ||
| JPH0544505B2 (ja) * | 1986-04-11 | 1993-07-06 | Riken Keikinzoku Kogyo Kk | |
| JPH0544420Y2 (ja) * | 1988-07-20 | 1993-11-11 |
-
1976
- 1976-02-09 JP JP51013051A patent/JPS6035829B2/ja not_active Expired
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323341B2 (ja) * | 1983-10-13 | 1988-05-16 | Riken Keikinzoku Kogyo Kk | |
| JPH0513220B2 (ja) * | 1986-04-11 | 1993-02-22 | Riken Keikinzoku Kogyo Kk | |
| JPH0544505B2 (ja) * | 1986-04-11 | 1993-07-06 | Riken Keikinzoku Kogyo Kk | |
| JPH0421779B2 (ja) * | 1986-04-25 | 1992-04-13 | Tsuzuki Kk | |
| JPH0510097Y2 (ja) * | 1988-03-15 | 1993-03-12 | ||
| JPH0544420Y2 (ja) * | 1988-07-20 | 1993-11-11 | ||
| JPH0520827Y2 (ja) * | 1989-03-24 | 1993-05-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5296875A (en) | 1977-08-15 |
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