JPS6035829B2 - メモリ−装置 - Google Patents
メモリ−装置Info
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- JPS6035829B2 JPS6035829B2 JP51013051A JP1305176A JPS6035829B2 JP S6035829 B2 JPS6035829 B2 JP S6035829B2 JP 51013051 A JP51013051 A JP 51013051A JP 1305176 A JP1305176 A JP 1305176A JP S6035829 B2 JPS6035829 B2 JP S6035829B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Description
【発明の詳細な説明】
本発明は、ソース領域と、ドレィン領域と、メモリー部
とを夫々具備し、前記メモリー部に電荷を保持し得るよ
うにしたメモリー装置に関するものである。
とを夫々具備し、前記メモリー部に電荷を保持し得るよ
うにしたメモリー装置に関するものである。
従来此種のメモリーは不揮発メモリ−としてIC化され
ている。
ている。
例えば第1図〜第3図に示すMNOS型メモリーによれ
ば、N型半導体基板1に互いに対向した長手状のP十型
ソース領域2及びドレィン領域3が夫々設けられ、これ
ら両領域間においては半導体基板1上のSi02層4(
厚さ10000A程度)は薄いSi02層5(厚さ25
A程度)となっている。またSi02層4,5上にはS
i3N4層6(厚さ600A程度)が一様に形成され、
更にこのSi3N4層上には、ソース領域2及びドレィ
ン領域3に対しほぼ直角に交差した長手状のゲート電極
7が互いに平行に被着されている。従って薄いSi02
層5及びこの上のSi3N4層6部分がゲート酸化膜で
あってメモリー部を機成し、この上に重なり合うゲート
電極7に対する電圧の印加によってSi02層5とSi
3N4層6との界面に半導体基板1中の少数キャリャが
保持されるようなつている。つまりこのメモリーでは、
ソース領域2とドレィン領域3とを結ぶ第1の方向とは
直交する第2の方向に沿って、メモリー部が互いに間隔
を有するようにソース領域2及びドレィン領域3の間に
配置されている。このようなメモリ−では、各ゲート電
極7間には厚いSi02層4が存在しているが、第3図
に示す如く、この厚いSi02層4とメモリー部の薄い
Si02層5との境界部分は垂直な段差になっておらず
、Si02層5からSi02層4にかけて徐々に厚くな
る傾斜部8となっている。
ば、N型半導体基板1に互いに対向した長手状のP十型
ソース領域2及びドレィン領域3が夫々設けられ、これ
ら両領域間においては半導体基板1上のSi02層4(
厚さ10000A程度)は薄いSi02層5(厚さ25
A程度)となっている。またSi02層4,5上にはS
i3N4層6(厚さ600A程度)が一様に形成され、
更にこのSi3N4層上には、ソース領域2及びドレィ
ン領域3に対しほぼ直角に交差した長手状のゲート電極
7が互いに平行に被着されている。従って薄いSi02
層5及びこの上のSi3N4層6部分がゲート酸化膜で
あってメモリー部を機成し、この上に重なり合うゲート
電極7に対する電圧の印加によってSi02層5とSi
3N4層6との界面に半導体基板1中の少数キャリャが
保持されるようなつている。つまりこのメモリーでは、
ソース領域2とドレィン領域3とを結ぶ第1の方向とは
直交する第2の方向に沿って、メモリー部が互いに間隔
を有するようにソース領域2及びドレィン領域3の間に
配置されている。このようなメモリ−では、各ゲート電
極7間には厚いSi02層4が存在しているが、第3図
に示す如く、この厚いSi02層4とメモリー部の薄い
Si02層5との境界部分は垂直な段差になっておらず
、Si02層5からSi02層4にかけて徐々に厚くな
る傾斜部8となっている。
そしてゲート電極7はこの傾斜部から厚いSi02層4
にかけてその両側部が延びている。今、ゲート電極7に
負の電圧を印加して少数キャリャであるホールをSi0
2層5とSi3N4層6との界面にトラップ(捕獲)し
てメモリーする場合、ゲート電極7下において、厚いS
i02層4においては薄いSi02層5に比してトラツ
プされるキャリャの量が少なくなり、この結果、上述の
傾斜部8におけるVTHのシフト量がメモリー部のVT
Hのシフト量よりも小さくなる。
にかけてその両側部が延びている。今、ゲート電極7に
負の電圧を印加して少数キャリャであるホールをSi0
2層5とSi3N4層6との界面にトラップ(捕獲)し
てメモリーする場合、ゲート電極7下において、厚いS
i02層4においては薄いSi02層5に比してトラツ
プされるキャリャの量が少なくなり、この結果、上述の
傾斜部8におけるVTHのシフト量がメモリー部のVT
Hのシフト量よりも小さくなる。
これを第4図の等価回路で説明すると、例えば一10V
とVrHの高いメモリー部のMNOS型メモリー9と、
例えば一3VとVrHの低い傾斜部8のMNOS型メモ
リー10とがメモリ‐した“1”状態で並列に存在し、
メモリ‐しない“0”状態から“1”状態への低電流領
域のシフト量が第5図に示す如く小さくなる。従ってメ
モリ‐した状態では低電流領域で1。sが徐々に増大す
るが、これは傾斜部8を流れるリーク電流によるもので
ある。こうしてリーク電流が大きくなり、パワーロスが
多くなってしまうと共に、メモリー論出し回路の設計も
厳しくなる。この欠点を防止するために、第1図及び第
3図で示したように、メモリー部の幅W,に亘つて各ゲ
ート電極7間に高濃度のN+型半導体領域11を形成し
、これをチャンネルストッパーとして用いることが知ら
れている。しかしながら、チャンネルストッパー1 1
はメモリー部の幅W,に亘つているためにソース領域2
及びドレィン領域3との間の鹿璃雀を十分に取れないか
ら、耐圧が十分にはならない。然もチャンネルストッパ
ー11の両端部はゲート電極7の両側端に位置している
から、傾斜部8によるリーク電流を十分に防止すること
が出来ない。また別のメモリーとして、第6図に示すも
のがあるが、これによれば、P型半導体基板12にP+
型のチャンネルストッパー11を形成する断面のSi0
2層5及びSi3N4層6はメモリー部の絶縁層と同じ
厚みを有している。
とVrHの高いメモリー部のMNOS型メモリー9と、
例えば一3VとVrHの低い傾斜部8のMNOS型メモ
リー10とがメモリ‐した“1”状態で並列に存在し、
メモリ‐しない“0”状態から“1”状態への低電流領
域のシフト量が第5図に示す如く小さくなる。従ってメ
モリ‐した状態では低電流領域で1。sが徐々に増大す
るが、これは傾斜部8を流れるリーク電流によるもので
ある。こうしてリーク電流が大きくなり、パワーロスが
多くなってしまうと共に、メモリー論出し回路の設計も
厳しくなる。この欠点を防止するために、第1図及び第
3図で示したように、メモリー部の幅W,に亘つて各ゲ
ート電極7間に高濃度のN+型半導体領域11を形成し
、これをチャンネルストッパーとして用いることが知ら
れている。しかしながら、チャンネルストッパー1 1
はメモリー部の幅W,に亘つているためにソース領域2
及びドレィン領域3との間の鹿璃雀を十分に取れないか
ら、耐圧が十分にはならない。然もチャンネルストッパ
ー11の両端部はゲート電極7の両側端に位置している
から、傾斜部8によるリーク電流を十分に防止すること
が出来ない。また別のメモリーとして、第6図に示すも
のがあるが、これによれば、P型半導体基板12にP+
型のチャンネルストッパー11を形成する断面のSi0
2層5及びSi3N4層6はメモリー部の絶縁層と同じ
厚みを有している。
そしてチャンネルストッパー11を形成するには、ゲー
ト電極7をマスクとしてB+のイオンビーム12をイオ
ン注入するようにしているため、やはりメモリー部の幅
分のチャンネルストッパー11が形成され、上述したと
同様に耐圧が低くなる。また、イオン注入後にアニール
によって活性化する際に、ゲート電極7は通常AIから
なっていてこのAIの融点が530〜540つ○と低い
ために、アニールの温度はこれより高温であってはなら
ず、せいぜい500qC程度である。従ってイオンビー
ムの注入量を3×1び5個/地と大量にしなければなら
ず、大型の注入装置が必要となり、注入時間も長くなる
。本発明は上述の如き欠陥を是正すべく発明されたもの
であって、半導体基板の表面に設けられている第1導電
型のソース領域と、前記半導体基板の前記表面に設けら
れている第1導電型のドレィン領域と、これらのソース
領域とドレィン領域とを結ぶ第1の方向とは直交する第
2の方向に沿って互いに間隔を有するように前記ソース
領域及び前記ドレィン領域の間に配置されているメモリ
ー部と、これらメモリー部の間において前記半導体基板
の表面に設けられている第2導電型のチャンネルストッ
パー領域とを夫々具備し、前記メモリー部は前記半導体
基板上に順次積層されている薄い絶縁層と電荷を保持し
得る絶縁層とゲート電極とを夫々有し、前記チャンネル
ストッパー領域は前記ソース領域及び前記ドレィン領域
の間のほぼ中央に位置するようにこれらのソース領域及
びドレィン領域から夫々ほぼ等距離ずつ離れており、前
記チャンネルストッパー領域の両端部は前記表面と直交
する方向において互いに隣り合う前記メモリー部の互い
に対向する側部と夫々重なり合っていることを特徴とす
るメモリー装置に係るものである。
ト電極7をマスクとしてB+のイオンビーム12をイオ
ン注入するようにしているため、やはりメモリー部の幅
分のチャンネルストッパー11が形成され、上述したと
同様に耐圧が低くなる。また、イオン注入後にアニール
によって活性化する際に、ゲート電極7は通常AIから
なっていてこのAIの融点が530〜540つ○と低い
ために、アニールの温度はこれより高温であってはなら
ず、せいぜい500qC程度である。従ってイオンビー
ムの注入量を3×1び5個/地と大量にしなければなら
ず、大型の注入装置が必要となり、注入時間も長くなる
。本発明は上述の如き欠陥を是正すべく発明されたもの
であって、半導体基板の表面に設けられている第1導電
型のソース領域と、前記半導体基板の前記表面に設けら
れている第1導電型のドレィン領域と、これらのソース
領域とドレィン領域とを結ぶ第1の方向とは直交する第
2の方向に沿って互いに間隔を有するように前記ソース
領域及び前記ドレィン領域の間に配置されているメモリ
ー部と、これらメモリー部の間において前記半導体基板
の表面に設けられている第2導電型のチャンネルストッ
パー領域とを夫々具備し、前記メモリー部は前記半導体
基板上に順次積層されている薄い絶縁層と電荷を保持し
得る絶縁層とゲート電極とを夫々有し、前記チャンネル
ストッパー領域は前記ソース領域及び前記ドレィン領域
の間のほぼ中央に位置するようにこれらのソース領域及
びドレィン領域から夫々ほぼ等距離ずつ離れており、前
記チャンネルストッパー領域の両端部は前記表面と直交
する方向において互いに隣り合う前記メモリー部の互い
に対向する側部と夫々重なり合っていることを特徴とす
るメモリー装置に係るものである。
このように構成することによって、リーク電流を十分に
減少させ得てパワー。ス及び回路設計の点で有利となり
、耐圧を十分に取ることが出来、また製造工程も簡単と
なる。次に本発明をIC化されたMNOS型メモリーに
適用した実施例を第7図〜第11図に付き述べる。
減少させ得てパワー。ス及び回路設計の点で有利となり
、耐圧を十分に取ることが出来、また製造工程も簡単と
なる。次に本発明をIC化されたMNOS型メモリーに
適用した実施例を第7図〜第11図に付き述べる。
第7図〜第9図は本発明の第1の実施例を示すものであ
る。
る。
本実施例によるメモリーは第1図に示すものと共通部分
があるので、この共通部分には共通符号を付して説明を
省略する。
があるので、この共通部分には共通符号を付して説明を
省略する。
このメモリーにおいては、半導体基板1に設けられる高
濃度のN十型半導体領域からなるチャンネルストッパー
21は互いに隣接するメモリー部又は薄いSi02層5
間にまたがる如くに形成されている。
濃度のN十型半導体領域からなるチャンネルストッパー
21は互いに隣接するメモリー部又は薄いSi02層5
間にまたがる如くに形成されている。
即ちチャンネルストッパー21は厚いSi02層4から
傾斜部8に及んでから更にその両端部は薄いSi02層
5にまで延びていて、メモリー部と重なり合っている。
またチャンネルストッパー21の幅W2(即ちソース・
ドレイン間のチャンネル方向における長さ)はメモリー
部のSi02層5の幅W,よりも短く、かつこれらのチ
ャンネルストッパー21はソース領域2及びドレィン領
域3から夫々ほぼ等距離ずつ離れている。このようにチ
ャンネルストッパー21を形成すれば、その端部が上述
の傾斜部8下からメモIJ−部にまで及んでいるために
、メモリー状態(即ち“1”状態)において傾斜部8を
通じてのりーク電流を大中に減少させることが出来、パ
ワーロスが減少し、メモリー読出し回路も簡単になる。
またチャンネルストッパー21はソース領域2及びドレ
ィン領域3の間のほぼ中央に位置しているから、チャン
ネルストッパー21とソース領域2及びドレィン領域3
との間の距離を十分に取ることが出来る。従って、素子
を大きくすることなく耐圧を大きくすることが出来、ま
たチャンネルストッパー21の位置ずれに対してその許
容範囲を大きくすることが出来るために製造工程を簡単
にすることが出来る。また本実施例によるチャンネルス
トッパ−21の形成に際しては第6図に示したようなイ
オン注入法を用いる必要はなく、通常の拡散法によって
半導体基板1上に設けたマスクによりN十型不純物を高
濃度拡散し、しかる後に活性化処理する。
傾斜部8に及んでから更にその両端部は薄いSi02層
5にまで延びていて、メモリー部と重なり合っている。
またチャンネルストッパー21の幅W2(即ちソース・
ドレイン間のチャンネル方向における長さ)はメモリー
部のSi02層5の幅W,よりも短く、かつこれらのチ
ャンネルストッパー21はソース領域2及びドレィン領
域3から夫々ほぼ等距離ずつ離れている。このようにチ
ャンネルストッパー21を形成すれば、その端部が上述
の傾斜部8下からメモIJ−部にまで及んでいるために
、メモリー状態(即ち“1”状態)において傾斜部8を
通じてのりーク電流を大中に減少させることが出来、パ
ワーロスが減少し、メモリー読出し回路も簡単になる。
またチャンネルストッパー21はソース領域2及びドレ
ィン領域3の間のほぼ中央に位置しているから、チャン
ネルストッパー21とソース領域2及びドレィン領域3
との間の距離を十分に取ることが出来る。従って、素子
を大きくすることなく耐圧を大きくすることが出来、ま
たチャンネルストッパー21の位置ずれに対してその許
容範囲を大きくすることが出来るために製造工程を簡単
にすることが出来る。また本実施例によるチャンネルス
トッパ−21の形成に際しては第6図に示したようなイ
オン注入法を用いる必要はなく、通常の拡散法によって
半導体基板1上に設けたマスクによりN十型不純物を高
濃度拡散し、しかる後に活性化処理する。
そしてこの後に上述のSj3N4層6上にAIを蒸着し
て所定部分をエッチング除去し、ゲート電極7を形成す
る。従ってチャンネルストッパー21の活性化の時点で
はゲート電極7が禾だ存在していないから、処理温度を
十分に上げることが出来、第6図に示す方法に比べて工
程に要する装置及び時間等の点で大中に簡略化すること
が出来る。次に本発明の第2の実施例を第10図に付き
述べる。本実例によれば、チャンネルストッパー31は
第9図に示すチャンネルストッパー21の中間部分を除
去したような形状になっている。
て所定部分をエッチング除去し、ゲート電極7を形成す
る。従ってチャンネルストッパー21の活性化の時点で
はゲート電極7が禾だ存在していないから、処理温度を
十分に上げることが出来、第6図に示す方法に比べて工
程に要する装置及び時間等の点で大中に簡略化すること
が出来る。次に本発明の第2の実施例を第10図に付き
述べる。本実例によれば、チャンネルストッパー31は
第9図に示すチャンネルストッパー21の中間部分を除
去したような形状になっている。
即ち、一方のチャンネルストッパー31はメモリー部の
Si02層5に重なり合った状態で傾斜部8を十分に含
んで厚いSi02層4にまで右方向に延び、また他方の
チャンネルストッパー31はやはりSj02層5に重な
り合った状態で傾斜部8を十分に含んで厚いSi02層
4にまで左方向に延びている。従って本実施例におても
、チャンネルストッパー31が傾斜部8下に存在し、し
かもソース領域2及びドレィン領域3のほぼ中央に位置
しているから、前記第1の実施例と同様の効果を得るこ
とが出来る。次に本発明の第3の実施例を第11図に付
き述べる。
Si02層5に重なり合った状態で傾斜部8を十分に含
んで厚いSi02層4にまで右方向に延び、また他方の
チャンネルストッパー31はやはりSj02層5に重な
り合った状態で傾斜部8を十分に含んで厚いSi02層
4にまで左方向に延びている。従って本実施例におても
、チャンネルストッパー31が傾斜部8下に存在し、し
かもソース領域2及びドレィン領域3のほぼ中央に位置
しているから、前記第1の実施例と同様の効果を得るこ
とが出来る。次に本発明の第3の実施例を第11図に付
き述べる。
本実施例によれば、前記第1及び第2の実施例とは違っ
て、チャンネルストッパー41が形成される断面におい
てSi02層45はメモリー部のSi02層と同じ厚さ
を有しており、更にこの上のSi3N4層46は600
A程度の厚さで一様に形成されている。
て、チャンネルストッパー41が形成される断面におい
てSi02層45はメモリー部のSi02層と同じ厚さ
を有しており、更にこの上のSi3N4層46は600
A程度の厚さで一様に形成されている。
この場合、ゲート電極7下の絶縁層がメモli−部とし
て作用するが、チャンネルストッパー41は第9図に示
したと同様に、互いに隣接するメモリー部間に存在し、
かつその両端部はメモリー部と重なり合っている。
て作用するが、チャンネルストッパー41は第9図に示
したと同様に、互いに隣接するメモリー部間に存在し、
かつその両端部はメモリー部と重なり合っている。
従って、上述の傾斜部8のある場合とは違うが、やはり
メモリー部の周辺を通じてのりーク電流を減少させるこ
とが出来、然もチャンネルストッパー41がソース及び
ドレィンから十分離れるようにその幅も選定されている
から耐圧も大きく取れる。
メモリー部の周辺を通じてのりーク電流を減少させるこ
とが出来、然もチャンネルストッパー41がソース及び
ドレィンから十分離れるようにその幅も選定されている
から耐圧も大きく取れる。
更にまたイオン注入法を用いることなくチャンネルスト
ッパー41を形成するようにしているから工程を簡略化
出来る。なお本実施例によるチャンネルストッパーを前
記第2の実施例と同様に2つに分割することも出来る。
ッパー41を形成するようにしているから工程を簡略化
出来る。なお本実施例によるチャンネルストッパーを前
記第2の実施例と同様に2つに分割することも出来る。
以上本発明を実施例に基し、て説明したが、本発明はこ
れら実施例に限定されるものではなく、その技術的思想
に基いて更に変形が可能であることが理解されよう。
れら実施例に限定されるものではなく、その技術的思想
に基いて更に変形が可能であることが理解されよう。
例えば、チャンネルストッパーのサイズはリーク電流の
減少及び耐圧向上のために様々に変更してよい。また、
Si02層上の絶縁層としてSj3N4以外にもSi州
y0zや山203等からなるものを用いてもよい。また
導電型の変換も勿論可能である。本発明は上述の如く、
互いに隣り合うメモリ−部の互いに対向する側部とチャ
ンネルストッパー領域の両端部とが半導体基板の表面と
直交する方向において夫々重なり合うように構成してい
るので、メモリー部の周辺を通じてのりーク電流を減少
させることが出釆、パワーロス、回路設計の点で有利と
なる。
減少及び耐圧向上のために様々に変更してよい。また、
Si02層上の絶縁層としてSj3N4以外にもSi州
y0zや山203等からなるものを用いてもよい。また
導電型の変換も勿論可能である。本発明は上述の如く、
互いに隣り合うメモリ−部の互いに対向する側部とチャ
ンネルストッパー領域の両端部とが半導体基板の表面と
直交する方向において夫々重なり合うように構成してい
るので、メモリー部の周辺を通じてのりーク電流を減少
させることが出釆、パワーロス、回路設計の点で有利と
なる。
またチャンネルストッパー領域をソース領域及びドレィ
ン領域の間のほぼ中央に位置させるように構成している
ので、チャンネルストッパー領域とソース領域及びドレ
ィン領域との間の距離を十分に取ることが出来て、素子
を大きくすることなく耐圧を大中に向上させることが出
来ると共に、チャンネルストッパー領域の位置ずれに対
してその許容範囲を大きくすることが出釆るために製造
工程を簡単にすることが出来る。
ン領域の間のほぼ中央に位置させるように構成している
ので、チャンネルストッパー領域とソース領域及びドレ
ィン領域との間の距離を十分に取ることが出来て、素子
を大きくすることなく耐圧を大中に向上させることが出
来ると共に、チャンネルストッパー領域の位置ずれに対
してその許容範囲を大きくすることが出釆るために製造
工程を簡単にすることが出来る。
然も従来のようにチャンネルストッパー領域をイオン注
入法によって形成しなくて済むから、アニーリング等の
点からみて工程を簡略化することが出来る。
入法によって形成しなくて済むから、アニーリング等の
点からみて工程を簡略化することが出来る。
第1図〜第5図は従釆例を示すものであって、第1図は
MNOS型メモリーの一部分の平面図、第2図は第1図
における0ーロ線断面図、第3図は第1図におけるm−
m線一部拡大断面図、第4図はメモリー部及びこの周辺
に関する等価回路図、第5図はメモリー状態におけるV
THのシフトを示す曲線図である。 第6図は別の従来例を示すものであって、MNOS型メ
モリーの一部分の断面図である。第7図〜第11図は本
発明をIC化されたM皿OS型メモリーに適用した実施
例を示すものであって、第7図は第1の実施例によるメ
モリーの一部分の平面図、第8図は第7図における風一
風線断面図、第9図は第7図におけるK−X線一部拡大
断面図、第10図は第2の実施例によるメモリーの一部
分の拡大断面図、第11図は第3の実施例によるメモリ
ーの一部分の断面図である。なお図面に用いられている
符号において、2はソース領域、3はドレィン領域、7
はゲート電極、8は傾斜部、21,31,41はチャン
ネルストッパーである。第1図 第2図 第3図 第4図 第5図 第6図 第7図 第8図 第9図 第10図 第11図
MNOS型メモリーの一部分の平面図、第2図は第1図
における0ーロ線断面図、第3図は第1図におけるm−
m線一部拡大断面図、第4図はメモリー部及びこの周辺
に関する等価回路図、第5図はメモリー状態におけるV
THのシフトを示す曲線図である。 第6図は別の従来例を示すものであって、MNOS型メ
モリーの一部分の断面図である。第7図〜第11図は本
発明をIC化されたM皿OS型メモリーに適用した実施
例を示すものであって、第7図は第1の実施例によるメ
モリーの一部分の平面図、第8図は第7図における風一
風線断面図、第9図は第7図におけるK−X線一部拡大
断面図、第10図は第2の実施例によるメモリーの一部
分の拡大断面図、第11図は第3の実施例によるメモリ
ーの一部分の断面図である。なお図面に用いられている
符号において、2はソース領域、3はドレィン領域、7
はゲート電極、8は傾斜部、21,31,41はチャン
ネルストッパーである。第1図 第2図 第3図 第4図 第5図 第6図 第7図 第8図 第9図 第10図 第11図
Claims (1)
- 1 半導体基板の表面に設けられている第1導電型のソ
ース領域と、前記半導体基板の前記表面に設けられてい
る第1導電型のドレイン領域と、これらのソース領域と
ドレイン領域とを結ぶ第1の方向とは直交する第2の方
向に沿つて互いに間隔を有するように前記ソース領域及
び前記ドレイン領域の間に配置されているメモリー部と
、これらのメモリー部の間において前記半導体基板の表
面に設けられている第2導電型のチヤンネルストツパー
領域とを夫々具備し、前記メモリー部は前記半導体基板
上に順次積層されている薄い絶縁層と電荷を保持し得る
絶縁層とゲート電極とを夫々有し、前記チヤンネルスト
ツパー領域は前記ソース領域及び前記ドレイン領域の間
のほぼ中央に位置するようにこれらのソース領域及びド
レイン領域から夫々ほぼ等距離ずつ離れており、前記チ
ヤンネルストツパー領域の両端部は前記表面と直交する
方向において互いに隣り合う前記メモリー部の互いに対
向する側部と夫々重なり合つていることを特徴とするメ
モリー装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51013051A JPS6035829B2 (ja) | 1976-02-09 | 1976-02-09 | メモリ−装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51013051A JPS6035829B2 (ja) | 1976-02-09 | 1976-02-09 | メモリ−装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5296875A JPS5296875A (en) | 1977-08-15 |
JPS6035829B2 true JPS6035829B2 (ja) | 1985-08-16 |
Family
ID=11822317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51013051A Expired JPS6035829B2 (ja) | 1976-02-09 | 1976-02-09 | メモリ−装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6035829B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6323341B2 (ja) * | 1983-10-13 | 1988-05-16 | Riken Keikinzoku Kogyo Kk | |
JPH0421779B2 (ja) * | 1986-04-25 | 1992-04-13 | Tsuzuki Kk | |
JPH0513220B2 (ja) * | 1986-04-11 | 1993-02-22 | Riken Keikinzoku Kogyo Kk | |
JPH0510097Y2 (ja) * | 1988-03-15 | 1993-03-12 | ||
JPH0520827Y2 (ja) * | 1989-03-24 | 1993-05-28 | ||
JPH0544505B2 (ja) * | 1986-04-11 | 1993-07-06 | Riken Keikinzoku Kogyo Kk | |
JPH0544420Y2 (ja) * | 1988-07-20 | 1993-11-11 |
-
1976
- 1976-02-09 JP JP51013051A patent/JPS6035829B2/ja not_active Expired
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6323341B2 (ja) * | 1983-10-13 | 1988-05-16 | Riken Keikinzoku Kogyo Kk | |
JPH0513220B2 (ja) * | 1986-04-11 | 1993-02-22 | Riken Keikinzoku Kogyo Kk | |
JPH0544505B2 (ja) * | 1986-04-11 | 1993-07-06 | Riken Keikinzoku Kogyo Kk | |
JPH0421779B2 (ja) * | 1986-04-25 | 1992-04-13 | Tsuzuki Kk | |
JPH0510097Y2 (ja) * | 1988-03-15 | 1993-03-12 | ||
JPH0544420Y2 (ja) * | 1988-07-20 | 1993-11-11 | ||
JPH0520827Y2 (ja) * | 1989-03-24 | 1993-05-28 |
Also Published As
Publication number | Publication date |
---|---|
JPS5296875A (en) | 1977-08-15 |
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