JP2905041B2

JP2905041B2 - メッセージ送受信装置

Info

Publication number: JP2905041B2
Application number: JP5164824A
Authority: JP
Inventors: 直久川原; 和生増濱
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-02
Filing date: 1993-07-02
Publication date: 1999-06-14
Anticipated expiration: 2014-06-14
Also published as: JPH0721102A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マルチプロセッサシ
ステムにおけるメッセージ送受信装置に関するものであ
る。

【０００２】

【従来の技術】図７に例えば、平成４年特許願第１１４
２８１号に添付された明細書および図面に示された、従
来のメッセージ送受信装置を示すブロック図であり、図
６はこの発明および従来のメッセージ送受信装置が用い
られるマルチプロセッサシステムを示すブロック図であ
る。図６において、１はメッセージの送信を行うプロセ
ッサＡ、２はこのプロセッサＡ１と同様なハードウェア
を有して、メッセージの受信を行うプロセッサＢであ
り、３はこれらのプロセッサＡ１とプロセッサＢ２とを
接続するシステムバスである。また、プロセッサＡ１内
において、４はメッセージ転送における送信操作をソフ
トウェア的に実行する送信タスクであり、５はメッセー
ジ転送において送信側で使用されるポートＡ、６は同じ
くメッセージ転送において送信側で使用されるカレント
アドレスＡである。同様に、プロセッサＢ２内におい
て、７はメッセージ転送における送信操作をハードウェ
ア的に実行する受信制御部であり、８はメッセージ転送
において受信側で使用されるポートＢ、９は同じくメッ
セージ転送において受信側で使われるカレントアドレス
Ｂである。

【０００３】次に、図７において、２はプロセッサＢ、
７は受信制御部で、図６に同一の符号を付して示したも
のである。１０は図７では図示を省略したシステムバス
３上を流れる受信メッセージであり、例えば、パケット
ＩＤ、ソースアドレス、ディスティネーションアドレ
ス、タイプ、ポートＩＤ、カレントアドレス、メモリア
クセス情報等を含んだ、メモリをアクセスするために必
要な３２バイトの情報である。

【０００４】また、１１は受信メッセージ１０を受信し
てバッファリングを行う、受信メモリとしての受信ファ
ーストイン・ファーストアウト・メモリ（以下受信ＦＩ
ＦＯという）である。この受信ＦＩＦＯ１１より出力さ
れる情報中、２０は受信メッセージ１０内の情報の１つ
であるポートＩＤ、２１は同じくカレントアドレスであ
り、２２は同じくメモリアクセス情報（例えば、アドレ
ス、データ、コマンド等）である。なお、ポートＩＤ２
０は前記ポートＢ８に対応する情報であり、カレントア
ドレス２１は後述する受信バッファのメモリブロックの
下位アドレスで、例えば１つのポートのメモリ容量が４
ＫＢであれば、そのアドレス値の範囲は０００Ｈ〜ｆｆ
ｆＨとなる。

【０００５】１２はベースアドレス２３を格納する、書
き換え可能なベースアドレスレジスタであり、１３はこ
のベースアドレスレジスタ１２からのベースアドレス２
３と前記受信ＦＩＦＯ１１からのポートＩＤ２０とを加
算して、ポートアドレス２４を生成するポートアドレス
生成部である。１４はポート指定アドレス２５をデータ
として格納するポート指定アドレス格納テーブルであ
り、１５はこのポート指定アドレス格納テーブル１４か
らのポート指定アドレス２５と受信ＦＩＦＯ１１からの
カレントアドレス２１とを加算してバッファアドレス２
６を生成するバッファアドレス生成部である。１６はバ
ッファアドレス生成部１５からのバッファアドレス２６
に従って受信ＦＩＦＯ１１からのメモリアクセス情報２
２を格納する受信バッファである。

【０００６】ここで、前記ベースアドレス２３はポート
指定アドレス格納テーブル１４の先頭物理アドレスであ
り、ポートアドレス２４はポート指定アドレス格納テー
ブル１４の物理アドレスである。ポート指定アドレス２
５はポートに対応する、受信バッファ１６におけるメモ
リブロックの先頭物理アドレスであり、バッファアドレ
ス２６はメモリアクセス情報２１が格納される受信バッ
ファ１６のメモリブロックの物理アドレスである。

【０００７】なお、受信制御部７は受信ＦＩＦＯ１１か
ら、ポートＩＤ２０、カレントアドレス２１、およびメ
モリアクセス情報２２を取り出して、種々の受信操作を
実行するものである。

【０００８】次に動作について説明する。マルチプロセ
ッサシステムにおけるプロセッサ間のメッセージ転送は
通常、ポートを介して行われる。ここでは、プロセッサ
Ａ１がプロセッサＢ２にアクセスする時の受信メッセー
ジ１０は、例えば、そのサイズを３２バイトとし、パケ
ットＩＤ、タイプ、ソースアドレス、ディスティネーシ
ョンアドレス、カレントアドレス２１、ポートＩＤ２
０、メモリアクセス情報２２等の情報が特定の場所に割
り付けられている。ここでは、図６において、プロセッ
サＡ１が、ポートＡ５、ポートＢ８を使用したメッセー
ジ転送をプロセッサＢ２に対して行った時、受信制御部
７が受信ＦＩＦＯ１１に受信メッセージ１０を受信して
から、受信制御部７が受信バッファ１６にメモリアクセ
ス情報２２を格納するまでの受信処理を説明する。

【０００９】プロセッサＡ１において、ポートＡ５を使
用して、プロセッサＢ２に送信された受信メッセージ１
０は、プロセッサＢ２において受信ＦＩＦＯ１１で受信
される。いま、ベースアドレスレジスタ１２にあるベー
スアドレス２３（以下、ベースアドレスを“３００００
Ｈ”として、記述する）を予め設定しておき、ポート指
定アドレス格納テーブル１４にあるポート指定アドレス
２５（以下、３００００Ｈに“４６０００Ｈ”を、３０
００１Ｈに“４７０００Ｈ”を、３０００２Ｈに“４１
０００Ｈ”を格納していたとして、記述する）を予め格
納していたとすると、受信制御部７は先ず、メモリアク
セス情報２２を設定する受信バッファ１６のメモリブロ
ックを選択するため、受信ＦＩＦＯ１１にポートＩＤ２
０（以下、ポートＩＤを“２Ｈ”として、記述する）を
送信させると共に、カレントアドレス２１（以下、カレ
ントアドレスを“７７０Ｈ”として、記述する）を送信
させる。ポートアドレス生成部１３においては、ポート
ＩＤ２０（２Ｈ）とベースアドレス２３（３００００
Ｈ）を加算したポートアドレス２４（３００００Ｈ＋２
Ｈ＝３０００２Ｈ）を出力する。

【００１０】そのポートアドレス２４を受けたポート指
定アドレス格納テーブル１４からは、当該ポートアドレ
ス２４（３０００２Ｈ）に対応するデータであるポート
指定アドレス２５（４１０００Ｈ）が、バッファアドレ
ス生成部１５に対して出力される（メモリブロック２が
選択される）。バッファアドレス生成部１５は、受信Ｆ
ＩＦＯ１１が出力したカレントアドレス２１（７７０
Ｈ）と、このポート指定アドレス格納テーブル１４が出
力したポート指定アドレス２５（４１０００Ｈ）を加算
してバッファアドレス２６（４１０００Ｈ＋７７０Ｈ＝
４１７７０Ｈ）を生成し、受信バッファ１６に出力す
る。受信バッファ１６では、受信ＦＩＦＯ１１から出力
されるメモリアクセス情報２２が、このバッファアドレ
ス生成部１５からのバッファアドレス２６（４１７７０
Ｈ）で示されるメモリブロック（メモリブロック２）に
格納される。

【００１１】

【発明が解決しようとする課題】従来のメッセージ送受
信装置は以上のように構成されているので、同一のポー
トＩＤへの受信時には、前回の転送数を記憶しておいて
所定の転送域に設定する必要があり、送信側の転送開始
に時間がかかり、また、転送量が増大すると、他のポー
トＩＤの指定領域までデータが書き込まれて、他のポー
トＩＤで転送されたデータが破壊される危険性があるば
かりか、受信側のプロセッサの中央演算処理装置（以下
ＣＰＵという）が送信側のプロセッサから送られてきた
データをリードする場合に、ベースアドレスレジスタ１
２に設定されたベースアドレス２３およびポート指定ア
ドレス格納テーブル１４内の情報を計算して、受信バッ
ファ１６のアドレスを決定しなければならず、データリ
ードに長時間を要するなどの問題点があった。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、メッセージの送受信動作、およ
び受信データのＣＰＵリード動作の高速化がはかれ、ど
のような転送量においても転送データを確実に保護する
ことのできるメッセージ送受信装置を得ることを目的と
する。

【００１３】

【課題を解決するための手段】請求項１に記載の発明に
係るメッセージ送受信装置は、受信バッファに格納され
るメモリアクセス情報の格納数を、受信メモリより出力
されるポートＩＤ毎に計数するカレントアドレスカウン
ト部、およびこのカレントアドレスカウント部の計数値
にメモリアクセス情報のバイト数を乗算して疑似カレン
トアドレスを生成するカレントアドレス生成部を設け、
バッファアドレス生成部が、このカレントアドレス生成
部の出力する疑似カレントアドレスを、ポート指定アド
レス格納テーブルより出力されるポート指定アドレスに
加算してバッファアドレスを生成するようにしたもので
ある。

【００１４】また、請求項２に記載の発明に係るメッセ
ージ送受信装置は、受信バッファの各メモリブロックの
記憶容量を示すメモリブロック最大領域を、ポートアド
レスに従って格納するメモリブロック最大領域テーブ
ル、およびそのメモリブロック最大領域とカレントアド
レス生成部の出力する疑似カレントアドレスとの比較に
基づいて、バッファアドレスがメモリブロック最大領域
を越えたことを示すオーバランエラー信号を生成するオ
ーバランチェック部を設けたものである。

【００１５】また、請求項３に記載の発明に係るメッセ
ージ送受信装置は、加算分アドレスが格納される加算レ
ジスタ、およびオーバランエラー信号が無意のときには
ベースアドレスレジスタからのベースアドレスをそのま
ま、有意のときにはそれに加算分アドレスを加算してポ
ートアドレス生成部に入力するベースアドレス変換部を
設けたものである。

【００１６】また、請求項４に記載の発明に係るメッセ
ージ送受信装置は、読み取りが行われるメモリブロック
のポートＩＤが設定されるポートＩＤレジスタ、受信バ
ッファの書き込み／読み取りのセレクト信号によりその
ポートＩＤレジスタと受信メモリの送出するポートＩＤ
の一方を選択して、ポートアドレス生成部とカレントア
ドレスカウント部に送るポートＩＤセレクタ、および前
記セレクト信号により必要な情報の相対アドレスと疑似
カレントアドレスの一方を選択して、バッファアドレス
生成部に送るカレントアドレスセレクタを設けたもので
ある。

【００１７】また、請求項５に記載の発明に係るメッセ
ージ送受信装置は、ポートＩＤセレクタに、必要な情報
が格納されたメモリブロックのポートＩＤを指定する上
位アドレスをポートＩＤレジスタからのポートＩＤに代
えて入力し、ポートＩＤセレクタはセレクト信号により
その上位アドレスと受信メモリからのポートＩＤの一方
を選択して、ポートアドレス生成部とカレントアドレス
カウント部に送出するものである。

【００１８】

【作用】請求項１に記載の発明におけるバッファアドレ
ス生成部は、受信メモリより出力されるポートＩＤ毎に
計数した受信バッファに格納されるメモリアクセス情報
の格納数に、メモリアクセス情報のバイト数を乗算して
得られた疑似カレントアドレスと、ポート指定アドレス
格納テーブルより出力されるポート指定アドレスとを加
算してバッファアドレスを生成することにより、受信メ
ッセージへのカレントアドレスの設定を無用とする。

【００１９】また、請求項２に記載の発明におけるオー
バランチェック部は、ポートアドレスに従ってメモリブ
ロック最大領域テーブルに格納されたメモリブロック最
大領域と、カレントアドレス生成部の出力する疑似カレ
ントアドレスとを比較し、バッファアドレスがメモリブ
ロック最大領域を越えたことを示すオーバランエラー信
号を生成することにより、他のポートＩＤがもつメモリ
ブロックの記憶内容が破壊されるのを防止する。

【００２０】また、請求項３に記載の発明におけるベー
スアドレス変換部は、オーバランエラー信号が無意のと
きにはベースアドレスレジスタからのベースアドレスを
そのまま、有意のときにはそのベースアドレスに加算レ
ジスタに格納されている加算分アドレスを加算してポー
トアドレス生成部に入力することにより、領域をオーバ
したデータについてもその転送を保障する。

【００２１】また、請求項４に記載の発明におけるポー
トＩＤセレクタは、ポートＩＤレジスタに設定されたポ
ートＩＤと受信メモリの送出するポートＩＤの一方を、
受信バッファの書き込み／読み取りのセレクト信号にて
選択してポートアドレス生成部とカレントアドレスカウ
ント部に送り、カレントアドレスセレクタは、受信バッ
ファ上の必要な情報の相対アドレスとカレントアドレス
生成部からの疑似カレントアドレスの一方をセレクト信
号にて選択してバッファアドレス生成部に送ることによ
り、データリードに際して、ポート指定アドレス格納テ
ーブルの内容からアクセスアドレスをいちいち計算する
ことを不要とする。

【００２２】また、請求項５に記載の発明におけるポー
トＩＤセレクタは、ポートＩＤレジスタからのポートＩ
Ｄに代えて入力される、必要な情報が格納されたメモリ
ブロックのポートＩＤを指定する上位アドレスと、受信
メモリからのポートＩＤの一方をセレクト信号にて選択
して、ポートアドレス生成部とカレントアドレスカウン
ト部に送出することにより、ポートＩＤレジスタを削除
し、当該ポートＩＤレジスタへのポートＩＤの設定処理
を不要にする。

【００２３】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、２はプロセッサＢ、１２
はベースアドレスレジスタ、１３はポートアドレス生成
部、１４はポート指定アドレス格納テーブル、１５はバ
ッファアドレス生成部、１６は受信バッファ、２０はポ
ートＩＤ、２１はカレントアドレス、２２はメモリアク
セス情報、２３はベースアドレス、２４はポートアドレ
ス、２５はポート指定アドレス、２６はバッファアドレ
スであり、図７に同一符号を付した従来のそれらと同
一、もしくは相当部分であるため詳細な説明は省略す
る。なお、１０はカレントアドレス２１を含んでいない
点で図７に同一符号を付した従来のものとは異なる受信
メッセージ、１１はカレントアドレス２１を出力しない
点で図７に示す同一符号を付した従来のものとは異なる
受信ＦＩＦＯであり、７はその受信ＦＩＦＯ１１からポ
ートＩＤ２０とメモリアクセス情報２２とを取り出して
種々の受信操作を実行する点で、図７に同一符号を付し
た従来のものとは異なる受信制御部である。

【００２４】また、３０は前記受信メッセージ１０が受
信ＦＩＦＯ１１に受信されたことを通知するために、受
信制御部７が出力するカウント信号であり、３１は各ポ
ートＩＤ２０毎にカウンタを備えて、受信制御部７から
のカウント信号３０が受信されると、受信ＦＩＦＯ１１
からの受信したポートＩＤ２０に対応する前記カウンタ
をカウントアップし、その結果である計数値を出力する
とともに、当該プロセッサＢ２の図示を省略したＣＰＵ
が、その計数値の読み込みを完了するまで保持している
カレントアドレスカウント部である。３２はカレントア
ドレスカウント部３１が出力するポートＩＤ２０に対応
した計数値と、受信ＦＩＦＯ１１より受信バッファ１６
に送られるメモリアクセス情報２２のバイト数を乗算
し、その結果を疑似カレントアドレス３３をバッファア
ドレス生成部１５に出力するカレントアドレス生成部で
ある。なお、この疑似カレントアドレス３３は、図７に
符号２１を付して示した従来のカレントアドレスと同様
なアドレスであるが、カレントアドレス生成部３２によ
って生成、出力されるものであって、受信メッセージ１
０に含まれているカレントアドレスではない。

【００２５】次に動作について説明する。まず、プロセ
ッサＡ１がプロセッサＢ２にアクセスする時の受信メッ
セージ１０は、従来の場合と同様に、例えば、そのサイ
ズを３２バイトとし、パケットＩＤ，タイプ，ソースア
ドレス，ディスティネーションアドレス，ポートＩＤ２
０、メモリアクセス情報２２等の情報が特定の場所に割
り付けられている。ここでは、図６において、プロセッ
サＡ１が、ポートＡ５、ポートＢ８を使用して、カレン
トアドレスＡ６とカレントアドレスＢ９は使用しないメ
ッセージ転送をプロセッサＢ４に対して行った時、受信
制御部７が受信ＦＩＦＯ１１に受信メッセージ１０を受
信してから、受信制御部７が受信バッファ１６にメモリ
アクセス情報２２を格納するまでの受信処理を説明す
る。

【００２６】プロセッサＡ１において、ポートＡ５を使
用して、プロセッサＢ２に送信された受信メッセージ１
０は、プロセッサＢ２において受信ＦＩＦＯ１１で受信
される。受信制御部７は受信ＦＩＦＯ１１が受信メッセ
ージ１０を受信した時、カウント信号３０を生成してカ
レントアドレスカウント部３１に送信する。カレントア
ドレスカウント部３１はこのカウント信号３０を受信す
ると、受信メッセージ１０内のポートＩＤ２０に対応す
るカウンタをカウントアップし、その結果である計数値
（ここでは、“４Ｈ”として記述する）がカレントアド
レス生成部３２に出力される。カレントアドレス生成部
３２では入力された前記カウント値（４Ｈ）と、ＦＩＦ
Ｏ１１より受信バッファ１６に格納されるメモリアクセ
ス情報２２のバイト数（ここでは、４Ｋバイト、“１０
００Ｈ”として記述する）を乗算し、その結果である疑
似カレントアドレス３３（１０００Ｈ×４＝４０００
Ｈ）を生成してバッファアドレス生成部１５に対して出
力する。

【００２７】いま、従来の場合と同様に、ベースアドレ
スレジスタ１２にベースアドレス２３（“３００００
Ｈ”）を、またポート指定アドレス格納テーブル１４の
“３０００２Ｈ”にポート指定アドレス２５（“４１０
００Ｈ”）を予め格納していたとすると、従来の場合と
同様な処理（ポートＩＤ２０、“２Ｈ”）で、ポート指
定アドレス２５（４１０００Ｈ）が、ポート指定アドレ
ス格納テーブル１４よりバッファアドレス生成部１５に
対して出力される。ここで、バッファアドレス生成部１
５は、カレントアドレス生成部３２が出力した疑似カレ
ントアドレス３３（“４０００Ｈ”）と、ポート指定ア
ドレス格納テーブル１４からのポート指定アドレス２５
（４１０００Ｈ）を加算してバッファアドレス２６（４
１０００Ｈ＋４０００Ｈ＝４５０００Ｈ）を生成して受
信バッファ１６に出力する。受信バッファ１６では、受
信ＦＩＦＯ１１から出力されるメモリアクセス情報２２
が、このバッファアドレス生成部１５からのバッファア
ドレス２６（４５０００Ｈ）で示されるメモリブロック
（メモリブロック２）に格納される。

【００２８】これによって、送信側のプロセッサＡ１で
は受信メッセージ１０内にカレントアドレス２１を設定
する必要がなくなり、その分、送信時のメッセージ生成
時間が短縮され、メッセージの送受信を高速化できる。

【００２９】実施例２．次に、この発明の実施例２を図
について説明する。図２は請求項２に記載した発明の一
実施例を示すブロック図で、相当部分には図１と同一符
号を付してその説明を省略する。図において、４０は受
信バッファ１６の対応するメモリブロックに格納し得る
最大バイト数を示す。ポート指定アドレス格納テーブル
１４のポート指定アドレス２５と１対１に対応したメモ
リブロック最大領域が、ポートアドレス生成部１３から
のポートアドレス２４を物理アドレスとして格納されて
いるメモリブロック最大領域テーブルである。４１はメ
モリブロック最大領域テーブル４０が出力するメモリブ
ロック最大領域と、カレントアドレス生成部３２からの
疑似カレントアドレス３３を比較し、バッファアドレス
生成部１５の出力するバッファアドレス２６がメモリブ
ロック最大領域を越えるか否かをチェックするオーバラ
ンチェック部であり、４２はバッファアドレス２６がメ
モリブロック最大領域を越えたことを検出した時、オー
バランチェック部４１より受信制御部７に対して出力さ
れるオーバランエラー信号である。

【００３０】次に動作について説明する。ここでは、実
施例１の場合と同様に、図６において、プロセッサＡ１
が、ポートＡ５、ポートＢ８を使用したメッセージ転送
をプロセッサＢ２に対して行った時、前記受信制御部７
が受信ＦＩＦＯ１１に受信メッセージ１０を受信してか
ら、受信制御部７が受信バッファ１６にメモリアクセス
情報２２を格納するまでの受信処理を説明する。なお、
ここでは、ポート指定アドレス２５（ここでも実施例１
の場合と同様に、“４１０００Ｈ”として記述する）、
及び疑似カレントアドレス３３（ここでも“４５０００
Ｈ”として記述する）の生成、出力までの受信処理は実
施例１の場合と同様であるため、その説明は省略する。

【００３１】いま、前記メモリブロック最大領域テーブ
ル４０の、ポートアドレス２４（３０００２Ｈ）が示す
領域にメモリブロック最大領域（“３０００Ｈ”）を予
め格納していたとする。受信制御部７は、前記メモリブ
ロック最大領域テーブル４０を参照し、実施例１と同様
の処理（ポートＩＤ２０が“２Ｈ”）でポートアドレス
生成部１３が出力した、ポートアドレス２４（３０００
２Ｈ）に対応するメモリブロック最大領域（３０００
Ｈ）をオーバランチェック部４１に出力する。ここで、
オーバランチェック部４１にはメモリブロック最大領域
（３０００Ｈ）とともに、カレントアドレス生成部３２
より疑似カレントアドレス３３（４０００Ｈ）も入力さ
れ、その両者が比較される。当該比較の結果、疑似カレ
ントアドレス３３がメモリブロック最大領域以上である
場合には、受信制御部７に対して送出されているオーバ
ランエラー信号４２が有意となり、疑似カレントアドレ
ス３３がメモリブロック最大領域未満である場合には無
意となる。

【００３２】従って、上述の例のように、疑似カレント
アドレス３３（４０００Ｈ）がメモリブロック最大領域
（３０００Ｈ）以上である場合、受信制御部７に入力さ
れているオーバランエラー信号４２は有意となるため、
それによってオーバランが発生したことを認知した受信
制御部７は、バッファアドレス生成部１５によるバッフ
ァアドレス２６の出力以降の受信信号を中止した後、エ
ラーの発生を受信側もしくは送信側のプロセッサに告知
する。一方、入力されているオーバランエラー信号４２
が無意であれば、受信制御部７は実施例１の場合と同様
の処理を実行して、受信ＦＩＦＯ１１からのメモリアク
セス情報２２を受信バッファ１６に格納する。

【００３３】実施例３．次に、この発明の実施例３を図
について説明する。図３は請求項３に記載した発明の一
実施例を示すブロック図で、相当部分には図２と同一符
号を付してその説明を省略する。図において、５０は図
示を省略した当該プロセッサＢ２のＣＰＵから設定可能
に構成され、ベースアドレスレジスタ１２における加算
分アドレス（ここでは、“１００００Ｈ”として記述す
る）を格納する加算レジスタである。５１はオーバラン
チェック部４１の出力するオーバランエラー信号４２が
有意となった場合、前記加算レジスタ５０が出力する加
算分アドレス（１００００Ｈ）と、ベースアドレスレジ
スタ１２が出力するベースアドレス２３（３００００
Ｈ）を加算し、その結果である変換後ベースアドレス
（４００００Ｈ）を出力し、オーバランエラー信号４２
が無意である場合には、ベースアドレス２３をそのまま
出力するベースアドレス変換部である。

【００３４】次に動作について説明する。ここでも、実
施例２の場合と同様に、図６において、プロセッサＡ１
が、ポートＡ５、ポートＢ８を使用したメッセージ転送
をプロセッサＢ２に対して行った時、前記受信制御部７
が受信ＦＩＦＯ１１に受信メッセージ１０を受信してか
ら、受信制御部７が受信バッファ１６にメモリアクセス
情報２２を格納するまでの受信処理を説明する。なお、
ここでは、オーバランが発生した場合に、オーバランチ
ェック部４１が出力しているオーバランエラー信号４２
を有意にするまでの受信処理は実施例２と同様であるた
め、その説明は省略する。なお、オーバラン信号４２が
無意の場合、ベースアドレス変換部５１ではベースアド
レス２３をそのまま出力する。

【００３５】ここで、ポート指定アドレス格納テーブル
１４とメモリブロック最大領域テーブル４０の、ポート
アドレス２４（“３０００２Ｈ”）が示すメモリ領域に
は、通常のポート指定アドレス２５（ここでは“４１０
００Ｈ”）とメモリブロック最大領域（ここでは“３０
００Ｈ”）をまた、加算レジスタ５０の内容が加算され
たポートアドレス２４（ここでは、“３０００２Ｈ＋１
００００Ｈ＝４０００２Ｈ”）が示すメモリ領域には、
オーバラン時の残分を格納すべきポート指定アドレス２
５（ここでは“５３０００Ｈ”）とメモリブロック最大
領域（ここでは“４０００Ｈ”）を、予め格納してお
く。

【００３６】受信制御部７は受信しているオーバランエ
ラー信号４２が無意の間、実施例１の場合と同様の処理
によって受信バッファ１６にメモリアクセス情報２２を
格納する。一方、受信しているオーバランエラー信号４
２が有意になった場合、受信制御部７はオーバランが発
生したものと認識してバッファアドレス２６の出力以降
の受信処理を一時停止する。その時、ベースアドレス変
換部５１はベースアドレスレジスタ１２からのベースア
ドレス２３（３００００Ｈ）に、加算レジスタ５０の出
力する加算分アドレス（１００００Ｈ）を加算して変換
後ベースアドレス（４００００Ｈ）を生成し、それをポ
ートアドレス生成部１３に対して出力する。ポートアド
レス生成部１３はその変換後ベースアドレス（４０００
０Ｈ）に受信ＦＩＦＯ１１からのポートＩＤ２０（２
Ｈ）を加算してポートアドレス２４（４０００２Ｈ）を
生成する。このポートアドレス２４（４０００２Ｈ）は
ポート指定アドレス格納テーブル１４に送られ、当該ポ
ート指定アドレス格納テーブル１４からは変更後のポー
ト指定アドレス２５（５３０００Ｈ）がバッファアドレ
ス生成部１５に出力される。

【００３７】これによって、一時停止していたバッファ
アドレス２６の出力以降の受信処理が再開され、バッフ
ァアドレス生成部１５はそのポート指定アドレス２５
（５３０００Ｈ）とカレントアドレス生成部３２からの
疑似カレントアドレス３３（４０００Ｈ）を加算し、生
成したバッファアドレス２６（５３０００Ｈ＋４０００
Ｈ＝５７０００Ｈ）を受信バッファ１６に送る。それを
受けた受信バッファ１６では、受信ＦＩＦＯ１１から出
力されるメモリアクセス情報２２が、当該バッファアド
レス２６（５７０００Ｈ）で示されるメモリブロックに
格納される。

【００３８】実施例４．次に、この発明の実施例４を図
について説明する。図４は請求項４に記載した発明の一
実施例を示すブロック図で、相当部分には図１と同一符
号を付してその説明を省略する。図において、６１は当
該プロセッサＢ２の演算制御を司るＣＰＵであり、６２
はこのＣＰＵ６１が受信バッファ１６へアクセスするこ
とを制御するＣＰＵアクセス制御部であり、６３はこの
ＣＰＵアクセス制御部６２および受信制御部７から、受
信バッファ１６をアクセスする要求を裁定し、その調停
結果を受信バッファ１６の書き込み／読み取りを選択す
るセレクト信号６７として出力する調停部である。６４
はＣＰＵ６１から出力される相対アドレス（ＣＰＵアド
レス）６８と、カレントアドレス生成部３２から出力さ
れる疑似カレントアドレス３３の一方を、そのセレクト
信号６７に従って選択するカレントアドレスセレクタで
ある。６５は受信バッファ１６の読み取りが行なわれる
メモリブロックのポートＩＤがＣＰＵ６１によってポー
トＩＤ（ＣＰＵデータ）６９として設定されるポートＩ
Ｄレジスタであり、６６は前記ポートＩＤレジスタ６５
の内容と受信ＦＩＦＯ１１から出力されるポートＩＤ２
０の一方を、前記セレクト信号６７に従って選択するポ
ートＩＤセレクタである。

【００３９】次に、動作について説明する。ここでは、
受信したメモリアクセス情報をＣＰＵ６１が受信バッフ
ァ１６より獲得する際の動作について説明し、ポートか
らの受信動作については実施例１の場合と同様であるた
めその説明を省略する。なお、ＣＰＵ６１が受信バッフ
ァ１６内のメモリアクセス情報を獲得する場合、ＣＰＵ
６１は必要とするメモリアクセス情報が格納されている
メモリブロックのポートＩＤを、ＣＰＵデータ６９とし
てポートＩＤレジスタ６５に予め設定しておく必要があ
る。

【００４０】ＣＰＵ６１はまず、必要とするデータの相
対アドレス（データ群の先頭からのアドレス）をＣＰＵ
アドレス６８としてカレントアドレスセレクタ６４へ出
力すると同時にＣＰＵアクセス制御部６２を起動する。
起動されたＣＰＵアクセス制御部６２は調停部６３に対
してアクセス要求を出力し、それを受けた調停部６３は
受信制御部５からのアクセス要求との裁定を実施する。
即ち、ＣＰＵ６１からのアクセスが可能であればセレク
ト信号６７を受信バッファ１６の読み取り側、即ちＣＰ
Ｕアクセス側に変更する。このセレクト信号６７によっ
て、ポートＩＤセレクタ６６はＣＰＵ６１よりポートＩ
Ｄレジスタ６５に設定されたポートＩＤをポートアドレ
ス生成部１３へ出力することになる。以下、データ受信
時と同様の経路で、ポートＩＤレジスタ６５に設定され
たポートＩＤに対応したポート指定アドレス２５が、ポ
ート指定アドレス格納テーブル１４よりバッファアドレ
ス生成部１５へ入力される。一方、カレントアドレスセ
レクタ６４では調停部６３からのセレクト信号６７によ
って、ＣＰＵ６１からのＣＰＵアドレス６８が選択さ
れ、バッファアドレス生成部１５内で前述のポート指定
アドレス２５と加算しバッファアドレス２６が生成され
る。以上のことにより、ポートＩＤレジスタ６５に設定
されたポートＩＤに対応する任意のメモリアクセス情報
が、相対アドレスを指定するだけで受信バッファ１６よ
り読み出すことが可能となる。

【００４１】実施例５．次に、この発明の実施例５を図
について説明する。図５は請求項５に記載した発明の一
実施例を示すブロック図で、相当部分には図４と同一符
号を付してその説明を省略する。図において、７１はＣ
ＰＵデータ６９の代わりにＣＰＵ６１より出力され、実
施例４におけるポートＩＤレジスタ６５からのポートＩ
Ｄに代えてポートＩＤセレクタ６６に直接入力される上
位アドレスであり、同じくＣＰＵ６１より出力されてカ
レントアドレスセレクタ６４に入力されているＣＰＵア
ドレス６８より上位のビットで、受信バッファ１６の必
要な情報か格納されているメモリブロックのポートＩＤ
を指定する。

【００４２】次に動作について説明する。ＣＰＵ６１は
ＣＰＵアクセス制御部６２の起動時に、必要とするデー
タの相対アドレスをＣＰＵアドレス６８としてカレント
アドレスセレクタ６４に出力し、同時にポートＩＤセレ
クタ６６へは上位アドレスとして、当該必要とするデー
タが格納されているメモリブロックのポートＩＤを出力
する。即ち、ＣＰＵ６１のアクセスするアドレスは、ポ
ートＩＤをＣＰＵアドレス６８のビット数分だけシフト
（乗算）した値に、相対アドレスを加算した値になる。
ＣＰＵ６１はこのようなアドレスを上位アドレス７１と
ＣＰＵアドレス６８に分けて出力することにより、以降
の処理は実施例４で説明したものと同様になり、必要と
するデータを受信バッファ１６より獲得することができ
る。

【００４３】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、受信メモリより出力されるポートＩＤ毎に、受
信バッファに格納されるメモリアクセス情報の格納数を
計数するカレントアドレスカウント部と、その計数値に
メモリアクセス情報のバイト数を乗算して疑似カレント
アドレスを生成するカレントアドレス生成部を設け、各
ポートＩＤの前回の転送数を記憶させるように構成した
ので、受信メッセージ内にカレントアドレスの情報が存
在しなくとも、同一のポートＩＤにおける分割されたメ
ッセージを受信バッファに格納することが可能となり、
送信時におけるメッセージの生成時間が削減されて、メ
ッセージの送受信動作をより高速化することができるメ
ッセージ送受信装置が得られる効果がある。

【００４４】また、請求項２に記載の発明によれば、メ
モリブロック最大領域テーブルに設定されている各ポー
トＩＤの領域を越えた転送が発生した場合に、受信バッ
ファへの格納を停止するように構成したので、転送量が
膨大になってオーバランが発生した場合でも、他のポー
トＩＤの領域の記憶内容が破壊されるのを防止すること
ができ、より信頼性の高いメッセージの送受信が行える
効果がある。

【００４５】また、請求項３に記載の発明によれば、オ
ーバランが発生した場合には、ポート指定アドレス格納
テーブルに入力されるポートアドレスを強制的に変更
し、当該ポートＩＤの領域を越えた転送分を他のポート
ＩＤとオーバラップしない領域に転送するように構成し
たので、オーバランが発生しても受信動作を継続するこ
とが可能となり、領域をオーバしたデータについてもそ
の転送を保障することができる効果がある。

【００４６】また、請求項４に記載の発明によれば、Ｃ
ＰＵアクセス時には、カレントアドレスセレクタにＣＰ
ＵからのＣＰＵアドレスを、ポートＩＤセレクタにＣＰ
ＵがポートＩＤレジスタに設定したポートＩＤを選択さ
せるように構成したので、受信バッファよりのデータリ
ードに際して、ポート指定アドレス格納テーブルの内容
からアクセスアドレスをいちいち計算する必要がなくな
り、受信バッファに格納されたメモリアクセス情報の獲
得を高速化できる効果がある。

【００４７】また、請求項５に記載の発明によれば、必
要な情報が格納されたメモリブロックのポートＩＤを指
定する上位アドレスを、直接ポートＩＤセレクタに入力
するように構成したので、ＣＰＵがポートＩＤレジスタ
にポートＩＤを設定する必要がなくなって、その設定処
理が不要となり、ポートＩＤレジスタも削除可能となる
効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるメッセージ送受信装
置を示すブロック図である。

【図２】この発明の実施例２によるメッセージ送受信装
置を示すブロック図である。

【図３】この発明の実施例３によるメッセージ送受信装
置を示すブロック図である。

【図４】この発明の実施例４によるメッセージ送受信装
置を示すブロック図である。

【図５】この発明の実施例５によるメッセージ送受信装
置を示すブロック図である。

【図６】この発明および従来のメッセージ送受信装置が
用いられるマルチプロセッサシステムを示すブロック図
である。

【図７】従来のメッセージ送受信装置を示すブロック図
である。

【符号の説明】

７受信制御部１０受信メッセージ１１受信メモリ（受信ＦＩＦＯ）１２ベースアドレスレジスタ１３ポートアドレス生成部１４ポート指定アドレス格納テーブル１５バッファアドレス生成部１６受信バッファ２０ポートＩＤ２２メモリアクセス情報２３ベースアドレス２４ポートアドレス２５ポート指定アドレス２６バッファアドレス３１カレントアドレスカウント部３２カレントアドレス生成部３３疑似カレントアドレス４０メモリブロック最大領域テーブル４１オーバランチェック部４２オーバランエラー信号５０加算レジスタ５１ベースアドレス変換部６４カレントアドレスセレクタ６５ポートＩＤレジスタ６６ポートＩＤセレクタ６７セレクト信号６８相対アドレス（ＣＰＵアドレス）６９ポートＩＤ（ＣＰＵデータ）７１上位アドレス

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/00 G06F 15/163

Claims

(57)【特許請求の範囲】

【請求項１】受信メッセージを受信するファーストイ
ン・ファーストアウト形の受信メモリと、前記受信メモ
リよりポートＩＤおよびメモリアクセス情報を取り出し
て受信操作を制御する受信制御部と、前記受信メモリよ
り取り出された前記メモリアクセス情報が格納される受
信バッファと、前記受信バッファのメモリブロックを示
すポート指定アドレスが格納されるポート指定アドレス
格納テーブルと、前記ポート指定アドレス格納テーブル
の先頭物理アドレス値であるベースアドレスを格納する
ベースアドレスレジスタと、前記受信メモリより出力さ
れる前記ポートＩＤと前記ベースアドレスレジスタより
リードされる前記ベースアドレスを加算して、前記ポー
ト指定アドレス格納テーブルに入力されるポートアドレ
スを生成するポートアドレス生成部と、前記受信メモリ
より出力されるポートＩＤ毎に、前記受信バッファに格
納されるメモリアクセス情報の格納数を計数するカレン
トアドレスカウント部と、前記カレントアドレスカウン
ト部の計数値に前記メモリアクセス情報のバイト数を乗
算して疑似カレントアドレスを生成するカレントアドレ
ス生成部と、前記ポート指定アドレス格納テーブルより
出力される前記ポート指定アドレスと前記カレントアド
レス生成部より出力される前記疑似カレントアドレスと
を加算して、前記受信バッファのバッファアドレスを生
成するバッファアドレス生成部とを備えたメッセージ送
受信装置。
【請求項２】前記ポートアドレスの示す領域に、前記
受信バッファの各メモリブロックの記憶容量を示すメモ
リブロック最大領域を格納しているメモリブロック最大
領域テーブルと、前記メモリブロック最大領域テーブル
からのメモリブロック最大領域と前記カレントアドレス
生成部からの疑似カレントアドレスとを比較して、前記
バッファアドレス生成部の出力するバッファアドレスが
前記メモリブロック最大領域を越えたか否かをチェック
し、オーバランエラー信号を生成するオーバランチェッ
ク部とを設けたことを特徴とする請求項１に記載のメッ
セージ送受信装置。
【請求項３】前記バッファアドレスが前記メモリブロ
ック最大領域を越えた場合に、前記ベースアドレスに加
算される加算分アドレスを格納する加算レジスタと、前
記オーバランチェック部の出力する前記オーバランエラ
ー信号が無意であれば前記ベースアドレスレジスタから
のベースアドレスをそのまま、有意であれば前記ベース
アドレスに前記加算分アドレスを加算して、前記ポート
アドレス生成部に入力するベースアドレス変換部とを設
けたことを特徴とする請求項２に記載のメッセージ送受
信装置。
【請求項４】前記受信バッファの読み取りが行われる
メモリブロックのポートＩＤが設定されるポートＩＤレ
ジスタと、前記受信メモリからのポートＩＤと前記ポー
トＩＤレジスタからのポートＩＤの一方を、前記受信バ
ッファの書き込み／読み取りを選択するセレクト信号に
従って選択し、前記ポートアドレス生成部とカレントア
ドレスカウント部とに送るポートＩＤセレクタと、前記
受信バッファ上の必要な情報の相対アドレスと前記カレ
ントアドレス生成部からの疑似カレントアドレスの一方
を前記セレクト信号に従って選択し、前記バッファアド
レス生成部に送るカレントアドレスセレクタとを設けた
ことを特徴とする請求項１に記載のメッセージ送受信装
置。
【請求項５】前記受信バッファの読み取りが行われる
メモリブロックのポートＩＤを示す上位アドレスと前記
受信メモリからのポートＩＤの一方を、前記受信バッフ
ァの書き込み／読み取りを選択するセレクト信号に従っ
て選択し、前記ポートアドレス生成部とカレントアドレ
スカウント部とに送るポートＩＤセレクタと、前記受信
バッファ上の必要な情報の相対アドレスと前記カレント
アドレス生成部からの疑似カレントアドレスの一方を前
記セレクト信号に従って選択し、前記バッファアドレス
生成部に送るカレントアドレスセレクタとを設けたこと
を特徴とする請求項１に記載のメッセージ送受信装置。