JPS60263398A - 消去可能なプログラマブル読出し専用メモリ - Google Patents
消去可能なプログラマブル読出し専用メモリInfo
- Publication number
- JPS60263398A JPS60263398A JP59117726A JP11772684A JPS60263398A JP S60263398 A JPS60263398 A JP S60263398A JP 59117726 A JP59117726 A JP 59117726A JP 11772684 A JP11772684 A JP 11772684A JP S60263398 A JPS60263398 A JP S60263398A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- memory cell
- input
- erased
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は消去可能なプログラマブル読出し専用メモリに
関する。
関する。
(従来技術)
従来、消去可能なプログラマブル続出し専用メモリ(以
下、EFROMという)において、記憶しているすべて
のデータを消去したあとのデータは。
下、EFROMという)において、記憶しているすべて
のデータを消去したあとのデータは。
そのEPROMの回路によって決定されており、使用者
において、このデータを変更することは困難であった。
において、このデータを変更することは困難であった。
第1図はこのような従来のEFROM回路の一例の要部
を示すブロック図である。1はデータ入出力端子、2は
書込み読出し切替信号入力端子、3はアドレス信号入力
端子、4は書込み読出し切替回路、5はアドレスデコー
ダ、6はメモリセルである。
を示すブロック図である。1はデータ入出力端子、2は
書込み読出し切替信号入力端子、3はアドレス信号入力
端子、4は書込み読出し切替回路、5はアドレスデコー
ダ、6はメモリセルである。
EPROMにデータを書き込む場合、書込み読出し切替
回路4が書込みモードとなるように、切替信号入力端子
2より切替信号を入力する。アドレス信号入力端子3よ
りアドレス信号を入力し、アドレスデコーダ5で、アド
レスが選択され、入出力端子1からの入力データが、メ
モリセル6内の所定のアドレスに書き込まれ、記憶され
る。
回路4が書込みモードとなるように、切替信号入力端子
2より切替信号を入力する。アドレス信号入力端子3よ
りアドレス信号を入力し、アドレスデコーダ5で、アド
レスが選択され、入出力端子1からの入力データが、メ
モリセル6内の所定のアドレスに書き込まれ、記憶され
る。
EFROMよりデータ金読出す場合は、書込み読出し切
替回路4が読出しモードとなるように、切替信号入力端
子2より切替信号を入力し、アドレス信号入力端子3よ
りアドレス信号を入力して、アドレスデコーダ5でアド
レスが選択され、メモリセル6内の所定のアドレスより
記憶データが入出力端子1より出力される。このとき、
書込み、のなされていないアドレスを指定した場合、入
出力端子1に出力されるデータは、メモリセル6の初期
値が出てくる。つまり、メモリセル6内に記憶された全
データを消去した後の全出力データと同じで、それは、
製品によってすべてロウレベルかスヘてハイレベルで、
一義的である。システムによって、出力データ中のハイ
レベルが有効であるか、ロウレベルが有効であるかが決
−まっており、EPROMの初期値がそのシステムの有
効レベルであると、誤動作を起こし、最悪の場合、その
システム全破壊してしまうので、書込むデータのないア
ドレスにさえ、初期値と反対レベルを曹込まなければな
らないという欠点があった。
替回路4が読出しモードとなるように、切替信号入力端
子2より切替信号を入力し、アドレス信号入力端子3よ
りアドレス信号を入力して、アドレスデコーダ5でアド
レスが選択され、メモリセル6内の所定のアドレスより
記憶データが入出力端子1より出力される。このとき、
書込み、のなされていないアドレスを指定した場合、入
出力端子1に出力されるデータは、メモリセル6の初期
値が出てくる。つまり、メモリセル6内に記憶された全
データを消去した後の全出力データと同じで、それは、
製品によってすべてロウレベルかスヘてハイレベルで、
一義的である。システムによって、出力データ中のハイ
レベルが有効であるか、ロウレベルが有効であるかが決
−まっており、EPROMの初期値がそのシステムの有
効レベルであると、誤動作を起こし、最悪の場合、その
システム全破壊してしまうので、書込むデータのないア
ドレスにさえ、初期値と反対レベルを曹込まなければな
らないという欠点があった。
(発明の目的)
i 本発明0目的1・上記欠点を9り除き・全記憶デー
タ消去後の出力データを、使用者がその用途に応じて選
択できるところの消去可能なプログラマブル読出し専用
メモリを提供することにある。
タ消去後の出力データを、使用者がその用途に応じて選
択できるところの消去可能なプログラマブル読出し専用
メモリを提供することにある。
(発明の構成)
本発明の消去可能なプログラマブル読出し専用メモリは
、すべての記憶しているデータの消去を行った後、全デ
ータの初期値全決定する出力データ決定手段を有するこ
とから構成される。
、すべての記憶しているデータの消去を行った後、全デ
ータの初期値全決定する出力データ決定手段を有するこ
とから構成される。
(実施例)
以下、本発明の実施例について図面を参照して説明する
。
。
第2図は本発明の一実施例の要部を示すブロック図であ
る。
る。
11〜16は第1図と同一で、11はデータ入出力端子
、12は書込み読出し切替信号入力端子、13はアドレ
ス信号入力端子、14は書込み読出し切替回路、15は
アドレスデコーダ、16はメモリセルである。そして、
17.18は排他的論理和回路、19は1ビツトメモリ
セル、20は入力ゲート及び21は外部信号入力端子で
、出力データ決定手段を構成している。
、12は書込み読出し切替信号入力端子、13はアドレ
ス信号入力端子、14は書込み読出し切替回路、15は
アドレスデコーダ、16はメモリセルである。そして、
17.18は排他的論理和回路、19は1ビツトメモリ
セル、20は入力ゲート及び21は外部信号入力端子で
、出力データ決定手段を構成している。
次に、本実施例の動作について説明する。
書込みの場合、書込み読出し切替回路14が書込みモー
ドと々るように、切替信号入力端子12より切替信号を
入力し、かつ入力ゲート20のゲートヲ開く。このとき
、外部信号入力端子21に入力された外部信号は1ビツ
トメモリセル19に記憶される。入出力端子11よ多入
力されたデータは、排他的論理和回路17に入力される
が、それより出力されるときは、1ビツトメモリセル1
9の記憶内容によって、前記データが正転されるか反転
されてして出力される。その出力が、アドレス信号入力
端子13より入力されたアドレス信号により、アドレス
デコーダ15において指定されたメモリセル16内のア
ドレスに記憶される。
ドと々るように、切替信号入力端子12より切替信号を
入力し、かつ入力ゲート20のゲートヲ開く。このとき
、外部信号入力端子21に入力された外部信号は1ビツ
トメモリセル19に記憶される。入出力端子11よ多入
力されたデータは、排他的論理和回路17に入力される
が、それより出力されるときは、1ビツトメモリセル1
9の記憶内容によって、前記データが正転されるか反転
されてして出力される。その出力が、アドレス信号入力
端子13より入力されたアドレス信号により、アドレス
デコーダ15において指定されたメモリセル16内のア
ドレスに記憶される。
読出しの場合、書込み読出し切替回路14が読出しモー
ドとなる様に切替信号入力端子12より切替信号を入力
する。このとき入力ゲート20は閉じられるので1ビツ
トメモリセル19の内容は変わらない。アドレス信号入
力端子13にアドレス信号を入力し、アドレスデコーダ
15で指定されるメモリセル16内のアドレスよりデー
タを取り出すと、排他的論理和回路18に入力され、そ
5− れからの出力は、書込み時に、排他的論理和回路17で
変換されたと同様に、1ビツトメモリセル19の記憶内
容により、前記データが正転または反転され、書込み読
出し切替回路14金通り入出力端子11に出力される。
ドとなる様に切替信号入力端子12より切替信号を入力
する。このとき入力ゲート20は閉じられるので1ビツ
トメモリセル19の内容は変わらない。アドレス信号入
力端子13にアドレス信号を入力し、アドレスデコーダ
15で指定されるメモリセル16内のアドレスよりデー
タを取り出すと、排他的論理和回路18に入力され、そ
5− れからの出力は、書込み時に、排他的論理和回路17で
変換されたと同様に、1ビツトメモリセル19の記憶内
容により、前記データが正転または反転され、書込み読
出し切替回路14金通り入出力端子11に出力される。
すなわち、入出力端子11より書き込まれたデータは、
出力されるまでに排他的論理和回路17と18で同じ変
換がなされるので、1ビツトメモリセル19の記憶内容
にかかわらず全く同じデータで、入出力端子11に読み
出される。
出力されるまでに排他的論理和回路17と18で同じ変
換がなされるので、1ビツトメモリセル19の記憶内容
にかかわらず全く同じデータで、入出力端子11に読み
出される。
この回路において、メモリセル16が全データ消去後の
状態の場合、例えば、すべてロウレベルであるとすると
、排他的論理和回路18より出力されるデータは、1ビ
ツトメモリセル19の記憶内容が、ロウレベルであると
ロウレベルに、ハイレベルであるとハイレベルとなる。
状態の場合、例えば、すべてロウレベルであるとすると
、排他的論理和回路18より出力されるデータは、1ビ
ツトメモリセル19の記憶内容が、ロウレベルであると
ロウレベルに、ハイレベルであるとハイレベルとなる。
この出力が入出力端子11より読み出される。
以上説明したように1本実施例によれば、EFROMの
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択できる。
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択できる。
6 −
(発明の効果)
以上、詳細に説明したとおり、本発明によれば、すべて
の記憶しているデータの消去を行った後、全データの初
期値を決定する出力データ決定手段を有しているので、
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択でき、従って、従来のように全データ消去
後のデータが製品によって固定化されているために生じ
るシステム破壊とか、初期値と反対のデータの書込み等
の欠点のない消去可能なプログラマブル読出し専用メモ
リが得られる。
の記憶しているデータの消去を行った後、全データの初
期値を決定する出力データ決定手段を有しているので、
全記憶データ消去後の出力データを、使用者がその用途
に応じて選択でき、従って、従来のように全データ消去
後のデータが製品によって固定化されているために生じ
るシステム破壊とか、初期値と反対のデータの書込み等
の欠点のない消去可能なプログラマブル読出し専用メモ
リが得られる。
11・・・・・・データ入出力端子、12・・・・・・
書込み読1 出し切替信号入力端子、13・・・・・・
アドレス信号入力端子、14・・・・・・書込み読出し
切替回路、15・・・・・・アドレスデコーダ、16・
・・・・・メモリセル、17゜1B・・・・・・排他的
論理和回路、19・・・・・・1ビツトメモリセル、2
0・・・・・・入力ゲート、21・・・・・・外部信号
入力端子。
書込み読1 出し切替信号入力端子、13・・・・・・
アドレス信号入力端子、14・・・・・・書込み読出し
切替回路、15・・・・・・アドレスデコーダ、16・
・・・・・メモリセル、17゜1B・・・・・・排他的
論理和回路、19・・・・・・1ビツトメモリセル、2
0・・・・・・入力ゲート、21・・・・・・外部信号
入力端子。
Claims (1)
- すべての記憶しているデータの消去を行った後、全デー
タの初期値を決定する出力データ決定手段を有すること
を特徴とする消去可能なプログラマブル読出し専用メモ
リ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59117726A JPS60263398A (ja) | 1984-06-08 | 1984-06-08 | 消去可能なプログラマブル読出し専用メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59117726A JPS60263398A (ja) | 1984-06-08 | 1984-06-08 | 消去可能なプログラマブル読出し専用メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60263398A true JPS60263398A (ja) | 1985-12-26 |
Family
ID=14718763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59117726A Pending JPS60263398A (ja) | 1984-06-08 | 1984-06-08 | 消去可能なプログラマブル読出し専用メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60263398A (ja) |
-
1984
- 1984-06-08 JP JP59117726A patent/JPS60263398A/ja active Pending
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