JPS60259038A - 直列通信のバツフア装置 - Google Patents
直列通信のバツフア装置Info
- Publication number
- JPS60259038A JPS60259038A JP59115083A JP11508384A JPS60259038A JP S60259038 A JPS60259038 A JP S60259038A JP 59115083 A JP59115083 A JP 59115083A JP 11508384 A JP11508384 A JP 11508384A JP S60259038 A JPS60259038 A JP S60259038A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- serial
- parallel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L17/00—Apparatus or local circuits for transmitting or receiving codes wherein each character is represented by the same number of equal-length code elements, e.g. Baudot code
- H04L17/02—Apparatus or circuits at the transmitting end
- H04L17/04—Apparatus or circuits at the transmitting end with keyboard co-operating with code-bars
- H04L17/08—Apparatus or circuits at the transmitting end with keyboard co-operating with code-bars combined with perforating apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は直列通信機能を持つ電子装置間の接続におけ
るバッファ装置に関するものである。
るバッファ装置に関するものである。
(従来技術とその欠点〕
電子装置間のデータ通信には従来より直列方式が広く用
いらnている。従来は、データを送信する側と、受信す
る側で通信の速度(バンドンート)を一致させなけnば
ならなかった。また通信速度が高速になるに従い、特に
受信側での処理が追いつかないため、最も時間のかかる
処理に合わせ、比較的低速な通信が一般的になっている
。しかし、データを送信する側にとっては、なるべく早
くデータを送り終え、次のジョブを実行することが望ま
しいが、受信側の要求する速度に制限さn、システムの
効率を下げることが多かった。
いらnている。従来は、データを送信する側と、受信す
る側で通信の速度(バンドンート)を一致させなけnば
ならなかった。また通信速度が高速になるに従い、特に
受信側での処理が追いつかないため、最も時間のかかる
処理に合わせ、比較的低速な通信が一般的になっている
。しかし、データを送信する側にとっては、なるべく早
くデータを送り終え、次のジョブを実行することが望ま
しいが、受信側の要求する速度に制限さn、システムの
効率を下げることが多かった。
(発明の目的)
本発明は送信側の電子装置と受信側の電子装置の間に接
続さn1送信側の電子装置(例えばホストコンピュータ
ンより直列データ全受けとり有効データのみをF工11
’Oにバッファし、受信側の電子装置(例えばグラフィ
ックディスプレイ)に有効データを送ることにより、送
信側と受信側のデータ処理速度の追込による不整合を解
決することを目的とする。
続さn1送信側の電子装置(例えばホストコンピュータ
ンより直列データ全受けとり有効データのみをF工11
’Oにバッファし、受信側の電子装置(例えばグラフィ
ックディスプレイ)に有効データを送ることにより、送
信側と受信側のデータ処理速度の追込による不整合を解
決することを目的とする。
(発明の構成〕
以下、本発明の実施例t−図面に基いて説明する。直列
通信には多くの方法があるので、ここでは調歩同期方式
を一例としてあげ、以後の説明の便宜のために制限を加
える。但し、こしらの制限は本発明に対する本質的なも
のではない。第1図に調歩同期方式の信号の一般的な波
形を示す。図中αは連続するu1#の状態でデータ転送
が行なわnていない期間、bにスタートビットと呼はf
L1ビットのL OIIでデータの開始を示す。Cは転
送さnるデータに応じて1″または0“となり、送信、
受信装置間のとり決めでビット数が異なり、パリティを
竹刀口することもある。ここではデータが7ビツトでパ
リティは竹刀口しないものとする。dはストップビット
と呼ばn1ビット以上の1′″である。この様に、調歩
同期方式においては、ストップビットから次のデータの
スタートビットまでの連続する′11は冗長な信号であ
り、必要に応じて追刀口あるいは削除しても情報量は同
じでおる。第5図は、本発明装置を使用しない通常の電
子装置5およびあ間の接続を示し、第6図には本発明に
よるバッファ装置27ヲ使用した接続を図示する。第2
図に本発明の第1の実施例を示す。図中1は送信装置か
ら送らfする直列信号、2は信号1を並列データに変換
する直並列変換回路である。8は回路2の出力である並
列データ、4は並列データ3を記憶するF工FO記憶装
置、7は並列データ8″!、たは直列信号1に含まnる
冗長な信号を検出する冗長信号検出回路である。8は検
出回路7の出力でF工11’O制御回路9に対してデー
タ3iF工FO記憶装置4に記憶するか否かを指示する
制御信号、9はF工FO記憶装置4の書き込み、読み出
しのタイミング信号10ヲ出力する14FO制御回路で
ある。5はF工FO記憶装置4からの並列データ出力、
6は並列データ5を直列信号に変換する並直列変換回路
で、11は並直列変換回路6の出力で直列信号である。
通信には多くの方法があるので、ここでは調歩同期方式
を一例としてあげ、以後の説明の便宜のために制限を加
える。但し、こしらの制限は本発明に対する本質的なも
のではない。第1図に調歩同期方式の信号の一般的な波
形を示す。図中αは連続するu1#の状態でデータ転送
が行なわnていない期間、bにスタートビットと呼はf
L1ビットのL OIIでデータの開始を示す。Cは転
送さnるデータに応じて1″または0“となり、送信、
受信装置間のとり決めでビット数が異なり、パリティを
竹刀口することもある。ここではデータが7ビツトでパ
リティは竹刀口しないものとする。dはストップビット
と呼ばn1ビット以上の1′″である。この様に、調歩
同期方式においては、ストップビットから次のデータの
スタートビットまでの連続する′11は冗長な信号であ
り、必要に応じて追刀口あるいは削除しても情報量は同
じでおる。第5図は、本発明装置を使用しない通常の電
子装置5およびあ間の接続を示し、第6図には本発明に
よるバッファ装置27ヲ使用した接続を図示する。第2
図に本発明の第1の実施例を示す。図中1は送信装置か
ら送らfする直列信号、2は信号1を並列データに変換
する直並列変換回路である。8は回路2の出力である並
列データ、4は並列データ3を記憶するF工FO記憶装
置、7は並列データ8″!、たは直列信号1に含まnる
冗長な信号を検出する冗長信号検出回路である。8は検
出回路7の出力でF工11’O制御回路9に対してデー
タ3iF工FO記憶装置4に記憶するか否かを指示する
制御信号、9はF工FO記憶装置4の書き込み、読み出
しのタイミング信号10ヲ出力する14FO制御回路で
ある。5はF工FO記憶装置4からの並列データ出力、
6は並列データ5を直列信号に変換する並直列変換回路
で、11は並直列変換回路6の出力で直列信号である。
第8図は本発明の第2の実施例で、マイクロプロセッサ
を2基用いて第2図の実施例における冗長信号検出回路
7および?INl’O制御回路9の機!eマイクロプロ
セッサのプログラムで実現するものである。入力の直列
信号14は第1のシリアルポート15に入り、並列デー
タに変換さn1第1のバス18を通して裁1のマイクロ
プロセッサ16が読み、FIFO記憶装置19に書き込
む。第1のマイクロプロセッサ16は第1のメモリ17
に記憶さnたプログラムにより以上の動作を行なう。第
2のマイクロプロセッサρは、F工FO記憶装置19に
データが書き込まf’L′Iにとを検出して、第2のバ
ス20ヲ通してF工FO記憶装置19よりデータを読み
出し、第2のシリアルポート23に書き込む。シリアル
ボート乙は並列に書き込まnたデータを直列信号に変換
して出力信号冴とする。以上のマイクロプロセッサ四の
プログラムは第2のメモリ21に記憶さnているものと
する。
を2基用いて第2図の実施例における冗長信号検出回路
7および?INl’O制御回路9の機!eマイクロプロ
セッサのプログラムで実現するものである。入力の直列
信号14は第1のシリアルポート15に入り、並列デー
タに変換さn1第1のバス18を通して裁1のマイクロ
プロセッサ16が読み、FIFO記憶装置19に書き込
む。第1のマイクロプロセッサ16は第1のメモリ17
に記憶さnたプログラムにより以上の動作を行なう。第
2のマイクロプロセッサρは、F工FO記憶装置19に
データが書き込まf’L′Iにとを検出して、第2のバ
ス20ヲ通してF工FO記憶装置19よりデータを読み
出し、第2のシリアルポート23に書き込む。シリアル
ボート乙は並列に書き込まnたデータを直列信号に変換
して出力信号冴とする。以上のマイクロプロセッサ四の
プログラムは第2のメモリ21に記憶さnているものと
する。
本装置に入力する信号と、本装置から出力する信号の例
を第4図に示す。12は送信側の電子装置から送信さす
る信号で本発明の装置の入力信号となり、有効データは
図中のデータA1データBおよびデータCである。本装
置によりバッファさn出力さnる信号は第4図の13で
必り、受信側の電子装置の受信可能な速度(図の例では
送信側の2分の1)で転送さnる。
を第4図に示す。12は送信側の電子装置から送信さす
る信号で本発明の装置の入力信号となり、有効データは
図中のデータA1データBおよびデータCである。本装
置によりバッファさn出力さnる信号は第4図の13で
必り、受信側の電子装置の受信可能な速度(図の例では
送信側の2分の1)で転送さnる。
(発明の効果)
以上の説明から明らかなように、本発明は直列通信機能
を備えた一対の電子装置の間に接続し、送信側の要求す
る転送速度と受信側の要求する転送速度が異なる場合、
または受信側が処理時間等の都合でデータを受けとnな
い時間が生ずる場合に送信側の装置でデータを止めたり
、送信速度を遅くしたりすることなく、本発明の装置の
中にデータがバッファさnるため、送信側、受信側双方
が最適の速度でデータの転送を可能にする等の効果を有
する。
を備えた一対の電子装置の間に接続し、送信側の要求す
る転送速度と受信側の要求する転送速度が異なる場合、
または受信側が処理時間等の都合でデータを受けとnな
い時間が生ずる場合に送信側の装置でデータを止めたり
、送信速度を遅くしたりすることなく、本発明の装置の
中にデータがバッファさnるため、送信側、受信側双方
が最適の速度でデータの転送を可能にする等の効果を有
する。
第1図は、本発明の扱う信号の一例を示す説明図、第2
図は本発明の第1の実施例のブロック図、舘8図は本発
明の第2の実施例を示すブロック図、第4図は本発明装
置の入力及び出力信号例を示す説明図、第5図は従来の
装置の接続を示す説明ブロック図、第6図は本発明のバ
ッファ装置を使用した場合のブロック図である。 1゜1本装置への入力信号、2.。直並列変換回路、3
.。並列データ、4゜、F工FO記憶装置、5.。F工
FO記憶装置からの出力データ、6、、並直列変換回路
、7゜。冗長信号検出回路、8゜。冗長信号検出回路、
9.、F工FO制御回路、10.、F工FO制御信号、
11 、 、本装置からの出力信号、12.、本装置へ
の入力信号例、13゜。本装置からの出力信号例、14
゜。本装置への入力信号、15゜、第1のシリアルボー
ト、16゜。 第1のマイクロプロセッサ、17゜。第1のメモリ、1
8゜。第1のバス、19゜、F工II′0記憶装置、2
0、。第2のバス、21.。第2のメモリ、n、。 第2のマイクロプロセッサ、23.、第2のシリアルポ
ート、ム。0本装置からの出力データ、5゜、送信側の
電子装置、26.。受信側の電子装置、2781本発明
のバッファ装置 である。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第1図 第2図 第3図 第4図 1データAI lテークBl lダーク011 テ゛−
り A′ 1 1 テーク B′ 1 1チ−yC第5
図 第6図
図は本発明の第1の実施例のブロック図、舘8図は本発
明の第2の実施例を示すブロック図、第4図は本発明装
置の入力及び出力信号例を示す説明図、第5図は従来の
装置の接続を示す説明ブロック図、第6図は本発明のバ
ッファ装置を使用した場合のブロック図である。 1゜1本装置への入力信号、2.。直並列変換回路、3
.。並列データ、4゜、F工FO記憶装置、5.。F工
FO記憶装置からの出力データ、6、、並直列変換回路
、7゜。冗長信号検出回路、8゜。冗長信号検出回路、
9.、F工FO制御回路、10.、F工FO制御信号、
11 、 、本装置からの出力信号、12.、本装置へ
の入力信号例、13゜。本装置からの出力信号例、14
゜。本装置への入力信号、15゜、第1のシリアルボー
ト、16゜。 第1のマイクロプロセッサ、17゜。第1のメモリ、1
8゜。第1のバス、19゜、F工II′0記憶装置、2
0、。第2のバス、21.。第2のメモリ、n、。 第2のマイクロプロセッサ、23.、第2のシリアルポ
ート、ム。0本装置からの出力データ、5゜、送信側の
電子装置、26.。受信側の電子装置、2781本発明
のバッファ装置 である。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第1図 第2図 第3図 第4図 1データAI lテークBl lダーク011 テ゛−
り A′ 1 1 テーク B′ 1 1チ−yC第5
図 第6図
Claims (1)
- 直列信号を入力して並列データを得る手段と、前記直列
信号中の冗長な成分を除去する手段と、必要なデータを
記憶するF工FO(ファーストインファ〜ストアウド〕
記憶装置及び前記F工FO記憶装置にデータを香き込む
書き込む手段と、前記F工FO記憶装置から並列データ
を読み出し直列信号に変換して出力する手段からなる直
列通信のバッファ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59115083A JPS60259038A (ja) | 1984-06-05 | 1984-06-05 | 直列通信のバツフア装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59115083A JPS60259038A (ja) | 1984-06-05 | 1984-06-05 | 直列通信のバツフア装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60259038A true JPS60259038A (ja) | 1985-12-21 |
Family
ID=14653764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59115083A Pending JPS60259038A (ja) | 1984-06-05 | 1984-06-05 | 直列通信のバツフア装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60259038A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62138253U (ja) * | 1986-02-20 | 1987-08-31 | ||
JPH0216841A (ja) * | 1988-07-05 | 1990-01-19 | Matsushita Graphic Commun Syst Inc | 変復調装置 |
-
1984
- 1984-06-05 JP JP59115083A patent/JPS60259038A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62138253U (ja) * | 1986-02-20 | 1987-08-31 | ||
JPH0216841A (ja) * | 1988-07-05 | 1990-01-19 | Matsushita Graphic Commun Syst Inc | 変復調装置 |
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