JPS60256196A - メモリパネル駆動方式 - Google Patents
メモリパネル駆動方式Info
- Publication number
- JPS60256196A JPS60256196A JP11073084A JP11073084A JPS60256196A JP S60256196 A JPS60256196 A JP S60256196A JP 11073084 A JP11073084 A JP 11073084A JP 11073084 A JP11073084 A JP 11073084A JP S60256196 A JPS60256196 A JP S60256196A
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- JP
- Japan
- Prior art keywords
- display
- light emitting
- signal
- pattern
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ガス放電表示パネル、液晶表示パネル、エレ
クトロルミネセンス表示パネル等、メモ(1) す機能を有する発光素子をマトリックス状に配列してな
る平面表示パネルのテレビ表示駆動方式に関する。
クトロルミネセンス表示パネル等、メモ(1) す機能を有する発光素子をマトリックス状に配列してな
る平面表示パネルのテレビ表示駆動方式に関する。
従来のメモリパネルテレビ表示駆動方法については、例
えば特公昭53−45654号公報(加治、他によるr
階調付平面表示装置」)に記載されている。
えば特公昭53−45654号公報(加治、他によるr
階調付平面表示装置」)に記載されている。
この方法による中間調表示法を、第1図を用いて説明す
る。図中横軸は時間軸、】はテレビ画像信号である。図
中2は、1フィールド期間をビットt(bB、ビット2
(b2)、ビット3(bB)およびビット4 (b4)
の4つの発光期間に分け、各期間の長さの比を1:2:
4:8と選ぶことにより、2’=16レベルの階調表示
をするときのパターン例Aである。第2.第3フイール
ドでも同様な4ビット表示を行なう。
る。図中横軸は時間軸、】はテレビ画像信号である。図
中2は、1フィールド期間をビットt(bB、ビット2
(b2)、ビット3(bB)およびビット4 (b4)
の4つの発光期間に分け、各期間の長さの比を1:2:
4:8と選ぶことにより、2’=16レベルの階調表示
をするときのパターン例Aである。第2.第3フイール
ドでも同様な4ビット表示を行なう。
第1図中3は、1フレームをbl、b2.bB。
b4の4つの期間に分け、各期間の長さを1:2:4:
8と選ぶことにより、2’=16階調表示(2) をするときのパターン例Bである。この場合2つのフィ
ールドで1フレームを構成している。
8と選ぶことにより、2’=16階調表示(2) をするときのパターン例Bである。この場合2つのフィ
ールドで1フレームを構成している。
パターンAの表示方法は、lフレーム内に8回スイッチ
ングをしている。一方パターンBの表示方法は1フレー
ム内に4回のスイッチングでよいため、発光素子のスイ
ッチング電力はパターンAに比べ半分でよい、さらに外
部メモリ容量を比べると、パターンAとパターンBの比
は約4=1となり、パターンBはパターンAに比べ大幅
に少なくてすむ。
ングをしている。一方パターンBの表示方法は1フレー
ム内に4回のスイッチングでよいため、発光素子のスイ
ッチング電力はパターンAに比べ半分でよい、さらに外
部メモリ容量を比べると、パターンAとパターンBの比
は約4=1となり、パターンBはパターンAに比べ大幅
に少なくてすむ。
一方、パターンAの表示方法は1枚の画像を、たとえば
NTSC方式の場合16.7msで作るのに対し、パタ
ーンBの表示方法は33.3m sで作るため、パター
ンBの表示方法はフリッカが顕著である。
NTSC方式の場合16.7msで作るのに対し、パタ
ーンBの表示方法は33.3m sで作るため、パター
ンBの表示方法はフリッカが顕著である。
本発明は、かかる点に鑑みてなされたものでありスイッ
チング電力を小さく、かつ外部メモリ容量を小さくする
ことができ、しかもフリッカが目立たないメモリパネル
駆動方式を提供することに(3) ある。
チング電力を小さく、かつ外部メモリ容量を小さくする
ことができ、しかもフリッカが目立たないメモリパネル
駆動方式を提供することに(3) ある。
スイッチング電力および外部メモリ容量を減らすために
は、第1図にパターンBで示した駆動方法が好ましいが
、この場合たとえばb4のみが定常的に点灯している場
合を考えると、発光素子は33.3m s毎に1回点灯
するため、フリッカを生じる。
は、第1図にパターンBで示した駆動方法が好ましいが
、この場合たとえばb4のみが定常的に点灯している場
合を考えると、発光素子は33.3m s毎に1回点灯
するため、フリッカを生じる。
そこで、本発明ではこのフリッカを除去するために、パ
ネル内で上下方向に隣り合った水平ライン上のセルの点
灯表示の位置をほぼ1フィールド==16.7m si
ずらすことを特徴とする。したがって、本発明によれば
たとえば表示パネル全面にb4のみが点灯した場合でも
上下に隣り合った2水平ラインを同時に見ると、16.
7m s毎に点灯するため、プリン力は大幅に減少する
。
ネル内で上下方向に隣り合った水平ライン上のセルの点
灯表示の位置をほぼ1フィールド==16.7m si
ずらすことを特徴とする。したがって、本発明によれば
たとえば表示パネル全面にb4のみが点灯した場合でも
上下に隣り合った2水平ラインを同時に見ると、16.
7m s毎に点灯するため、プリン力は大幅に減少する
。
NTSC,PALあるいはSECAM方式のテレビ画像
信号は、通常2:1インタレースを行なっているため5
画像信号は上下水平ラインでほぼlフィールド期間ずれ
て送られている。したがって本(4) 発明のように水平ライン毎に表示位相をほぼ1フイール
ドずつずらすと、必要な外部メモリ数も減少し、回路構
成が容易になる利点もある。
信号は、通常2:1インタレースを行なっているため5
画像信号は上下水平ラインでほぼlフィールド期間ずれ
て送られている。したがって本(4) 発明のように水平ライン毎に表示位相をほぼ1フイール
ドずつずらすと、必要な外部メモリ数も減少し、回路構
成が容易になる利点もある。
以下、本発明の実施例を示す。第2図は本発明の一実施
例を示すタイムチャートである。図中横軸は時間軸、1
は画像信号、4はある特定の水平ラインLl上の発光素
子の階調表示ノ砥、5はその下の水平ラインL2上の発
光素子の階調表示パターンを示す。いずれも表示パター
ンの周期は1フレ一ム期間(33,3m s )である
が、水平ラインL1とそのすぐ下の隣接水平ラインL2
のパターンは互にほぼlフィールド期間(16,7m
s )ずれている。
例を示すタイムチャートである。図中横軸は時間軸、1
は画像信号、4はある特定の水平ラインLl上の発光素
子の階調表示ノ砥、5はその下の水平ラインL2上の発
光素子の階調表示パターンを示す。いずれも表示パター
ンの周期は1フレ一ム期間(33,3m s )である
が、水平ラインL1とそのすぐ下の隣接水平ラインL2
のパターンは互にほぼlフィールド期間(16,7m
s )ずれている。
図中bl、b2.b3.b4それぞれの期間長は1:2
:4:8となるように選んであるため、たとえばb1期
間のみ点灯すると11”のレベルの輝度が、またbl、
b2.b3.b4全期間を点灯すると1J15#lのレ
ベルの輝度が得られる。たとえばb4のみを点灯した場
合1発光は33.3msに(5) 一回しか得られない、このとき水平ラインL 1のみを
見ればフリッカが見られる。ところが水平ラインL1と
T= 2を同時に見れば、発光は16.7m s毎に発
生するため、フリッカは著しく減少する。
:4:8となるように選んであるため、たとえばb1期
間のみ点灯すると11”のレベルの輝度が、またbl、
b2.b3.b4全期間を点灯すると1J15#lのレ
ベルの輝度が得られる。たとえばb4のみを点灯した場
合1発光は33.3msに(5) 一回しか得られない、このとき水平ラインL 1のみを
見ればフリッカが見られる。ところが水平ラインL1と
T= 2を同時に見れば、発光は16.7m s毎に発
生するため、フリッカは著しく減少する。
第3図は本発明の他の実施例を示し、隣り合う6本の水
平ライン上の発光素子の階調表示パターンを示した例で
ある。横軸は時間を示し、また図中6は第1水平ライン
L1から第6水平ラインL6の上の発光素子に対する階
調表示パターンを示す。図の煩雑をさけるため、b1表
示開始時刻のみを表示しである。各発光素子の階調表示
パターンのくり返し周期は525H(IHは水平走査期
間)であり、また上下に隣り合う水平ラインの階調表示
パターンの位相のずれは262Hないし263Hである
。水平ラインL1とL3、あるいは水平ラインL2とL
4の表示パターンの位相ずれは、IHである。
平ライン上の発光素子の階調表示パターンを示した例で
ある。横軸は時間を示し、また図中6は第1水平ライン
L1から第6水平ラインL6の上の発光素子に対する階
調表示パターンを示す。図の煩雑をさけるため、b1表
示開始時刻のみを表示しである。各発光素子の階調表示
パターンのくり返し周期は525H(IHは水平走査期
間)であり、また上下に隣り合う水平ラインの階調表示
パターンの位相のずれは262Hないし263Hである
。水平ラインL1とL3、あるいは水平ラインL2とL
4の表示パターンの位相ずれは、IHである。
次に本発明を実施するための駆動回路について説明する
。第4図は、その駆動回路のブロック図である。図にお
いて画像入力信号9、水平同期信(6) 号10、垂直同期信号11が外部から加えられる。
。第4図は、その駆動回路のブロック図である。図にお
いて画像入力信号9、水平同期信(6) 号10、垂直同期信号11が外部から加えられる。
まずアナログ量で入力された画像信号9はアナログ−デ
ィジタル変換器12によって複数個(本実施例では4ビ
ツト)のバイナリ信号b1〜b4に変換される。
ィジタル変換器12によって複数個(本実施例では4ビ
ツト)のバイナリ信号b1〜b4に変換される。
この符号化周期、すなわちサンプリング周期は、1水平
走査期間(IH)を水平方向の発光素子数で除したもの
である。この周期で符号化したビットパルスは、各ビッ
ト毎に異なる遅延量を有するディジタル遅延器13を通
り、直並列変換用シフトレジスタ群14シ二人り、各ビ
ット毎にそれぞれシフトレジスタに順次書込まれる。こ
のとき、上下に隣接する水平ライン上の発光素子の中間
調表示の位相が、はぼ−フレーム(=1フレーム)ずれ
るように遅延量を設定する。
走査期間(IH)を水平方向の発光素子数で除したもの
である。この周期で符号化したビットパルスは、各ビッ
ト毎に異なる遅延量を有するディジタル遅延器13を通
り、直並列変換用シフトレジスタ群14シ二人り、各ビ
ット毎にそれぞれシフトレジスタに順次書込まれる。こ
のとき、上下に隣接する水平ライン上の発光素子の中間
調表示の位相が、はぼ−フレーム(=1フレーム)ずれ
るように遅延量を設定する。
但し、この位相差は、ちょうど一フレームであ(7)
以上になると33.3m sのフリッカが目立つように
なり、好ましくない。したがって上下隣接ラインム、す
なわち210〜315Hであることが好ましい。
なり、好ましくない。したがって上下隣接ラインム、す
なわち210〜315Hであることが好ましい。
2:1インタレ−入信量において、上下に隣接する発光
素子に与えられる信号の時間差は262H1もしくは2
63Hである。したがって上下隣接ライン間の中間調表
示の位相差を262〜263Hにすれば、ビデオ信号処
理回路は極めて簡単になる。
素子に与えられる信号の時間差は262H1もしくは2
63Hである。したがって上下隣接ライン間の中間調表
示の位相差を262〜263Hにすれば、ビデオ信号処
理回路は極めて簡単になる。
かくして1水平期間の画像信号が書き込まれたとき、ゲ
ートパルス発生器15により送出されたゲートパルスs
、、s、、s、、s4によってゲート群16を各ビット
毎に開閉し、書込まれた画像情報をメモリ群17に移す
。このメモリ群17は表示用パネル2の各発光素子の発
光開始および停止を行なうのに必要な時間幅を持たせる
もので、(8) 単安定フリップフロップ等により構成される。
ートパルス発生器15により送出されたゲートパルスs
、、s、、s、、s4によってゲート群16を各ビット
毎に開閉し、書込まれた画像情報をメモリ群17に移す
。このメモリ群17は表示用パネル2の各発光素子の発
光開始および停止を行なうのに必要な時間幅を持たせる
もので、(8) 単安定フリップフロップ等により構成される。
次に表示用パネル2の縦方向の列に対応する各ビットの
論理和を論理和回路群18によってめる。この場合、発
光素子の発生を順次停止させるための信号S offを
信号発生器19より送出し、上記の論理和回路群18に
加える。かくして論理和回路群18の出力により縦方向
の列に対するトリガ信号発生器20のトリガ出力信号2
1をそれぞれ縦方向の各列に対応してスイッチSWy+
+SWy、、・・・・・・S Wynによって制御し、
各トリガ信号出力とバイアス電源22によるバイアス電
圧とを信号加算群23によって加算し、縦方向の各列の
共通端子Y、、Y、、・・・・・・、Yoに加える。
論理和を論理和回路群18によってめる。この場合、発
光素子の発生を順次停止させるための信号S offを
信号発生器19より送出し、上記の論理和回路群18に
加える。かくして論理和回路群18の出力により縦方向
の列に対するトリガ信号発生器20のトリガ出力信号2
1をそれぞれ縦方向の各列に対応してスイッチSWy+
+SWy、、・・・・・・S Wynによって制御し、
各トリガ信号出力とバイアス電源22によるバイアス電
圧とを信号加算群23によって加算し、縦方向の各列の
共通端子Y、、Y、、・・・・・・、Yoに加える。
なおこれらの回路のうち、ディジタル遅延回路13、直
並列変換用シフトレジスタ群14の構成を第5図に、同
じくゲート群16、メモリ群17、論理和回路群18の
構成を第6図に示す、また第5図中の14の出力の番号
と第6図中の16の入力の番号は対応している。なお第
5図、第6図において、クロック信号発生器24からは
前記の水(9) 平同期信号lOに同期したシフトレジスタ用クロックパ
ネルを発生する。
並列変換用シフトレジスタ群14の構成を第5図に、同
じくゲート群16、メモリ群17、論理和回路群18の
構成を第6図に示す、また第5図中の14の出力の番号
と第6図中の16の入力の番号は対応している。なお第
5図、第6図において、クロック信号発生器24からは
前記の水(9) 平同期信号lOに同期したシフトレジスタ用クロックパ
ネルを発生する。
再び第4図において、垂直方向走査信号は水平同期信号
10と垂直同期信号11を入力とする垂直走査信号発生
器25より送出され、水平方向の各行に対するトリガ信
号発生器26から送られた信号を各行ごとに設けたスイ
ッチ5WXI 、5wX21・・・・・・r SWx+
−により開閉する。上記各スイッチの出力およびバイア
ス電源27から加えられたバイアス電圧を信号加算器群
28によって加算し、水平方向の各行の共通端子X 、
、 X、 、・・・・・・、x。
10と垂直同期信号11を入力とする垂直走査信号発生
器25より送出され、水平方向の各行に対するトリガ信
号発生器26から送られた信号を各行ごとに設けたスイ
ッチ5WXI 、5wX21・・・・・・r SWx+
−により開閉する。上記各スイッチの出力およびバイア
ス電源27から加えられたバイアス電圧を信号加算器群
28によって加算し、水平方向の各行の共通端子X 、
、 X、 、・・・・・・、x。
に供給する。かくして垂直方向の各列と水平方向の各行
のそれぞれ共通端子に加えられた信号によって表示用パ
ネルの各発光素子を発生させる。
のそれぞれ共通端子に加えられた信号によって表示用パ
ネルの各発光素子を発生させる。
次に、本発明による駆動方式の特徴を、第7図〜第10
図を用いてさらに詳細に説明する。
図を用いてさらに詳細に説明する。
第7図はNTSCによるテレビ信号の構成で。
1フレームが第1.第2フイールドで構成されており、
第1フイールドには表示画面の奇数行目、Nl、N3.
N5.・・・・・・、N525上に表わす信(10) 号が送られている。第2フイールドには、表示画面の偶
数行目、N2.N4.N6.・・・・・・、 N524
上に表わす信号が送られてくる。
第1フイールドには表示画面の奇数行目、Nl、N3.
N5.・・・・・・、N525上に表わす信(10) 号が送られている。第2フイールドには、表示画面の偶
数行目、N2.N4.N6.・・・・・・、 N524
上に表わす信号が送られてくる。
第8図は、たとえば水平ライン240本程度を有重心表
示パネルにNTSCテレビ信号を表示する場合の、回路
構成の従来例である。図中9は画像信号、12はアナロ
グ−ディジタル変換器、13−1はディジタル遅延線、
13−2はフィールド切換スイッチである。ディジタル
遅延線13−1内に記載されている数字は遅延量を示し
、たとえば38Hは、38水平走査期間に相当する時間
、信号を遅延することを意味している。第8図の回路を
使用すれば、第1図中3、つまりパターンBの表示がで
きる。このときフィールド切換スイッチ13−2は、第
1フィールド受信時b1〜b4全てA側に接続、第2フ
ィールド受信時はb1〜b4全でB側に接続する。すな
わち、表示パネル水平ライン数はテレビ信号ライン数の
約半分しか無いため、第1フイールドの信号は表示する
が、第2フイールドの信号は全て捨てている。こ(11
) の表示方法によれば、前述のように、表示画面にフリッ
カが生じる。
示パネルにNTSCテレビ信号を表示する場合の、回路
構成の従来例である。図中9は画像信号、12はアナロ
グ−ディジタル変換器、13−1はディジタル遅延線、
13−2はフィールド切換スイッチである。ディジタル
遅延線13−1内に記載されている数字は遅延量を示し
、たとえば38Hは、38水平走査期間に相当する時間
、信号を遅延することを意味している。第8図の回路を
使用すれば、第1図中3、つまりパターンBの表示がで
きる。このときフィールド切換スイッチ13−2は、第
1フィールド受信時b1〜b4全てA側に接続、第2フ
ィールド受信時はb1〜b4全でB側に接続する。すな
わち、表示パネル水平ライン数はテレビ信号ライン数の
約半分しか無いため、第1フイールドの信号は表示する
が、第2フイールドの信号は全て捨てている。こ(11
) の表示方法によれば、前述のように、表示画面にフリッ
カが生じる。
第9図は、たとえば水平ライン240本程度を有重心表
示パネルにNTSCテレビ信号を表示する場合の、本発
明による駆動方式の回路構成例である。図中13−1は
ディジタル遅延線、13−2はフィールド切換スイッチ
、13−3はフィールド遅延器である。第9図の回路な
使用すれば、第2図あるいは第3図の表示ができる。第
1フィールド受信時、b1〜b4のフィールド切換スイ
ッチ13−2は全てA側に、また第2フィールド受信時
は全てB側に接続する。さらにフィールド遅延器13−
3は、b1〜b4全で同様に、水平走査期間Hが終了す
る度にC側、あるいはD側に交互に切炭る。このように
すると、たとえば第7図の信号Nl、N3.N5.N7
.N9.Nl 1が、それぞれ第3図ノr、、 ] 、
L2. I、3.L4゜L5.L6に示すパターンで
表示され、フリッカが減少する。
示パネルにNTSCテレビ信号を表示する場合の、本発
明による駆動方式の回路構成例である。図中13−1は
ディジタル遅延線、13−2はフィールド切換スイッチ
、13−3はフィールド遅延器である。第9図の回路な
使用すれば、第2図あるいは第3図の表示ができる。第
1フィールド受信時、b1〜b4のフィールド切換スイ
ッチ13−2は全てA側に、また第2フィールド受信時
は全てB側に接続する。さらにフィールド遅延器13−
3は、b1〜b4全で同様に、水平走査期間Hが終了す
る度にC側、あるいはD側に交互に切炭る。このように
すると、たとえば第7図の信号Nl、N3.N5.N7
.N9.Nl 1が、それぞれ第3図ノr、、 ] 、
L2. I、3.L4゜L5.L6に示すパターンで
表示され、フリッカが減少する。
第10図は、たとえば水平ライン480本程度(12)
を有する表示パネルに、第7図に示したNTSCテレビ
信号を表示する場合の、本発明による回路構成の一例で
ある。この構成では、第9図に示したフィールド切換ス
イッチ13−2およびフィールド遅延ill 3−3は
不要であり、ディジタル遅延線13−1のみの、簡単な
回路になっている。
信号を表示する場合の、本発明による回路構成の一例で
ある。この構成では、第9図に示したフィールド切換ス
イッチ13−2およびフィールド遅延ill 3−3は
不要であり、ディジタル遅延線13−1のみの、簡単な
回路になっている。
第10図の回路構成によれば、たとえば第7図の1%N
1.N3.N5.N7.・・・・・・はそれぞれ第3図
のLl、L3.L5.L7.・・・・・・に、またN2
.N4.N6.N8.・・・・・・はそれぞれL2゜L
4.L6.L8.・・・・・・に表示される。したがっ
てフリッカは減少する。
1.N3.N5.N7.・・・・・・はそれぞれ第3図
のLl、L3.L5.L7.・・・・・・に、またN2
.N4.N6.N8.・・・・・・はそれぞれL2゜L
4.L6.L8.・・・・・・に表示される。したがっ
てフリッカは減少する。
第2図、あるいは第3図の実施例は4ビット表示を例に
とったが、さらに多くのビット表示の場合も全く同様で
ある。
とったが、さらに多くのビット表示の場合も全く同様で
ある。
本発明によれば、パネルスイッチング電力が小さくてす
み、また外部メモリ容量も少なくてすむ。
み、また外部メモリ容量も少なくてすむ。
さらにフリッカも軽減される。
またパネル内水平方向電極の引き出しを、1本(13)
毎に左、右に振り分ければ、パネル片側にはたとえばL
l、L3.L5.・・・・・・が並ぶ、Llと■、3間
、L3と55間などの階調表示パネル位相のずれは全て
IHであるため、回路構成上も煩雑さを避けることがで
きる。
l、L3.L5.・・・・・・が並ぶ、Llと■、3間
、L3と55間などの階調表示パネル位相のずれは全て
IHであるため、回路構成上も煩雑さを避けることがで
きる。
第1図はメモリパネル階調表示方式の従来例を示す図、
第2図および第3図は本発明による実施例を示す図、第
4図、第5図、第6図は本発明を実施するための駆動回
路の構成例を示す図、第7図はNTSCによるテレビ信
号の構成を示す図、第8図は従来例によるディジタル遅
延器の構成図、第9図、第10図は本発明によるディジ
タル遅延器の構成図である。 1・・・画像信号、4,5・・・それぞれ互に隣接する
上下水平ライン上の階調表示パターンのタイムチャート
例、12・・・アナログ−ディジタル変換器、13・・
・ディジタル遅延器、13−1・・・ディジタル遅延線
、13−2・・・フィールド切換スイッチ、13−3・
・・フィールド遅延器。 (14) 第 4 m 第 71 拓 5I211 7二”Xi ”X’ 4” J’:(i+I) 27(
iN) 7(aN) ニア7=・1)ハ
第2図および第3図は本発明による実施例を示す図、第
4図、第5図、第6図は本発明を実施するための駆動回
路の構成例を示す図、第7図はNTSCによるテレビ信
号の構成を示す図、第8図は従来例によるディジタル遅
延器の構成図、第9図、第10図は本発明によるディジ
タル遅延器の構成図である。 1・・・画像信号、4,5・・・それぞれ互に隣接する
上下水平ライン上の階調表示パターンのタイムチャート
例、12・・・アナログ−ディジタル変換器、13・・
・ディジタル遅延器、13−1・・・ディジタル遅延線
、13−2・・・フィールド切換スイッチ、13−3・
・・フィールド遅延器。 (14) 第 4 m 第 71 拓 5I211 7二”Xi ”X’ 4” J’:(i+I) 27(
iN) 7(aN) ニア7=・1)ハ
Claims (1)
- 【特許請求の範囲】 1、各発光素子にメモリ機能を与えられたマトリクス形
テレビ表示パネル内の発光素子を表示させるに際し、1
フレ一ム期間内で表示時間を変え、あるいは表示パルス
数を変えることにより中間表示を行なうメモリパネル駆
動方式において、上下に隣接する発光素子の中間調表示
パターンの位相を210Hないし315H(LHは水平
走査期間)ずらすことを特徴とするメモリパネル駆動方
式。 2、第1項のメモリパネル駆動方式において、上下に隣
接する発光素子の中間調表示パターンの位相を262H
ないし263Hずらすことを特徴とするメモリパネル駆
動方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11073084A JPS60256196A (ja) | 1984-06-01 | 1984-06-01 | メモリパネル駆動方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11073084A JPS60256196A (ja) | 1984-06-01 | 1984-06-01 | メモリパネル駆動方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60256196A true JPS60256196A (ja) | 1985-12-17 |
Family
ID=14543049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11073084A Pending JPS60256196A (ja) | 1984-06-01 | 1984-06-01 | メモリパネル駆動方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60256196A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63108394A (ja) * | 1986-09-20 | 1988-05-13 | ソーン イーエムアイ ピーエルシー | 表示装置の動作方法および表示装置 |
-
1984
- 1984-06-01 JP JP11073084A patent/JPS60256196A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63108394A (ja) * | 1986-09-20 | 1988-05-13 | ソーン イーエムアイ ピーエルシー | 表示装置の動作方法および表示装置 |
JPH0664421B2 (ja) * | 1986-09-20 | 1994-08-22 | ソーン イーエムアイ ピーエルシー | 表示装置の動作方法および表示装置 |
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