JPS60256196A - メモリパネル駆動方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ガス放電表示パネル、液晶表示パネル、エレ
クトロルミネセンス表示パネル等、メモ（１） す機能を有する発光素子をマトリックス状に配列してな
る平面表示パネルのテレビ表示駆動方式に関する。

〔発明の背景〕

従来のメモリパネルテレビ表示駆動方法については、例
えば特公昭５３−４５６５４号公報（加治、他によるｒ
階調付平面表示装置」）に記載されている。

この方法による中間調表示法を、第１図を用いて説明す
る。図中横軸は時間軸、】はテレビ画像信号である。図
中２は、１フィールド期間をビットｔ（ｂＢ、ビット２
（ｂ２）、ビット３（ｂＢ）およびビット４　（ｂ４）
の４つの発光期間に分け、各期間の長さの比を１：２：
４：８と選ぶことにより、２’＝１６レベルの階調表示
をするときのパターン例Ａである。第２．第３フイール
ドでも同様な４ビット表示を行なう。

第１図中３は、１フレームをｂｌ、ｂ２．ｂＢ。

ｂ４の４つの期間に分け、各期間の長さを１：２：４：
８と選ぶことにより、２’＝１６階調表示（２） をするときのパターン例Ｂである。この場合２つのフィ
ールドで１フレームを構成している。

パターンＡの表示方法は、ｌフレーム内に８回スイッチ
ングをしている。一方パターンＢの表示方法は１フレー
ム内に４回のスイッチングでよいため、発光素子のスイ
ッチング電力はパターンＡに比べ半分でよい、さらに外
部メモリ容量を比べると、パターンＡとパターンＢの比
は約４＝１となり、パターンＢはパターンＡに比べ大幅
に少なくてすむ。

一方、パターンＡの表示方法は１枚の画像を、たとえば
ＮＴＳＣ方式の場合１６．７ｍｓで作るのに対し、パタ
ーンＢの表示方法は３３．３ｍ　ｓで作るため、パター
ンＢの表示方法はフリッカが顕著である。

〔発明の目的〕

本発明は、かかる点に鑑みてなされたものでありスイッ
チング電力を小さく、かつ外部メモリ容量を小さくする
ことができ、しかもフリッカが目立たないメモリパネル
駆動方式を提供することに（３） ある。

〔発明の概要〕

スイッチング電力および外部メモリ容量を減らすために
は、第１図にパターンＢで示した駆動方法が好ましいが
、この場合たとえばｂ４のみが定常的に点灯している場
合を考えると、発光素子は３３．３ｍ　ｓ毎に１回点灯
するため、フリッカを生じる。

そこで、本発明ではこのフリッカを除去するために、パ
ネル内で上下方向に隣り合った水平ライン上のセルの点
灯表示の位置をほぼ１フィールド＝＝１６．７ｍ　ｓｉ
ずらすことを特徴とする。したがって、本発明によれば
たとえば表示パネル全面にｂ４のみが点灯した場合でも
上下に隣り合った２水平ラインを同時に見ると、１６．
７ｍ　ｓ毎に点灯するため、プリン力は大幅に減少する
。

ＮＴＳＣ，ＰＡＬあるいはＳＥＣＡＭ方式のテレビ画像
信号は、通常２：１インタレースを行なっているため５
画像信号は上下水平ラインでほぼｌフィールド期間ずれ
て送られている。したがって本（４） 発明のように水平ライン毎に表示位相をほぼ１フイール
ドずつずらすと、必要な外部メモリ数も減少し、回路構
成が容易になる利点もある。

〔発明の実施例〕

以下、本発明の実施例を示す。第２図は本発明の一実施
例を示すタイムチャートである。図中横軸は時間軸、１
は画像信号、４はある特定の水平ラインＬｌ上の発光素
子の階調表示ノ砥、５はその下の水平ラインＬ２上の発
光素子の階調表示パターンを示す。いずれも表示パター
ンの周期は１フレ一ム期間（３３，３ｍ　ｓ　）である
が、水平ラインＬ１とそのすぐ下の隣接水平ラインＬ２
のパターンは互にほぼｌフィールド期間（１６，７ｍ　
ｓ　）ずれている。

図中ｂｌ、ｂ２．ｂ３．ｂ４それぞれの期間長は１：２
：４：８となるように選んであるため、たとえばｂ１期
間のみ点灯すると１１”のレベルの輝度が、またｂｌ、
ｂ２．ｂ３．ｂ４全期間を点灯すると１Ｊ１５＃ｌのレ
ベルの輝度が得られる。たとえばｂ４のみを点灯した場
合１発光は３３．３ｍｓに（５） 一回しか得られない、このとき水平ラインＬ　１のみを
見ればフリッカが見られる。ところが水平ラインＬ１と
Ｔ＝　２を同時に見れば、発光は１６．７ｍ　ｓ毎に発
生するため、フリッカは著しく減少する。

第３図は本発明の他の実施例を示し、隣り合う６本の水
平ライン上の発光素子の階調表示パターンを示した例で
ある。横軸は時間を示し、また図中６は第１水平ライン
Ｌ１から第６水平ラインＬ６の上の発光素子に対する階
調表示パターンを示す。図の煩雑をさけるため、ｂ１表
示開始時刻のみを表示しである。各発光素子の階調表示
パターンのくり返し周期は５２５Ｈ（ＩＨは水平走査期
間）であり、また上下に隣り合う水平ラインの階調表示
パターンの位相のずれは２６２Ｈないし２６３Ｈである
。水平ラインＬ１とＬ３、あるいは水平ラインＬ２とＬ
４の表示パターンの位相ずれは、ＩＨである。

次に本発明を実施するための駆動回路について説明する
。第４図は、その駆動回路のブロック図である。図にお
いて画像入力信号９、水平同期信（６） 号１０、垂直同期信号１１が外部から加えられる。

まずアナログ量で入力された画像信号９はアナログ−デ
ィジタル変換器１２によって複数個（本実施例では４ビ
ツト）のバイナリ信号ｂ１〜ｂ４に変換される。

この符号化周期、すなわちサンプリング周期は、１水平
走査期間（ＩＨ）を水平方向の発光素子数で除したもの
である。この周期で符号化したビットパルスは、各ビッ
ト毎に異なる遅延量を有するディジタル遅延器１３を通
り、直並列変換用シフトレジスタ群１４シ二人り、各ビ
ット毎にそれぞれシフトレジスタに順次書込まれる。こ
のとき、上下に隣接する水平ライン上の発光素子の中間
調表示の位相が、はぼ−フレーム（＝１フレーム）ずれ
るように遅延量を設定する。

但し、この位相差は、ちょうど一フレームであ（７） 以上になると３３．３ｍ　ｓのフリッカが目立つように
なり、好ましくない。したがって上下隣接ラインム、す
なわち２１０〜３１５Ｈであることが好ましい。

２：１インタレ−入信量において、上下に隣接する発光
素子に与えられる信号の時間差は２６２Ｈ１もしくは２
６３Ｈである。したがって上下隣接ライン間の中間調表
示の位相差を２６２〜２６３Ｈにすれば、ビデオ信号処
理回路は極めて簡単になる。

かくして１水平期間の画像信号が書き込まれたとき、ゲ
ートパルス発生器１５により送出されたゲートパルスｓ
、、ｓ、、ｓ、、ｓ４によってゲート群１６を各ビット
毎に開閉し、書込まれた画像情報をメモリ群１７に移す
。このメモリ群１７は表示用パネル２の各発光素子の発
光開始および停止を行なうのに必要な時間幅を持たせる
もので、（８） 単安定フリップフロップ等により構成される。

次に表示用パネル２の縦方向の列に対応する各ビットの
論理和を論理和回路群１８によってめる。この場合、発
光素子の発生を順次停止させるための信号Ｓ　ｏｆｆを
信号発生器１９より送出し、上記の論理和回路群１８に
加える。かくして論理和回路群１８の出力により縦方向
の列に対するトリガ信号発生器２０のトリガ出力信号２
１をそれぞれ縦方向の各列に対応してスイッチＳＷｙ＋
＋ＳＷｙ、、・・・・・・Ｓ　Ｗｙｎによって制御し、
各トリガ信号出力とバイアス電源２２によるバイアス電
圧とを信号加算群２３によって加算し、縦方向の各列の
共通端子Ｙ、、Ｙ、、・・・・・・、Ｙｏに加える。

なおこれらの回路のうち、ディジタル遅延回路１３、直
並列変換用シフトレジスタ群１４の構成を第５図に、同
じくゲート群１６、メモリ群１７、論理和回路群１８の
構成を第６図に示す、また第５図中の１４の出力の番号
と第６図中の１６の入力の番号は対応している。なお第
５図、第６図において、クロック信号発生器２４からは
前記の水（９） 平同期信号ｌＯに同期したシフトレジスタ用クロックパ
ネルを発生する。

再び第４図において、垂直方向走査信号は水平同期信号
１０と垂直同期信号１１を入力とする垂直走査信号発生
器２５より送出され、水平方向の各行に対するトリガ信
号発生器２６から送られた信号を各行ごとに設けたスイ
ッチ５ＷＸＩ　、５ｗＸ２１・・・・・・ｒ　ＳＷｘ＋
−により開閉する。上記各スイッチの出力およびバイア
ス電源２７から加えられたバイアス電圧を信号加算器群
２８によって加算し、水平方向の各行の共通端子Ｘ　、
　、　Ｘ、　、・・・・・・、ｘ。

に供給する。かくして垂直方向の各列と水平方向の各行
のそれぞれ共通端子に加えられた信号によって表示用パ
ネルの各発光素子を発生させる。

次に、本発明による駆動方式の特徴を、第７図〜第１０
図を用いてさらに詳細に説明する。

第７図はＮＴＳＣによるテレビ信号の構成で。

１フレームが第１．第２フイールドで構成されており、
第１フイールドには表示画面の奇数行目、Ｎｌ、Ｎ３．
Ｎ５．・・・・・・、Ｎ５２５上に表わす信（１０） 号が送られている。第２フイールドには、表示画面の偶
数行目、Ｎ２．Ｎ４．Ｎ６．・・・・・・、　Ｎ５２４
上に表わす信号が送られてくる。

第８図は、たとえば水平ライン２４０本程度を有重心表
示パネルにＮＴＳＣテレビ信号を表示する場合の、回路
構成の従来例である。図中９は画像信号、１２はアナロ
グ−ディジタル変換器、１３−１はディジタル遅延線、
１３−２はフィールド切換スイッチである。ディジタル
遅延線１３−１内に記載されている数字は遅延量を示し
、たとえば３８Ｈは、３８水平走査期間に相当する時間
、信号を遅延することを意味している。第８図の回路を
使用すれば、第１図中３、つまりパターンＢの表示がで
きる。このときフィールド切換スイッチ１３−２は、第
１フィールド受信時ｂ１〜ｂ４全てＡ側に接続、第２フ
ィールド受信時はｂ１〜ｂ４全でＢ側に接続する。すな
わち、表示パネル水平ライン数はテレビ信号ライン数の
約半分しか無いため、第１フイールドの信号は表示する
が、第２フイールドの信号は全て捨てている。こ（１１
） の表示方法によれば、前述のように、表示画面にフリッ
カが生じる。

第９図は、たとえば水平ライン２４０本程度を有重心表
示パネルにＮＴＳＣテレビ信号を表示する場合の、本発
明による駆動方式の回路構成例である。図中１３−１は
ディジタル遅延線、１３−２はフィールド切換スイッチ
、１３−３はフィールド遅延器である。第９図の回路な
使用すれば、第２図あるいは第３図の表示ができる。第
１フィールド受信時、ｂ１〜ｂ４のフィールド切換スイ
ッチ１３−２は全てＡ側に、また第２フィールド受信時
は全てＢ側に接続する。さらにフィールド遅延器１３−
３は、ｂ１〜ｂ４全で同様に、水平走査期間Ｈが終了す
る度にＣ側、あるいはＤ側に交互に切炭る。このように
すると、たとえば第７図の信号Ｎｌ、Ｎ３．Ｎ５．Ｎ７
．Ｎ９．Ｎｌ　１が、それぞれ第３図ノｒ、、　］　、
　Ｌ２．　Ｉ、３．Ｌ４゜Ｌ５．Ｌ６に示すパターンで
表示され、フリッカが減少する。

第１０図は、たとえば水平ライン４８０本程度（１２） を有する表示パネルに、第７図に示したＮＴＳＣテレビ
信号を表示する場合の、本発明による回路構成の一例で
ある。この構成では、第９図に示したフィールド切換ス
イッチ１３−２およびフィールド遅延ｉｌｌ　３−３は
不要であり、ディジタル遅延線１３−１のみの、簡単な
回路になっている。

第１０図の回路構成によれば、たとえば第７図の１％Ｎ
１．Ｎ３．Ｎ５．Ｎ７．・・・・・・はそれぞれ第３図
のＬｌ、Ｌ３．Ｌ５．Ｌ７．・・・・・・に、またＮ２
．Ｎ４．Ｎ６．Ｎ８．・・・・・・はそれぞれＬ２゜Ｌ
４．Ｌ６．Ｌ８．・・・・・・に表示される。したがっ
てフリッカは減少する。

第２図、あるいは第３図の実施例は４ビット表示を例に
とったが、さらに多くのビット表示の場合も全く同様で
ある。

〔発明の効果〕

本発明によれば、パネルスイッチング電力が小さくてす
み、また外部メモリ容量も少なくてすむ。

さらにフリッカも軽減される。

またパネル内水平方向電極の引き出しを、１本（１３） 毎に左、右に振り分ければ、パネル片側にはたとえばＬ
ｌ、Ｌ３．Ｌ５．・・・・・・が並ぶ、Ｌｌと■、３間
、Ｌ３と５５間などの階調表示パネル位相のずれは全て
ＩＨであるため、回路構成上も煩雑さを避けることがで
きる。

【図面の簡単な説明】

第１図はメモリパネル階調表示方式の従来例を示す図、
第２図および第３図は本発明による実施例を示す図、第
４図、第５図、第６図は本発明を実施するための駆動回
路の構成例を示す図、第７図はＮＴＳＣによるテレビ信
号の構成を示す図、第８図は従来例によるディジタル遅
延器の構成図、第９図、第１０図は本発明によるディジ
タル遅延器の構成図である。 １・・・画像信号、４，５・・・それぞれ互に隣接する
上下水平ライン上の階調表示パターンのタイムチャート
例、１２・・・アナログ−ディジタル変換器、１３・・
・ディジタル遅延器、１３−１・・・ディジタル遅延線
、１３−２・・・フィールド切換スイッチ、１３−３・
・・フィールド遅延器。 （１４） 第　４　ｍ 第　７１ 拓　５Ｉ２１１ ７二”Ｘｉ　”Ｘ’　４”　Ｊ’：（ｉ＋Ｉ）　２７（
ｉＮ）　７（ａＮ）　ニア７＝・１）ハ

Claims (1)

1. 【特許請求の範囲】 １、各発光素子にメモリ機能を与えられたマトリクス形
   テレビ表示パネル内の発光素子を表示させるに際し、１
   フレ一ム期間内で表示時間を変え、あるいは表示パルス
   数を変えることにより中間表示を行なうメモリパネル駆
   動方式において、上下に隣接する発光素子の中間調表示
   パターンの位相を２１０Ｈないし３１５Ｈ（ＬＨは水平
   走査期間）ずらすことを特徴とするメモリパネル駆動方
   式。 ２、第１項のメモリパネル駆動方式において、上下に隣
   接する発光素子の中間調表示パターンの位相を２６２Ｈ
   ないし２６３Ｈずらすことを特徴とするメモリパネル駆
   動方式。