JPS60251722A - D/a変換回路 - Google Patents
D/a変換回路Info
- Publication number
- JPS60251722A JPS60251722A JP10925684A JP10925684A JPS60251722A JP S60251722 A JPS60251722 A JP S60251722A JP 10925684 A JP10925684 A JP 10925684A JP 10925684 A JP10925684 A JP 10925684A JP S60251722 A JPS60251722 A JP S60251722A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- capacitor
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は2例えばディジタルオーディオ信号をアナロ
グ信号に変換するのに用いられる捗す、変換回路に関す
る。
グ信号に変換するのに用いられる捗す、変換回路に関す
る。
第4図は、PCM変調により得られたディジタルオーデ
ィオ信号を差分PCMデータに変換してから積分型D/
A変換回路でアナログ信号に変換するようにした従来の
ル仄変換回路の一例である0差分PCMとは9例えばサ
ンプリング値開の差分なディジタル化して記録、再生、
或は伝送するものである。
ィオ信号を差分PCMデータに変換してから積分型D/
A変換回路でアナログ信号に変換するようにした従来の
ル仄変換回路の一例である0差分PCMとは9例えばサ
ンプリング値開の差分なディジタル化して記録、再生、
或は伝送するものである。
第4図において38が入力端子を示し、入力端子38か
らディジタルオーディオ信号がシフトレジスタ39に供
給される。シフトレジスタ39でこのデータがnビット
のシリアルデータかもnビットのパラレルデータに変換
され、サブトラクタ46に供給される1、サブトラクタ
40は、2゛Sコンプリメンタリ−コードによる減算を
行なう回路である。サブトラクタ40により今回のサン
プルデータから前回のサンプルデータが減算され。
らディジタルオーディオ信号がシフトレジスタ39に供
給される。シフトレジスタ39でこのデータがnビット
のシリアルデータかもnビットのパラレルデータに変換
され、サブトラクタ46に供給される1、サブトラクタ
40は、2゛Sコンプリメンタリ−コードによる減算を
行なう回路である。サブトラクタ40により今回のサン
プルデータから前回のサンプルデータが減算され。
差分PCM信号が形成される。サブトラクタ40の出力
が変換回路41を介してカウンタ42にロードされる。
が変換回路41を介してカウンタ42にロードされる。
変換回路41は、サブトラクタ40の出力中のM S
Bを反転させることで、2′Sコンプリメンタリ−フー
ドにより表現されたデータを。
Bを反転させることで、2′Sコンプリメンタリ−フー
ドにより表現されたデータを。
オフセットバイナリ−コードに変換する変換回路である
。
。
NANDゲート43の出力端子がNANDゲート44の
一方の入力端子に接続され、NANDゲート44の出力
端子がNANDゲート43の一方ノ入力端子に接続され
、このNANDゲート43及びNANDゲート44によ
りR−8フリツブフpツブが構成される。NANDゲー
ト43の他方の入力端子には、タイミング信号発生回路
46からワードシンクが供給される。NANDゲート4
4の他方の入力端子には、インバータ45を介してカウ
ンタ42のキャリーが供給される0NANDゲート43
の出力がANDゲート47の一方の入力端子に供給され
ると共にスイッチ回路50に供給される。ANDゲート
47の他方の入力端子には、端子48からクロックが供
給される。
一方の入力端子に接続され、NANDゲート44の出力
端子がNANDゲート43の一方ノ入力端子に接続され
、このNANDゲート43及びNANDゲート44によ
りR−8フリツブフpツブが構成される。NANDゲー
ト43の他方の入力端子には、タイミング信号発生回路
46からワードシンクが供給される。NANDゲート4
4の他方の入力端子には、インバータ45を介してカウ
ンタ42のキャリーが供給される0NANDゲート43
の出力がANDゲート47の一方の入力端子に供給され
ると共にスイッチ回路50に供給される。ANDゲート
47の他方の入力端子には、端子48からクロックが供
給される。
タイミング信号発生回路46からNANDゲート43に
供給されるワードシンクが立下がると。
供給されるワードシンクが立下がると。
NANDゲート43及び44からなるR、−8フリツプ
フロツプがセットされ、端子48からクロッフカカウン
タ42に供給される。このクロックによりカウンタ42
にロードされ、プリセットされていたデータがアップカ
ウントされる。このカウント動作は、カウンタ42から
キャリーが出力されるまで続けらnる。カウンタ42か
らキャリニが出力されると、このキャリーがインバータ
45を介してNANDゲート44に供給される。このキ
ャリーにより、NANDゲート43及び44からなるR
、−8アリツブフロツプがリセットされ。
フロツプがセットされ、端子48からクロッフカカウン
タ42に供給される。このクロックによりカウンタ42
にロードされ、プリセットされていたデータがアップカ
ウントされる。このカウント動作は、カウンタ42から
キャリーが出力されるまで続けらnる。カウンタ42か
らキャリニが出力されると、このキャリーがインバータ
45を介してNANDゲート44に供給される。このキ
ャリーにより、NANDゲート43及び44からなるR
、−8アリツブフロツプがリセットされ。
カウンタ42に供給される端子48からのクロックが止
められ、カウンタ42のカウント動作が停止される。
められ、カウンタ42のカウント動作が停止される。
49が定電流源を示し、定電流源49がスイッチ回路5
0に接続される。スイッチ回路50にはNANDゲート
43の出力が供給され、この出力によりスイッチ回路5
0の開閉が制御される。
0に接続される。スイッチ回路50にはNANDゲート
43の出力が供給され、この出力によりスイッチ回路5
0の開閉が制御される。
NANDゲー)43及び44からなるR−87リツプフ
ロツプがセットされ、カウンタ42がカウント動作を行
なっているときは、NANDゲート43の出力はハイレ
ベルとなり、スイッチ回路50がオン状態となる。NA
NDゲート43及び44かもなるR、 −Sフリップフ
ロップがリセットされると、NANDゲート43の出力
がローレベルとなり、スイッチ回路50がオフ状態とな
る。
ロツプがセットされ、カウンタ42がカウント動作を行
なっているときは、NANDゲート43の出力はハイレ
ベルとなり、スイッチ回路50がオン状態となる。NA
NDゲート43及び44かもなるR、 −Sフリップフ
ロップがリセットされると、NANDゲート43の出力
がローレベルとなり、スイッチ回路50がオフ状態とな
る。
したがって、スイッチ回路50は、カウンタ42の動作
に対応して開閉されるものとなる。
に対応して開閉されるものとなる。
スイッチ回路50がOPアンプ(演算増幅器を意味する
。)510反転入力端子に接続され。
。)510反転入力端子に接続され。
OPアンプ51の非反転入力端子が接地される。
OPアンプ51の出力端子が抵抗54に接続されると共
に、コンデンサ52及びスイッチ回路53に接続される
。コンデンサ52及びスイッチ回路53がOPアンプ5
1の反転入力端子に接続される。スイッチ回路53にタ
イミング信号発生回路46からワードシンクに同期した
制御信号が供給される。
に、コンデンサ52及びスイッチ回路53に接続される
。コンデンサ52及びスイッチ回路53がOPアンプ5
1の反転入力端子に接続される。スイッチ回路53にタ
イミング信号発生回路46からワードシンクに同期した
制御信号が供給される。
抵抗54がスイッチ回路55を介してOPアンプ56の
反転入力端子に接続され、OPアンプ56の非反転入力
端子が接地される。スイッチ回路55にタイミング信号
発生回路46から制御信号が供給される。OPアンプ5
6の出力端子が抵抗58に接続される。と共に、コンデ
ンサ57に接続される。コンデンサ57かOPアンプ5
6の反転入力端子に接続される。
反転入力端子に接続され、OPアンプ56の非反転入力
端子が接地される。スイッチ回路55にタイミング信号
発生回路46から制御信号が供給される。OPアンプ5
6の出力端子が抵抗58に接続される。と共に、コンデ
ンサ57に接続される。コンデンサ57かOPアンプ5
6の反転入力端子に接続される。
抵抗58がスイッチ回路59を介してOPアンプ600
反転入力端子に接続され、OPアンプ60の非反転入力
端子が接地される。スイッチ回路59にはタイミング信
号発生回路46から制御信号が供給される。OPアンプ
60の出力端子が出力端子62に接続されると共に抵抗
61を介してOPアンプ600反転入力端子に接続され
る。
反転入力端子に接続され、OPアンプ60の非反転入力
端子が接地される。スイッチ回路59にはタイミング信
号発生回路46から制御信号が供給される。OPアンプ
60の出力端子が出力端子62に接続されると共に抵抗
61を介してOPアンプ600反転入力端子に接続され
る。
〇Pアンプ51とコンデンサ52により積分器が構成さ
れる。前述のように、スイッチ回路50はカウンタ42
のカウント動作時だけオン状態となり、カウンタ42の
動作時間はカウンタ42に予じめp−ドされる差分PC
Mによるディジタルオーディオデータに対応している。
れる。前述のように、スイッチ回路50はカウンタ42
のカウント動作時だけオン状態となり、カウンタ42の
動作時間はカウンタ42に予じめp−ドされる差分PC
Mによるディジタルオーディオデータに対応している。
したがって。
コンデンサ52には電流源49からの電流がカウンタ4
2の動作時間に対応して積分されてチャージされ、コン
デンサ52にホールドされる。このようにして、差分P
CMによるデータに対応したアナログ量の電荷がコンデ
ンサ52にホールドされる。
2の動作時間に対応して積分されてチャージされ、コン
デンサ52にホールドされる。このようにして、差分P
CMによるデータに対応したアナログ量の電荷がコンデ
ンサ52にホールドされる。
OPアンプ56.抵抗54.コンデンサ57により積分
器が構成される。スイッチ回路55により、コンデンサ
52に電荷がホールドされている期間の積分器の出力が
コンデンサ57にチャージされ、ホールドされる。コン
デンサ57に電荷がチャージされ、ホールドされると、
スイッチ回路53がオン状態とされ、コンデンサ52の
電荷は全て放電される。OPアンプ56.抵抗54.コ
ンデンサ57からなる積分器により、コンデンサ52に
チャージされる差分PGMによるデータに対応したアナ
ログ量の電荷が積分され、コンデンサ57にホールドさ
れる0このようにして、端子38から供給されたPCM
のデータに対応したアナログ量の電荷がコンデンサ57
にボールドされる。
器が構成される。スイッチ回路55により、コンデンサ
52に電荷がホールドされている期間の積分器の出力が
コンデンサ57にチャージされ、ホールドされる。コン
デンサ57に電荷がチャージされ、ホールドされると、
スイッチ回路53がオン状態とされ、コンデンサ52の
電荷は全て放電される。OPアンプ56.抵抗54.コ
ンデンサ57からなる積分器により、コンデンサ52に
チャージされる差分PGMによるデータに対応したアナ
ログ量の電荷が積分され、コンデンサ57にホールドさ
れる0このようにして、端子38から供給されたPCM
のデータに対応したアナログ量の電荷がコンデンサ57
にボールドされる。
OPアンプ60.抵抗58.61により、ディグリッチ
回路が構成される。ディグリッチ回路は。
回路が構成される。ディグリッチ回路は。
積分期間中のセトリングエラーな防止するために設けら
れるものである。スイッチ回路59により積分期間が終
了し、コンデンサ57に電荷がホールドされている期間
の積分器の出力だけがOPアンプ60に供給される。O
Pアンプ60からは。
れるものである。スイッチ回路59により積分期間が終
了し、コンデンサ57に電荷がホールドされている期間
の積分器の出力だけがOPアンプ60に供給される。O
Pアンプ60からは。
端子38から供給されるディジタルオーディオ信号に対
応したアナログ信号が出力され、出力端子62から導出
される〇 上述のしす、変換回路は、入力されるPCMによるディ
ジタルオーディオ信号を、差分PCMによるデータに変
換してからアナログ信号に変換する構成のものである。
応したアナログ信号が出力され、出力端子62から導出
される〇 上述のしす、変換回路は、入力されるPCMによるディ
ジタルオーディオ信号を、差分PCMによるデータに変
換してからアナログ信号に変換する構成のものである。
周波数が低いオーディオ信号では、特に、サンプリング
値のデータに比ベサンプリング値開の差分データは小さ
い。したがって。
値のデータに比ベサンプリング値開の差分データは小さ
い。したがって。
T) CMによるデータを差分PCMによるデータに変
換して処理を行なえば9例えば16ビツトのPCMによ
るデータを10ビット程度までの差分PCMによるデー
タで処理することができ9回路規模を小さくすることが
可能である。 1しかし、このように差分PCMによる
データに変換してからアナログ信号に変換する従来のD
/A変換回路は、上述のように、OI)アンプ51とコ
ンデンサ52からなる差分PCMによるデータを−アナ
ログ信号に変換する回路と、OPアンフ55 。
換して処理を行なえば9例えば16ビツトのPCMによ
るデータを10ビット程度までの差分PCMによるデー
タで処理することができ9回路規模を小さくすることが
可能である。 1しかし、このように差分PCMによる
データに変換してからアナログ信号に変換する従来のD
/A変換回路は、上述のように、OI)アンプ51とコ
ンデンサ52からなる差分PCMによるデータを−アナ
ログ信号に変換する回路と、OPアンフ55 。
コンデンサ57.抵抗54かもなるサンプリング値の差
分によるアナログ信号を入力されるPCMデータに対応
したサンプリング値のアナログ信号に変換する回路とが
必要となる。このため、差分PCMによるデータに変換
してからアナログ信号に変換する構成の従来のしす、変
換回路は、アナログ回路の回路規模が増大し、消費電力
が増加するという欠点があった。
分によるアナログ信号を入力されるPCMデータに対応
したサンプリング値のアナログ信号に変換する回路とが
必要となる。このため、差分PCMによるデータに変換
してからアナログ信号に変換する構成の従来のしす、変
換回路は、アナログ回路の回路規模が増大し、消費電力
が増加するという欠点があった。
したがってこの兄明の目的は、ディジタルオーディオ信
号を差分PCM信号に変換してからアナログ信号に変換
する”/A変換回路であって、アナログ回路の回路規模
か小さく、消費電力の少ない”/A変換回路を提供する
ことにある。
号を差分PCM信号に変換してからアナログ信号に変換
する”/A変換回路であって、アナログ回路の回路規模
か小さく、消費電力の少ない”/A変換回路を提供する
ことにある。
この発明は、入力差分PCM信号からアナログ信号に変
換する”/A変換回路において。
換する”/A変換回路において。
互いに逆方向で絶対値の等しい第1及び第2の電流源と
、第1及び第2の電流源により電荷を積分して蓄える積
分器と、ディグリッチ回路とからなる”/A変換回路で
あって、差分PCM信号の極性により第1及び第2の電
流源を切換えて積分器に一供給するようにしたD/A変
換回路である。
、第1及び第2の電流源により電荷を積分して蓄える積
分器と、ディグリッチ回路とからなる”/A変換回路で
あって、差分PCM信号の極性により第1及び第2の電
流源を切換えて積分器に一供給するようにしたD/A変
換回路である。
この発明の一実絶例について、以下9図面を参照、して
説明する。第1図において1が入力端子をボし、入力端
子1かもディジタルオーディオ信−号がシフトレジスタ
2に供給される。シフトレジスタ2で、このデータがn
ビットのシリアルデータからnビットのパラレルデータ
に変換され、ザブトラクタ3に供給される。サブトラク
タ3は。
説明する。第1図において1が入力端子をボし、入力端
子1かもディジタルオーディオ信−号がシフトレジスタ
2に供給される。シフトレジスタ2で、このデータがn
ビットのシリアルデータからnビットのパラレルデータ
に変換され、ザブトラクタ3に供給される。サブトラク
タ3は。
2°Sコンプリメンタリ−コードによる減算を行なう回
路である。サブトラクタ3により今回のサンプルデータ
から前回のサンプルデータが減算され。
路である。サブトラクタ3により今回のサンプルデータ
から前回のサンプルデータが減算され。
差分PCM信号が形成される。サブ珍うクタ3の出力の
中で、MSBが1の場合、つまりサブトラクタ3の出力
が負の数の場合は、極性反転回路4を介してサブトラク
タ3の出力が2°Sコンブリメントによる極性反転がな
され、カウンタ5にロードされる。サブトラクタ3の出
力の中で、MSBが00場合、つまりサブトラクタ3の
出力が正の数の場合は、サブトラクタ3の出力がそのま
まカウンタ5にロードされる。
中で、MSBが1の場合、つまりサブトラクタ3の出力
が負の数の場合は、極性反転回路4を介してサブトラク
タ3の出力が2°Sコンブリメントによる極性反転がな
され、カウンタ5にロードされる。サブトラクタ3の出
力の中で、MSBが00場合、つまりサブトラクタ3の
出力が正の数の場合は、サブトラクタ3の出力がそのま
まカウンタ5にロードされる。
NANDゲート6の出力端子がNANDゲート7の一方
の入力端子に接続さ3.NANDゲート1の出力端子が
NANDゲート6の一方の入力端子に接続され、このN
ANDゲート6及びN A N 1)ゲート1によりR
−87リツプフロツプが構成される。NANDゲート6
の他方の入力端子には。
の入力端子に接続さ3.NANDゲート1の出力端子が
NANDゲート6の一方の入力端子に接続され、このN
ANDゲート6及びN A N 1)ゲート1によりR
−87リツプフロツプが構成される。NANDゲート6
の他方の入力端子には。
タイミング信号発生回路8からワードシンクが供給され
る。NANDゲート7の他方の入力端子には、インバー
タ9を介してカウンタ5のキャリーが供給される。NA
NDゲート6の出力がANDゲート10の一方の入力端
子に供給される。ANDゲート10の他方の入力端子に
端子11からクロックが供給され、ANDゲート10の
出力がカウンタ5に供給される。
る。NANDゲート7の他方の入力端子には、インバー
タ9を介してカウンタ5のキャリーが供給される。NA
NDゲート6の出力がANDゲート10の一方の入力端
子に供給される。ANDゲート10の他方の入力端子に
端子11からクロックが供給され、ANDゲート10の
出力がカウンタ5に供給される。
タイミング信号発生回路8からNANDゲート6に供給
されるワードシンクは、第2図Aに示すタイミングの信
号である。このワードシンクの立下がりで、NANDゲ
ート6及びTよりなるR−87リツプフロツブがセット
される。NANDゲート6及び7からなるR、−8フリ
ツプ70ツブがセットされると、端子11からのクロッ
クがANDゲート10を介してカウンタ5に供給され、
このクロックによりカウンタ5に予じめロードされてい
た差分PCM信号のデータがアップカウントされる。こ
のカウンタ5のカウント動作は、カウンタ5からキャリ
ーが出力されるまで続けられるOカウンタ5からキャリ
ーが出力されると、このキャリーがインバータ9を介し
てNANDゲート7に供給され、NANDゲート6及び
TよりなるR−Sフリップフロップがリセットされる。
されるワードシンクは、第2図Aに示すタイミングの信
号である。このワードシンクの立下がりで、NANDゲ
ート6及びTよりなるR−87リツプフロツブがセット
される。NANDゲート6及び7からなるR、−8フリ
ツプ70ツブがセットされると、端子11からのクロッ
クがANDゲート10を介してカウンタ5に供給され、
このクロックによりカウンタ5に予じめロードされてい
た差分PCM信号のデータがアップカウントされる。こ
のカウンタ5のカウント動作は、カウンタ5からキャリ
ーが出力されるまで続けられるOカウンタ5からキャリ
ーが出力されると、このキャリーがインバータ9を介し
てNANDゲート7に供給され、NANDゲート6及び
TよりなるR−Sフリップフロップがリセットされる。
NANDゲート6及び7からなるR−87Uツブ70ツ
ブがリセットされると、カウンタ5に供給される端子1
1からのクロックが止められ、カウンタ5のカウント動
作が停止される。
ブがリセットされると、カウンタ5に供給される端子1
1からのクロックが止められ、カウンタ5のカウント動
作が停止される。
12及び13が定電流源で、定電流源12及び13は互
いに逆方向で等しい値のIE、を流11及び■2の定電
流源である。定電流源12がスイッチ回路14に接続さ
れ、定7J流源13がスイッチ回路15に接続される。
いに逆方向で等しい値のIE、を流11及び■2の定電
流源である。定電流源12がスイッチ回路14に接続さ
れ、定7J流源13がスイッチ回路15に接続される。
このスイッチ回路14及び15は、カウンタ5の動作に
応じて開閉されるスイッチ回路である。つまり、NAN
I)ゲート6の出力がANDゲート15及び17の一方
の入力端子に供給される。サブトラクタ30M 8 B
がインバータ18を介してANDゲート16の他方の入
力端子に供給されると共に、ANDゲート17の他方の
入力端子に供給される。ANDゲート16の出力がスイ
ッチ回路15に供給さゎ、ANDゲート17の出力がス
イッチ回路14に供給される。
応じて開閉されるスイッチ回路である。つまり、NAN
I)ゲート6の出力がANDゲート15及び17の一方
の入力端子に供給される。サブトラクタ30M 8 B
がインバータ18を介してANDゲート16の他方の入
力端子に供給されると共に、ANDゲート17の他方の
入力端子に供給される。ANDゲート16の出力がスイ
ッチ回路15に供給さゎ、ANDゲート17の出力がス
イッチ回路14に供給される。
したがって、NANDゲート6及び7よりなるR−Sフ
リップフロップがセットされ、端子11からカウンタ5
にクロックが供給されるカウンタ5の動作時において、
サブトラクタ3の出力のMSBがハイレベルのときはス
イッチ回路14がオンし。
リップフロップがセットされ、端子11からカウンタ5
にクロックが供給されるカウンタ5の動作時において、
サブトラクタ3の出力のMSBがハイレベルのときはス
イッチ回路14がオンし。
サブトラクタ3の出力のMOBが四−レベルのときはス
・「ツチ回路15がオンする。21 Sコンプリメンタ
リ−コードによるMSBは、データの極性を示すもので
あるから、サブトラクタ3によりめられた差分PCM信
号の中で、このデータが正のときはスイッチ回路15が
カウンタ5の動作期間中オンし、このデータが負のとき
はスイッチ回路14がカウンタ5の動作期間中オンする
ものとなる。
・「ツチ回路15がオンする。21 Sコンプリメンタ
リ−コードによるMSBは、データの極性を示すもので
あるから、サブトラクタ3によりめられた差分PCM信
号の中で、このデータが正のときはスイッチ回路15が
カウンタ5の動作期間中オンし、このデータが負のとき
はスイッチ回路14がカウンタ5の動作期間中オンする
ものとなる。
スイッチ回路14及び15がOPアンプ19の反転入力
端子に接続される。OPアンプ19の非反転入力端子が
接地される。OPアンプ19の出力端子がコンデンサ2
0を介してOPアンプ19の反転入力端子に接続される
と共に、抵抗21をる制御信号により開閉するスイッチ
回路である。
端子に接続される。OPアンプ19の非反転入力端子が
接地される。OPアンプ19の出力端子がコンデンサ2
0を介してOPアンプ19の反転入力端子に接続される
と共に、抵抗21をる制御信号により開閉するスイッチ
回路である。
スイッチ回路22がOPアンプ23の反転入力端子に接
続される。OPアンプ23の非反転入力端子が接地され
る。OPアンプ23の出力端子23の出力端子が抵抗2
4を介してOPアンプ23の反転入力端子に接続される
と共に、出力端子25に接続される。
続される。OPアンプ23の非反転入力端子が接地され
る。OPアンプ23の出力端子23の出力端子が抵抗2
4を介してOPアンプ23の反転入力端子に接続される
と共に、出力端子25に接続される。
OP7ンプ19とコンデンサ20によりi分器カ構成さ
れる。カウンタ5には、ワードシンクに同期して、第2
図Bに示すタイミングで差分PCM信号のデータがロー
ドされる0ワードシンクがローレベルになると、カウン
タ5からキャリーが出力されるまで、サブトラクタ3の
出力の極性によりスイッチ回路14或はスイッチ回路1
5がオン状態となる。このため、づブトラクタ3の出力
の極性により、定電流源12の電流11或は定電流源1
3の電流I、がOPアンプ19とコンデンサ20よりな
る積分器で積分され、コンデンサ20にチャージされる
。第2図に示すように1時刻to〜t1にカウンタ5に
ロードされる差分PCMデータが正のときは1時刻11
〜t、で定電流源13により、第2図Cに示すようにこ
の電流工。
れる。カウンタ5には、ワードシンクに同期して、第2
図Bに示すタイミングで差分PCM信号のデータがロー
ドされる0ワードシンクがローレベルになると、カウン
タ5からキャリーが出力されるまで、サブトラクタ3の
出力の極性によりスイッチ回路14或はスイッチ回路1
5がオン状態となる。このため、づブトラクタ3の出力
の極性により、定電流源12の電流11或は定電流源1
3の電流I、がOPアンプ19とコンデンサ20よりな
る積分器で積分され、コンデンサ20にチャージされる
。第2図に示すように1時刻to〜t1にカウンタ5に
ロードされる差分PCMデータが正のときは1時刻11
〜t、で定電流源13により、第2図Cに示すようにこ
の電流工。
が積分され1時刻t2〜t3の間コンデンサ20にチャ
ージされ、ホールドされる。時刻t、〜t3でカウンタ
5に負の差分PCMデータがロードされると、・時刻t
、〜t4で定′11毛流源12により第21ズCに示す
ようにこの電+7!il I 1が積分され、コンデン
サ20にチャージされ、ホールドされる0このように互
いに等しく逆方向の定電流源12及び13からの電流が
差分PCM悟号の極性により選択され、カウンタ5の動
作時間に対応して積分さオt、コンデンサ20に加えら
れ、または減じらオtてチャージされ、ホールドされて
いくことで。
ージされ、ホールドされる。時刻t、〜t3でカウンタ
5に負の差分PCMデータがロードされると、・時刻t
、〜t4で定′11毛流源12により第21ズCに示す
ようにこの電+7!il I 1が積分され、コンデン
サ20にチャージされ、ホールドされる0このように互
いに等しく逆方向の定電流源12及び13からの電流が
差分PCM悟号の極性により選択され、カウンタ5の動
作時間に対応して積分さオt、コンデンサ20に加えら
れ、または減じらオtてチャージされ、ホールドされて
いくことで。
人力ディジタル信号のサンプリング値に対応したアナロ
グ信号が第2図Cに示すように形成される〇〇Pアンプ
23.抵抗24及びスイッチ回路22によりディグリッ
チ回路が11′q成されている。
グ信号が第2図Cに示すように形成される〇〇Pアンプ
23.抵抗24及びスイッチ回路22によりディグリッ
チ回路が11′q成されている。
ディグリッチ回路は、積分期間中のセトリングエラーを
防止するために設けられるものである。スイッチ回路2
2にタイミング信号発生回路8かもワードシンクに同期
した制御信号が供給され、積分期間が終了し、コンデン
サ20に電荷がホールドされている時間の積分器の出力
だけがOPチアン □プ23に供給される00Pアンプ
23からは第2図1.)に示す入力ディジタルイば号に
対応したアナログ信号が取り出され、出力端子25から
導出される。
防止するために設けられるものである。スイッチ回路2
2にタイミング信号発生回路8かもワードシンクに同期
した制御信号が供給され、積分期間が終了し、コンデン
サ20に電荷がホールドされている時間の積分器の出力
だけがOPチアン □プ23に供給される00Pアンプ
23からは第2図1.)に示す入力ディジタルイば号に
対応したアナログ信号が取り出され、出力端子25から
導出される。
互いに値が等しく逆方向の定電流源12.13及びこの
定電流源12.13をANDゲート16及び17の出力
により差分P CM 信号の極性に応じて開閉するスイ
ッチ回路14.15は、−例として第3図に示す回路に
より実現される0第3図において、26及び27が互い
に同様な特性を持つPチャンネルのMOS)ランジスタ
である。MOS)ランジスタ26.27のドレインが直
流電源端子28に接続さ第1.る。MOS)ランジスタ
26のゲートとMOSトランジスタ27のゲートが共通
接続されると共に、この共通接続点がMOS)ランジス
タ26のソースに接続される。
定電流源12.13をANDゲート16及び17の出力
により差分P CM 信号の極性に応じて開閉するスイ
ッチ回路14.15は、−例として第3図に示す回路に
より実現される0第3図において、26及び27が互い
に同様な特性を持つPチャンネルのMOS)ランジスタ
である。MOS)ランジスタ26.27のドレインが直
流電源端子28に接続さ第1.る。MOS)ランジスタ
26のゲートとMOSトランジスタ27のゲートが共通
接続されると共に、この共通接続点がMOS)ランジス
タ26のソースに接続される。
MOS)ランジスタ26のソースが抵抗29を介してM
OS)ランジスタ30のソースに接続さする。MOS)
ランジスタ30は、NチャンネルのMOS)ランジスタ
である。MOS)ランジスタ30のドレインが接地され
る。MOS)ランジスタ30のゲートにMOS)ランジ
スタ30と同63 y;(特性を持つNチャンネルのM
OSトランジスタ31のゲートとが接続される。この接
続点がMOSトランジスタ30のソースに接続される0
M0Sトランジスタ27のソースがPチャンネルのMO
Sトランジスタ32のドレインに接続される。MOSト
ランジスタ32のソースがMOSトランジスタ33のソ
ースに接続される。MOSトランジスタ33のドレイン
がMOS)ランジスタ31のソースに接続されろ。MO
S)ランジスタコ10ドレインが接Jl!Iされる。
OS)ランジスタ30のソースに接続さする。MOS)
ランジスタ30は、NチャンネルのMOS)ランジスタ
である。MOS)ランジスタ30のドレインが接地され
る。MOS)ランジスタ30のゲートにMOS)ランジ
スタ30と同63 y;(特性を持つNチャンネルのM
OSトランジスタ31のゲートとが接続される。この接
続点がMOSトランジスタ30のソースに接続される0
M0Sトランジスタ27のソースがPチャンネルのMO
Sトランジスタ32のドレインに接続される。MOSト
ランジスタ32のソースがMOSトランジスタ33のソ
ースに接続される。MOSトランジスタ33のドレイン
がMOS)ランジスタ31のソースに接続されろ。MO
S)ランジスタコ10ドレインが接Jl!Iされる。
MOS)ランジスタ32のゲートが端子34に接続され
る。MOS)ランジスタ33のゲーbが端子35に接続
される。MOS)ランジスタ32(1)ソースとMOS
)ランジスタ33のドレインとの接続点に端子36が接
続される。
る。MOS)ランジスタ33のゲーbが端子35に接続
される。MOS)ランジスタ32(1)ソースとMOS
)ランジスタ33のドレインとの接続点に端子36が接
続される。
端子34及び35には、前述のように、 NA、NDア
ゲート及び7からなるR−8フリツプフロツプの出力と
サブトラクタ30M5Bにより形成されイ)スイッチ制
御(IEi号が供給される。端子36からの出力がOP
アンプ19及びコンデンサ20からなる積分器に供給さ
れる〇 ダイオード接続のMO8)ランジスク26とMO8)ラ
ンジスタ30は、抵抗29を介して直列に接続されてい
る。したがって、MO8)ランシスタ26を流れる電流
■1とMO8)ランジスタ30を流れる電流層、は等し
い。この電流層は。
ゲート及び7からなるR−8フリツプフロツプの出力と
サブトラクタ30M5Bにより形成されイ)スイッチ制
御(IEi号が供給される。端子36からの出力がOP
アンプ19及びコンデンサ20からなる積分器に供給さ
れる〇 ダイオード接続のMO8)ランジスク26とMO8)ラ
ンジスタ30は、抵抗29を介して直列に接続されてい
る。したがって、MO8)ランシスタ26を流れる電流
■1とMO8)ランジスタ30を流れる電流層、は等し
い。この電流層は。
抵抗29により設定される。MOSトランジスタ26と
MO8)ランジスタ27はカレントミラー接続されてい
るので、MOSトランジスタ27にMO8)ランジスタ
26と同様な電流層1が流れる。また、MO8)ランジ
スタ30とM OS )ランジスタ31はカレントミラ
ー接続されているので、MO8)ランジスタ31にMO
5)ランジスタ30と同様な電流I、が流れる。
MO8)ランジスタ27はカレントミラー接続されてい
るので、MOSトランジスタ27にMO8)ランジスタ
26と同様な電流層1が流れる。また、MO8)ランジ
スタ30とM OS )ランジスタ31はカレントミラ
ー接続されているので、MO8)ランジスタ31にMO
5)ランジスタ30と同様な電流I、が流れる。
MO8)ランジスタ27及び31を流れる電流11及び
工、がMOS )ランジスタ32及び35により端子3
6から取り出される。端子34から供給されるp−レベ
ルの入力により、MO8)ラングX a 32カオン状
態とされると、MO8)ランジスタ27を流れる電流I
、が端子36から取り出される。端子35から供給され
るハイレベルの入力により、MO8)ランジスタ33が
オン状態とされると、MO8)ランジスタ31を流れる
電流11と電流値が等しく逆方向の電流I2が端子36
から取り出される。
工、がMOS )ランジスタ32及び35により端子3
6から取り出される。端子34から供給されるp−レベ
ルの入力により、MO8)ラングX a 32カオン状
態とされると、MO8)ランジスタ27を流れる電流I
、が端子36から取り出される。端子35から供給され
るハイレベルの入力により、MO8)ランジスタ33が
オン状態とされると、MO8)ランジスタ31を流れる
電流11と電流値が等しく逆方向の電流I2が端子36
から取り出される。
この一実施例では、カウンタ5にプリセットされる差益
:pcM信号のデータをキャリーが出力されるまでアン
プカウントさせ、このカウンタの動作時間に対応して定
電流源を制御する構成のものであるか、カウンタ5にプ
リセットされる差分PCM(@号のデータをボローか出
力されるまでダウンカウントさせ、このカウンタの動作
時間に対応して定電流源を制御するようにしても良い。
:pcM信号のデータをキャリーが出力されるまでアン
プカウントさせ、このカウンタの動作時間に対応して定
電流源を制御する構成のものであるか、カウンタ5にプ
リセットされる差分PCM(@号のデータをボローか出
力されるまでダウンカウントさせ、このカウンタの動作
時間に対応して定電流源を制御するようにしても良い。
この発明に依れば、PCM(@号を差分PCM信号に変
換して処理しているので、ディジタル回路の回路規模を
小さくすることができる。また、互いに逆方向で絶対値
の等しい電流源14.15を差分PCMのデータの極性
により切換えて、コンデンサ20に電荷を積分してホー
ルドしているので嘗 この差分P CM信七から直接ア
ナログ(i1号に変換することができる。したがって、
アナログ回路の規模を小さくすることができ9回路尻栓
が小さく、消費電力の少ないルハ変換回路を実現するこ
とができる。
換して処理しているので、ディジタル回路の回路規模を
小さくすることができる。また、互いに逆方向で絶対値
の等しい電流源14.15を差分PCMのデータの極性
により切換えて、コンデンサ20に電荷を積分してホー
ルドしているので嘗 この差分P CM信七から直接ア
ナログ(i1号に変換することができる。したがって、
アナログ回路の規模を小さくすることができ9回路尻栓
が小さく、消費電力の少ないルハ変換回路を実現するこ
とができる。
第1図はこの発明の一実施例の接続図、第2図ハコの発
明の一実施例の説明に用いるタイムチャート、第3図は
この発明の一実施例における定電流源及びスイッチ回路
の接続図、第4図は従来の巧う、変換回路の接続図であ
る。 1.38:入力端子、3.40:サブトラクタ。 5.42:カウンタ、12.13.49:定電流源、1
9,23,51.56,60:OPアンプ。 25.62:出力端子、26,27.30.31゜32
.33:MO8)ランジスク。 代理人 杉 浦 正 知 第1図 第2図 to tl t2 t3 t4 第3図 第4図
明の一実施例の説明に用いるタイムチャート、第3図は
この発明の一実施例における定電流源及びスイッチ回路
の接続図、第4図は従来の巧う、変換回路の接続図であ
る。 1.38:入力端子、3.40:サブトラクタ。 5.42:カウンタ、12.13.49:定電流源、1
9,23,51.56,60:OPアンプ。 25.62:出力端子、26,27.30.31゜32
.33:MO8)ランジスク。 代理人 杉 浦 正 知 第1図 第2図 to tl t2 t3 t4 第3図 第4図
Claims (1)
- 【特許請求の範囲】 入力差分PCM信号からアナログ信号に変換するルを変
換回路において。 互いに逆方向で絶対値の等しい第1及び第2の電流源と
、上記第1及び第2の電流−源により電荷を積分して蓄
える積分器と、ディグリッチ回路とからなるしり、変換
回路であって、上記差分PCMm号の極性により上記第
1及び第2の電流源を切換えて上記積分器に供給するよ
うにしたしり、変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10925684A JPS60251722A (ja) | 1984-05-29 | 1984-05-29 | D/a変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10925684A JPS60251722A (ja) | 1984-05-29 | 1984-05-29 | D/a変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60251722A true JPS60251722A (ja) | 1985-12-12 |
Family
ID=14505563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10925684A Pending JPS60251722A (ja) | 1984-05-29 | 1984-05-29 | D/a変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60251722A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Mos型半導体回路 |
-
1984
- 1984-05-29 JP JP10925684A patent/JPS60251722A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Mos型半導体回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2842725B2 (ja) | ディジタル・アナログ変換器 | |
Peluso et al. | A 1.5-V-100-/spl mu/W/spl Delta//spl Sigma/modulator with 12-b dynamic range using the switched-opamp technique | |
JPS6471217A (en) | Output buffer circuit | |
JP3037972B2 (ja) | 高速自動ゼロ比較器 | |
JP3621358B2 (ja) | コンパレータ及びアナログディジタルコンバータ | |
JPH0354485B2 (ja) | ||
KR860005285A (ko) | 이진 감산기단 | |
KR0139415B1 (ko) | 신호 적분기 | |
Bienstman et al. | An eight-channel 8 bit microprocessor compatible NMOS D/A converter with programmable scaling | |
JPS5946131B2 (ja) | 符号化回路 | |
JPS60218923A (ja) | スイッチドキャパシタンスを使用するシグマ・デルタ変調器 | |
JPS60251722A (ja) | D/a変換回路 | |
JPH0629850A (ja) | A/dコンバータ | |
CN113258932A (zh) | 增量δ-σ模数转换器以及使用δ-σ模数转换器对输入信号进行操作的方法 | |
Nairn et al. | Algorithmic analogue-to-digital convertors using current-mode techniques | |
Rout et al. | Design of 1 V switched-current cells in standard CMOS process | |
JPS59133729A (ja) | アナログ・デイジタル変換器 | |
JP3019504B2 (ja) | アナログ演算器 | |
JPS58207726A (ja) | 半導体回路 | |
JPH0766727A (ja) | 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 | |
SU978200A1 (ru) | Аналоговое запоминающее устройство | |
SU1223308A1 (ru) | Аналоговое запоминающее устройство | |
SU1478231A1 (ru) | Аналоговый интегратор | |
JPH04180407A (ja) | ダイナミック型フリップフロップ回路 | |
JPH0250523A (ja) | A/d変換回路 |