JPS60251722A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPS60251722A JPS60251722A JP10925684A JP10925684A JPS60251722A JP S60251722 A JPS60251722 A JP S60251722A JP 10925684 A JP10925684 A JP 10925684A JP 10925684 A JP10925684 A JP 10925684A JP S60251722 A JPS60251722 A JP S60251722A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２例えばディジタルオーディオ信号をアナロ
グ信号に変換するのに用いられる捗す、変換回路に関す
る。
グ信号に変換するのに用いられる捗す、変換回路に関す
る。
第４図は、ＰＣＭ変調により得られたディジタルオーデ
ィオ信号を差分ＰＣＭデータに変換してから積分型Ｄ／
Ａ変換回路でアナログ信号に変換するようにした従来の
ル仄変換回路の一例である０差分ＰＣＭとは９例えばサ
ンプリング値開の差分なディジタル化して記録、再生、
或は伝送するものである。
ィオ信号を差分ＰＣＭデータに変換してから積分型Ｄ／
Ａ変換回路でアナログ信号に変換するようにした従来の
ル仄変換回路の一例である０差分ＰＣＭとは９例えばサ
ンプリング値開の差分なディジタル化して記録、再生、
或は伝送するものである。
第４図において３８が入力端子を示し、入力端子３８か
らディジタルオーディオ信号がシフトレジスタ３９に供
給される。シフトレジスタ３９でこのデータがｎビット
のシリアルデータかもｎビットのパラレルデータに変換
され、サブトラクタ４６に供給される１、サブトラクタ
４０は、２゛Ｓコンプリメンタリ−コードによる減算を
行なう回路である。サブトラクタ４０により今回のサン
プルデータから前回のサンプルデータが減算され。
らディジタルオーディオ信号がシフトレジスタ３９に供
給される。シフトレジスタ３９でこのデータがｎビット
のシリアルデータかもｎビットのパラレルデータに変換
され、サブトラクタ４６に供給される１、サブトラクタ
４０は、２゛Ｓコンプリメンタリ−コードによる減算を
行なう回路である。サブトラクタ４０により今回のサン
プルデータから前回のサンプルデータが減算され。
差分ＰＣＭ信号が形成される。サブトラクタ４０の出力
が変換回路４１を介してカウンタ４２にロードされる。
が変換回路４１を介してカウンタ４２にロードされる。
変換回路４１は、サブトラクタ４０の出力中のＭ Ｓ
Ｂを反転させることで、２′Ｓコンプリメンタリ−フー
ドにより表現されたデータを。
Ｂを反転させることで、２′Ｓコンプリメンタリ−フー
ドにより表現されたデータを。
オフセットバイナリ−コードに変換する変換回路である
。
。
ＮＡＮＤゲート４３の出力端子がＮＡＮＤゲート４４の
一方の入力端子に接続され、ＮＡＮＤゲート４４の出力
端子がＮＡＮＤゲート４３の一方ノ入力端子に接続され
、このＮＡＮＤゲート４３及びＮＡＮＤゲート４４によ
りＲ−８フリツブフｐツブが構成される。ＮＡＮＤゲー
ト４３の他方の入力端子には、タイミング信号発生回路
４６からワードシンクが供給される。ＮＡＮＤゲート４
４の他方の入力端子には、インバータ４５を介してカウ
ンタ４２のキャリーが供給される０ＮＡＮＤゲート４３
の出力がＡＮＤゲート４７の一方の入力端子に供給され
ると共にスイッチ回路５０に供給される。ＡＮＤゲート
４７の他方の入力端子には、端子４８からクロックが供
給される。
一方の入力端子に接続され、ＮＡＮＤゲート４４の出力
端子がＮＡＮＤゲート４３の一方ノ入力端子に接続され
、このＮＡＮＤゲート４３及びＮＡＮＤゲート４４によ
りＲ−８フリツブフｐツブが構成される。ＮＡＮＤゲー
ト４３の他方の入力端子には、タイミング信号発生回路
４６からワードシンクが供給される。ＮＡＮＤゲート４
４の他方の入力端子には、インバータ４５を介してカウ
ンタ４２のキャリーが供給される０ＮＡＮＤゲート４３
の出力がＡＮＤゲート４７の一方の入力端子に供給され
ると共にスイッチ回路５０に供給される。ＡＮＤゲート
４７の他方の入力端子には、端子４８からクロックが供
給される。
タイミング信号発生回路４６からＮＡＮＤゲート４３に
供給されるワードシンクが立下がると。
供給されるワードシンクが立下がると。
ＮＡＮＤゲート４３及び４４からなるＲ、−８フリツプ
フロツプがセットされ、端子４８からクロッフカカウン
タ４２に供給される。このクロックによりカウンタ４２
にロードされ、プリセットされていたデータがアップカ
ウントされる。このカウント動作は、カウンタ４２から
キャリーが出力されるまで続けらｎる。カウンタ４２か
らキャリニが出力されると、このキャリーがインバータ
４５を介してＮＡＮＤゲート４４に供給される。このキ
ャリーにより、ＮＡＮＤゲート４３及び４４からなるＲ
、−８アリツブフロツプがリセットされ。
フロツプがセットされ、端子４８からクロッフカカウン
タ４２に供給される。このクロックによりカウンタ４２
にロードされ、プリセットされていたデータがアップカ
ウントされる。このカウント動作は、カウンタ４２から
キャリーが出力されるまで続けらｎる。カウンタ４２か
らキャリニが出力されると、このキャリーがインバータ
４５を介してＮＡＮＤゲート４４に供給される。このキ
ャリーにより、ＮＡＮＤゲート４３及び４４からなるＲ
、−８アリツブフロツプがリセットされ。
カウンタ４２に供給される端子４８からのクロックが止
められ、カウンタ４２のカウント動作が停止される。
められ、カウンタ４２のカウント動作が停止される。
４９が定電流源を示し、定電流源４９がスイッチ回路５
０に接続される。スイッチ回路５０にはＮＡＮＤゲート
４３の出力が供給され、この出力によりスイッチ回路５
０の開閉が制御される。
０に接続される。スイッチ回路５０にはＮＡＮＤゲート
４３の出力が供給され、この出力によりスイッチ回路５
０の開閉が制御される。
ＮＡＮＤゲー）４３及び４４からなるＲ−８７リツプフ
ロツプがセットされ、カウンタ４２がカウント動作を行
なっているときは、ＮＡＮＤゲート４３の出力はハイレ
ベルとなり、スイッチ回路５０がオン状態となる。ＮＡ
ＮＤゲート４３及び４４かもなるＲ、 −Ｓフリップフ
ロップがリセットされると、ＮＡＮＤゲート４３の出力
がローレベルとなり、スイッチ回路５０がオフ状態とな
る。
ロツプがセットされ、カウンタ４２がカウント動作を行
なっているときは、ＮＡＮＤゲート４３の出力はハイレ
ベルとなり、スイッチ回路５０がオン状態となる。ＮＡ
ＮＤゲート４３及び４４かもなるＲ、 −Ｓフリップフ
ロップがリセットされると、ＮＡＮＤゲート４３の出力
がローレベルとなり、スイッチ回路５０がオフ状態とな
る。
したがって、スイッチ回路５０は、カウンタ４２の動作
に対応して開閉されるものとなる。
に対応して開閉されるものとなる。
スイッチ回路５０がＯＰアンプ（演算増幅器を意味する
。）５１０反転入力端子に接続され。
。）５１０反転入力端子に接続され。
ＯＰアンプ５１の非反転入力端子が接地される。
ＯＰアンプ５１の出力端子が抵抗５４に接続されると共
に、コンデンサ５２及びスイッチ回路５３に接続される
。コンデンサ５２及びスイッチ回路５３がＯＰアンプ５
１の反転入力端子に接続される。スイッチ回路５３にタ
イミング信号発生回路４６からワードシンクに同期した
制御信号が供給される。
に、コンデンサ５２及びスイッチ回路５３に接続される
。コンデンサ５２及びスイッチ回路５３がＯＰアンプ５
１の反転入力端子に接続される。スイッチ回路５３にタ
イミング信号発生回路４６からワードシンクに同期した
制御信号が供給される。
抵抗５４がスイッチ回路５５を介してＯＰアンプ５６の
反転入力端子に接続され、ＯＰアンプ５６の非反転入力
端子が接地される。スイッチ回路５５にタイミング信号
発生回路４６から制御信号が供給される。ＯＰアンプ５
６の出力端子が抵抗５８に接続される。と共に、コンデ
ンサ５７に接続される。コンデンサ５７かＯＰアンプ５
６の反転入力端子に接続される。
反転入力端子に接続され、ＯＰアンプ５６の非反転入力
端子が接地される。スイッチ回路５５にタイミング信号
発生回路４６から制御信号が供給される。ＯＰアンプ５
６の出力端子が抵抗５８に接続される。と共に、コンデ
ンサ５７に接続される。コンデンサ５７かＯＰアンプ５
６の反転入力端子に接続される。
抵抗５８がスイッチ回路５９を介してＯＰアンプ６００
反転入力端子に接続され、ＯＰアンプ６０の非反転入力
端子が接地される。スイッチ回路５９にはタイミング信
号発生回路４６から制御信号が供給される。ＯＰアンプ
６０の出力端子が出力端子６２に接続されると共に抵抗
６１を介してＯＰアンプ６００反転入力端子に接続され
る。
反転入力端子に接続され、ＯＰアンプ６０の非反転入力
端子が接地される。スイッチ回路５９にはタイミング信
号発生回路４６から制御信号が供給される。ＯＰアンプ
６０の出力端子が出力端子６２に接続されると共に抵抗
６１を介してＯＰアンプ６００反転入力端子に接続され
る。
〇Ｐアンプ５１とコンデンサ５２により積分器が構成さ
れる。前述のように、スイッチ回路５０はカウンタ４２
のカウント動作時だけオン状態となり、カウンタ４２の
動作時間はカウンタ４２に予じめｐ−ドされる差分ＰＣ
Ｍによるディジタルオーディオデータに対応している。
れる。前述のように、スイッチ回路５０はカウンタ４２
のカウント動作時だけオン状態となり、カウンタ４２の
動作時間はカウンタ４２に予じめｐ−ドされる差分ＰＣ
Ｍによるディジタルオーディオデータに対応している。
したがって。
コンデンサ５２には電流源４９からの電流がカウンタ４
２の動作時間に対応して積分されてチャージされ、コン
デンサ５２にホールドされる。このようにして、差分Ｐ
ＣＭによるデータに対応したアナログ量の電荷がコンデ
ンサ５２にホールドされる。
２の動作時間に対応して積分されてチャージされ、コン
デンサ５２にホールドされる。このようにして、差分Ｐ
ＣＭによるデータに対応したアナログ量の電荷がコンデ
ンサ５２にホールドされる。
ＯＰアンプ５６．抵抗５４．コンデンサ５７により積分
器が構成される。スイッチ回路５５により、コンデンサ
５２に電荷がホールドされている期間の積分器の出力が
コンデンサ５７にチャージされ、ホールドされる。コン
デンサ５７に電荷がチャージされ、ホールドされると、
スイッチ回路５３がオン状態とされ、コンデンサ５２の
電荷は全て放電される。ＯＰアンプ５６．抵抗５４．コ
ンデンサ５７からなる積分器により、コンデンサ５２に
チャージされる差分ＰＧＭによるデータに対応したアナ
ログ量の電荷が積分され、コンデンサ５７にホールドさ
れる０このようにして、端子３８から供給されたＰＣＭ
のデータに対応したアナログ量の電荷がコンデンサ５７
にボールドされる。
器が構成される。スイッチ回路５５により、コンデンサ
５２に電荷がホールドされている期間の積分器の出力が
コンデンサ５７にチャージされ、ホールドされる。コン
デンサ５７に電荷がチャージされ、ホールドされると、
スイッチ回路５３がオン状態とされ、コンデンサ５２の
電荷は全て放電される。ＯＰアンプ５６．抵抗５４．コ
ンデンサ５７からなる積分器により、コンデンサ５２に
チャージされる差分ＰＧＭによるデータに対応したアナ
ログ量の電荷が積分され、コンデンサ５７にホールドさ
れる０このようにして、端子３８から供給されたＰＣＭ
のデータに対応したアナログ量の電荷がコンデンサ５７
にボールドされる。
ＯＰアンプ６０．抵抗５８．６１により、ディグリッチ
回路が構成される。ディグリッチ回路は。
回路が構成される。ディグリッチ回路は。
積分期間中のセトリングエラーな防止するために設けら
れるものである。スイッチ回路５９により積分期間が終
了し、コンデンサ５７に電荷がホールドされている期間
の積分器の出力だけがＯＰアンプ６０に供給される。Ｏ
Ｐアンプ６０からは。
れるものである。スイッチ回路５９により積分期間が終
了し、コンデンサ５７に電荷がホールドされている期間
の積分器の出力だけがＯＰアンプ６０に供給される。Ｏ
Ｐアンプ６０からは。
端子３８から供給されるディジタルオーディオ信号に対
応したアナログ信号が出力され、出力端子６２から導出
される〇 上述のしす、変換回路は、入力されるＰＣＭによるディ
ジタルオーディオ信号を、差分ＰＣＭによるデータに変
換してからアナログ信号に変換する構成のものである。
応したアナログ信号が出力され、出力端子６２から導出
される〇 上述のしす、変換回路は、入力されるＰＣＭによるディ
ジタルオーディオ信号を、差分ＰＣＭによるデータに変
換してからアナログ信号に変換する構成のものである。
周波数が低いオーディオ信号では、特に、サンプリング
値のデータに比ベサンプリング値開の差分データは小さ
い。したがって。
値のデータに比ベサンプリング値開の差分データは小さ
い。したがって。
Ｔ） ＣＭによるデータを差分ＰＣＭによるデータに変
換して処理を行なえば９例えば１６ビツトのＰＣＭによ
るデータを１０ビット程度までの差分ＰＣＭによるデー
タで処理することができ９回路規模を小さくすることが
可能である。 １しかし、このように差分ＰＣＭによる
データに変換してからアナログ信号に変換する従来のＤ
／Ａ変換回路は、上述のように、ＯＩ）アンプ５１とコ
ンデンサ５２からなる差分ＰＣＭによるデータを−アナ
ログ信号に変換する回路と、ＯＰアンフ５５ 。
換して処理を行なえば９例えば１６ビツトのＰＣＭによ
るデータを１０ビット程度までの差分ＰＣＭによるデー
タで処理することができ９回路規模を小さくすることが
可能である。 １しかし、このように差分ＰＣＭによる
データに変換してからアナログ信号に変換する従来のＤ
／Ａ変換回路は、上述のように、ＯＩ）アンプ５１とコ
ンデンサ５２からなる差分ＰＣＭによるデータを−アナ
ログ信号に変換する回路と、ＯＰアンフ５５ 。
コンデンサ５７．抵抗５４かもなるサンプリング値の差
分によるアナログ信号を入力されるＰＣＭデータに対応
したサンプリング値のアナログ信号に変換する回路とが
必要となる。このため、差分ＰＣＭによるデータに変換
してからアナログ信号に変換する構成の従来のしす、変
換回路は、アナログ回路の回路規模が増大し、消費電力
が増加するという欠点があった。
分によるアナログ信号を入力されるＰＣＭデータに対応
したサンプリング値のアナログ信号に変換する回路とが
必要となる。このため、差分ＰＣＭによるデータに変換
してからアナログ信号に変換する構成の従来のしす、変
換回路は、アナログ回路の回路規模が増大し、消費電力
が増加するという欠点があった。
したがってこの兄明の目的は、ディジタルオーディオ信
号を差分ＰＣＭ信号に変換してからアナログ信号に変換
する”／Ａ変換回路であって、アナログ回路の回路規模
か小さく、消費電力の少ない”／Ａ変換回路を提供する
ことにある。
号を差分ＰＣＭ信号に変換してからアナログ信号に変換
する”／Ａ変換回路であって、アナログ回路の回路規模
か小さく、消費電力の少ない”／Ａ変換回路を提供する
ことにある。
この発明は、入力差分ＰＣＭ信号からアナログ信号に変
換する”／Ａ変換回路において。
換する”／Ａ変換回路において。
互いに逆方向で絶対値の等しい第１及び第２の電流源と
、第１及び第２の電流源により電荷を積分して蓄える積
分器と、ディグリッチ回路とからなる”／Ａ変換回路で
あって、差分ＰＣＭ信号の極性により第１及び第２の電
流源を切換えて積分器に一供給するようにしたＤ／Ａ変
換回路である。
、第１及び第２の電流源により電荷を積分して蓄える積
分器と、ディグリッチ回路とからなる”／Ａ変換回路で
あって、差分ＰＣＭ信号の極性により第１及び第２の電
流源を切換えて積分器に一供給するようにしたＤ／Ａ変
換回路である。
この発明の一実絶例について、以下９図面を参照、して
説明する。第１図において１が入力端子をボし、入力端
子１かもディジタルオーディオ信−号がシフトレジスタ
２に供給される。シフトレジスタ２で、このデータがｎ
ビットのシリアルデータからｎビットのパラレルデータ
に変換され、ザブトラクタ３に供給される。サブトラク
タ３は。
説明する。第１図において１が入力端子をボし、入力端
子１かもディジタルオーディオ信−号がシフトレジスタ
２に供給される。シフトレジスタ２で、このデータがｎ
ビットのシリアルデータからｎビットのパラレルデータ
に変換され、ザブトラクタ３に供給される。サブトラク
タ３は。
２°Ｓコンプリメンタリ−コードによる減算を行なう回
路である。サブトラクタ３により今回のサンプルデータ
から前回のサンプルデータが減算され。
路である。サブトラクタ３により今回のサンプルデータ
から前回のサンプルデータが減算され。
差分ＰＣＭ信号が形成される。サブ珍うクタ３の出力の
中で、ＭＳＢが１の場合、つまりサブトラクタ３の出力
が負の数の場合は、極性反転回路４を介してサブトラク
タ３の出力が２°Ｓコンブリメントによる極性反転がな
され、カウンタ５にロードされる。サブトラクタ３の出
力の中で、ＭＳＢが００場合、つまりサブトラクタ３の
出力が正の数の場合は、サブトラクタ３の出力がそのま
まカウンタ５にロードされる。
中で、ＭＳＢが１の場合、つまりサブトラクタ３の出力
が負の数の場合は、極性反転回路４を介してサブトラク
タ３の出力が２°Ｓコンブリメントによる極性反転がな
され、カウンタ５にロードされる。サブトラクタ３の出
力の中で、ＭＳＢが００場合、つまりサブトラクタ３の
出力が正の数の場合は、サブトラクタ３の出力がそのま
まカウンタ５にロードされる。
ＮＡＮＤゲート６の出力端子がＮＡＮＤゲート７の一方
の入力端子に接続さ３．ＮＡＮＤゲート１の出力端子が
ＮＡＮＤゲート６の一方の入力端子に接続され、このＮ
ＡＮＤゲート６及びＮ Ａ Ｎ １）ゲート１によりＲ
−８７リツプフロツプが構成される。ＮＡＮＤゲート６
の他方の入力端子には。
の入力端子に接続さ３．ＮＡＮＤゲート１の出力端子が
ＮＡＮＤゲート６の一方の入力端子に接続され、このＮ
ＡＮＤゲート６及びＮ Ａ Ｎ １）ゲート１によりＲ
−８７リツプフロツプが構成される。ＮＡＮＤゲート６
の他方の入力端子には。
タイミング信号発生回路８からワードシンクが供給され
る。ＮＡＮＤゲート７の他方の入力端子には、インバー
タ９を介してカウンタ５のキャリーが供給される。ＮＡ
ＮＤゲート６の出力がＡＮＤゲート１０の一方の入力端
子に供給される。ＡＮＤゲート１０の他方の入力端子に
端子１１からクロックが供給され、ＡＮＤゲート１０の
出力がカウンタ５に供給される。
る。ＮＡＮＤゲート７の他方の入力端子には、インバー
タ９を介してカウンタ５のキャリーが供給される。ＮＡ
ＮＤゲート６の出力がＡＮＤゲート１０の一方の入力端
子に供給される。ＡＮＤゲート１０の他方の入力端子に
端子１１からクロックが供給され、ＡＮＤゲート１０の
出力がカウンタ５に供給される。
タイミング信号発生回路８からＮＡＮＤゲート６に供給
されるワードシンクは、第２図Ａに示すタイミングの信
号である。このワードシンクの立下がりで、ＮＡＮＤゲ
ート６及びＴよりなるＲ−８７リツプフロツブがセット
される。ＮＡＮＤゲート６及び７からなるＲ、−８フリ
ツプ７０ツブがセットされると、端子１１からのクロッ
クがＡＮＤゲート１０を介してカウンタ５に供給され、
このクロックによりカウンタ５に予じめロードされてい
た差分ＰＣＭ信号のデータがアップカウントされる。こ
のカウンタ５のカウント動作は、カウンタ５からキャリ
ーが出力されるまで続けられるＯカウンタ５からキャリ
ーが出力されると、このキャリーがインバータ９を介し
てＮＡＮＤゲート７に供給され、ＮＡＮＤゲート６及び
ＴよりなるＲ−Ｓフリップフロップがリセットされる。
されるワードシンクは、第２図Ａに示すタイミングの信
号である。このワードシンクの立下がりで、ＮＡＮＤゲ
ート６及びＴよりなるＲ−８７リツプフロツブがセット
される。ＮＡＮＤゲート６及び７からなるＲ、−８フリ
ツプ７０ツブがセットされると、端子１１からのクロッ
クがＡＮＤゲート１０を介してカウンタ５に供給され、
このクロックによりカウンタ５に予じめロードされてい
た差分ＰＣＭ信号のデータがアップカウントされる。こ
のカウンタ５のカウント動作は、カウンタ５からキャリ
ーが出力されるまで続けられるＯカウンタ５からキャリ
ーが出力されると、このキャリーがインバータ９を介し
てＮＡＮＤゲート７に供給され、ＮＡＮＤゲート６及び
ＴよりなるＲ−Ｓフリップフロップがリセットされる。
ＮＡＮＤゲート６及び７からなるＲ−８７Ｕツブ７０ツ
ブがリセットされると、カウンタ５に供給される端子１
１からのクロックが止められ、カウンタ５のカウント動
作が停止される。
ブがリセットされると、カウンタ５に供給される端子１
１からのクロックが止められ、カウンタ５のカウント動
作が停止される。
１２及び１３が定電流源で、定電流源１２及び１３は互
いに逆方向で等しい値のＩＥ、を流１１及び■２の定電
流源である。定電流源１２がスイッチ回路１４に接続さ
れ、定７Ｊ流源１３がスイッチ回路１５に接続される。
いに逆方向で等しい値のＩＥ、を流１１及び■２の定電
流源である。定電流源１２がスイッチ回路１４に接続さ
れ、定７Ｊ流源１３がスイッチ回路１５に接続される。
このスイッチ回路１４及び１５は、カウンタ５の動作に
応じて開閉されるスイッチ回路である。つまり、ＮＡＮ
Ｉ）ゲート６の出力がＡＮＤゲート１５及び１７の一方
の入力端子に供給される。サブトラクタ３０Ｍ ８ Ｂ
がインバータ１８を介してＡＮＤゲート１６の他方の入
力端子に供給されると共に、ＡＮＤゲート１７の他方の
入力端子に供給される。ＡＮＤゲート１６の出力がスイ
ッチ回路１５に供給さゎ、ＡＮＤゲート１７の出力がス
イッチ回路１４に供給される。
応じて開閉されるスイッチ回路である。つまり、ＮＡＮ
Ｉ）ゲート６の出力がＡＮＤゲート１５及び１７の一方
の入力端子に供給される。サブトラクタ３０Ｍ ８ Ｂ
がインバータ１８を介してＡＮＤゲート１６の他方の入
力端子に供給されると共に、ＡＮＤゲート１７の他方の
入力端子に供給される。ＡＮＤゲート１６の出力がスイ
ッチ回路１５に供給さゎ、ＡＮＤゲート１７の出力がス
イッチ回路１４に供給される。
したがって、ＮＡＮＤゲート６及び７よりなるＲ−Ｓフ
リップフロップがセットされ、端子１１からカウンタ５
にクロックが供給されるカウンタ５の動作時において、
サブトラクタ３の出力のＭＳＢがハイレベルのときはス
イッチ回路１４がオンし。
リップフロップがセットされ、端子１１からカウンタ５
にクロックが供給されるカウンタ５の動作時において、
サブトラクタ３の出力のＭＳＢがハイレベルのときはス
イッチ回路１４がオンし。
サブトラクタ３の出力のＭＯＢが四−レベルのときはス
・「ツチ回路１５がオンする。２１ Ｓコンプリメンタ
リ−コードによるＭＳＢは、データの極性を示すもので
あるから、サブトラクタ３によりめられた差分ＰＣＭ信
号の中で、このデータが正のときはスイッチ回路１５が
カウンタ５の動作期間中オンし、このデータが負のとき
はスイッチ回路１４がカウンタ５の動作期間中オンする
ものとなる。
・「ツチ回路１５がオンする。２１ Ｓコンプリメンタ
リ−コードによるＭＳＢは、データの極性を示すもので
あるから、サブトラクタ３によりめられた差分ＰＣＭ信
号の中で、このデータが正のときはスイッチ回路１５が
カウンタ５の動作期間中オンし、このデータが負のとき
はスイッチ回路１４がカウンタ５の動作期間中オンする
ものとなる。
スイッチ回路１４及び１５がＯＰアンプ１９の反転入力
端子に接続される。ＯＰアンプ１９の非反転入力端子が
接地される。ＯＰアンプ１９の出力端子がコンデンサ２
０を介してＯＰアンプ１９の反転入力端子に接続される
と共に、抵抗２１をる制御信号により開閉するスイッチ
回路である。
端子に接続される。ＯＰアンプ１９の非反転入力端子が
接地される。ＯＰアンプ１９の出力端子がコンデンサ２
０を介してＯＰアンプ１９の反転入力端子に接続される
と共に、抵抗２１をる制御信号により開閉するスイッチ
回路である。
スイッチ回路２２がＯＰアンプ２３の反転入力端子に接
続される。ＯＰアンプ２３の非反転入力端子が接地され
る。ＯＰアンプ２３の出力端子２３の出力端子が抵抗２
４を介してＯＰアンプ２３の反転入力端子に接続される
と共に、出力端子２５に接続される。
続される。ＯＰアンプ２３の非反転入力端子が接地され
る。ＯＰアンプ２３の出力端子２３の出力端子が抵抗２
４を介してＯＰアンプ２３の反転入力端子に接続される
と共に、出力端子２５に接続される。
ＯＰ７ンプ１９とコンデンサ２０によりｉ分器カ構成さ
れる。カウンタ５には、ワードシンクに同期して、第２
図Ｂに示すタイミングで差分ＰＣＭ信号のデータがロー
ドされる０ワードシンクがローレベルになると、カウン
タ５からキャリーが出力されるまで、サブトラクタ３の
出力の極性によりスイッチ回路１４或はスイッチ回路１
５がオン状態となる。このため、づブトラクタ３の出力
の極性により、定電流源１２の電流１１或は定電流源１
３の電流Ｉ、がＯＰアンプ１９とコンデンサ２０よりな
る積分器で積分され、コンデンサ２０にチャージされる
。第２図に示すように１時刻ｔｏ〜ｔ１にカウンタ５に
ロードされる差分ＰＣＭデータが正のときは１時刻１１
〜ｔ、で定電流源１３により、第２図Ｃに示すようにこ
の電流工。
れる。カウンタ５には、ワードシンクに同期して、第２
図Ｂに示すタイミングで差分ＰＣＭ信号のデータがロー
ドされる０ワードシンクがローレベルになると、カウン
タ５からキャリーが出力されるまで、サブトラクタ３の
出力の極性によりスイッチ回路１４或はスイッチ回路１
５がオン状態となる。このため、づブトラクタ３の出力
の極性により、定電流源１２の電流１１或は定電流源１
３の電流Ｉ、がＯＰアンプ１９とコンデンサ２０よりな
る積分器で積分され、コンデンサ２０にチャージされる
。第２図に示すように１時刻ｔｏ〜ｔ１にカウンタ５に
ロードされる差分ＰＣＭデータが正のときは１時刻１１
〜ｔ、で定電流源１３により、第２図Ｃに示すようにこ
の電流工。
が積分され１時刻ｔ２〜ｔ３の間コンデンサ２０にチャ
ージされ、ホールドされる。時刻ｔ、〜ｔ３でカウンタ
５に負の差分ＰＣＭデータがロードされると、・時刻ｔ
、〜ｔ４で定′１１毛流源１２により第２１ズＣに示す
ようにこの電＋７！ｉｌ Ｉ １が積分され、コンデン
サ２０にチャージされ、ホールドされる０このように互
いに等しく逆方向の定電流源１２及び１３からの電流が
差分ＰＣＭ悟号の極性により選択され、カウンタ５の動
作時間に対応して積分さオｔ、コンデンサ２０に加えら
れ、または減じらオｔてチャージされ、ホールドされて
いくことで。
ージされ、ホールドされる。時刻ｔ、〜ｔ３でカウンタ
５に負の差分ＰＣＭデータがロードされると、・時刻ｔ
、〜ｔ４で定′１１毛流源１２により第２１ズＣに示す
ようにこの電＋７！ｉｌ Ｉ １が積分され、コンデン
サ２０にチャージされ、ホールドされる０このように互
いに等しく逆方向の定電流源１２及び１３からの電流が
差分ＰＣＭ悟号の極性により選択され、カウンタ５の動
作時間に対応して積分さオｔ、コンデンサ２０に加えら
れ、または減じらオｔてチャージされ、ホールドされて
いくことで。
人力ディジタル信号のサンプリング値に対応したアナロ
グ信号が第２図Ｃに示すように形成される〇〇Ｐアンプ
２３．抵抗２４及びスイッチ回路２２によりディグリッ
チ回路が１１′ｑ成されている。
グ信号が第２図Ｃに示すように形成される〇〇Ｐアンプ
２３．抵抗２４及びスイッチ回路２２によりディグリッ
チ回路が１１′ｑ成されている。
ディグリッチ回路は、積分期間中のセトリングエラーを
防止するために設けられるものである。スイッチ回路２
２にタイミング信号発生回路８かもワードシンクに同期
した制御信号が供給され、積分期間が終了し、コンデン
サ２０に電荷がホールドされている時間の積分器の出力
だけがＯＰチアン □プ２３に供給される００Ｐアンプ
２３からは第２図１．）に示す入力ディジタルイば号に
対応したアナログ信号が取り出され、出力端子２５から
導出される。
防止するために設けられるものである。スイッチ回路２
２にタイミング信号発生回路８かもワードシンクに同期
した制御信号が供給され、積分期間が終了し、コンデン
サ２０に電荷がホールドされている時間の積分器の出力
だけがＯＰチアン □プ２３に供給される００Ｐアンプ
２３からは第２図１．）に示す入力ディジタルイば号に
対応したアナログ信号が取り出され、出力端子２５から
導出される。
互いに値が等しく逆方向の定電流源１２．１３及びこの
定電流源１２．１３をＡＮＤゲート１６及び１７の出力
により差分Ｐ ＣＭ 信号の極性に応じて開閉するスイ
ッチ回路１４．１５は、−例として第３図に示す回路に
より実現される０第３図において、２６及び２７が互い
に同様な特性を持つＰチャンネルのＭＯＳ）ランジスタ
である。ＭＯＳ）ランジスタ２６．２７のドレインが直
流電源端子２８に接続さ第１．る。ＭＯＳ）ランジスタ
２６のゲートとＭＯＳトランジスタ２７のゲートが共通
接続されると共に、この共通接続点がＭＯＳ）ランジス
タ２６のソースに接続される。
定電流源１２．１３をＡＮＤゲート１６及び１７の出力
により差分Ｐ ＣＭ 信号の極性に応じて開閉するスイ
ッチ回路１４．１５は、−例として第３図に示す回路に
より実現される０第３図において、２６及び２７が互い
に同様な特性を持つＰチャンネルのＭＯＳ）ランジスタ
である。ＭＯＳ）ランジスタ２６．２７のドレインが直
流電源端子２８に接続さ第１．る。ＭＯＳ）ランジスタ
２６のゲートとＭＯＳトランジスタ２７のゲートが共通
接続されると共に、この共通接続点がＭＯＳ）ランジス
タ２６のソースに接続される。
ＭＯＳ）ランジスタ２６のソースが抵抗２９を介してＭ
ＯＳ）ランジスタ３０のソースに接続さする。ＭＯＳ）
ランジスタ３０は、ＮチャンネルのＭＯＳ）ランジスタ
である。ＭＯＳ）ランジスタ３０のドレインが接地され
る。ＭＯＳ）ランジスタ３０のゲートにＭＯＳ）ランジ
スタ３０と同６３ ｙ；（特性を持つＮチャンネルのＭ
ＯＳトランジスタ３１のゲートとが接続される。この接
続点がＭＯＳトランジスタ３０のソースに接続される０
Ｍ０Ｓトランジスタ２７のソースがＰチャンネルのＭＯ
Ｓトランジスタ３２のドレインに接続される。ＭＯＳト
ランジスタ３２のソースがＭＯＳトランジスタ３３のソ
ースに接続される。ＭＯＳトランジスタ３３のドレイン
がＭＯＳ）ランジスタ３１のソースに接続されろ。ＭＯ
Ｓ）ランジスタコ１０ドレインが接Ｊｌ！Ｉされる。
ＯＳ）ランジスタ３０のソースに接続さする。ＭＯＳ）
ランジスタ３０は、ＮチャンネルのＭＯＳ）ランジスタ
である。ＭＯＳ）ランジスタ３０のドレインが接地され
る。ＭＯＳ）ランジスタ３０のゲートにＭＯＳ）ランジ
スタ３０と同６３ ｙ；（特性を持つＮチャンネルのＭ
ＯＳトランジスタ３１のゲートとが接続される。この接
続点がＭＯＳトランジスタ３０のソースに接続される０
Ｍ０Ｓトランジスタ２７のソースがＰチャンネルのＭＯ
Ｓトランジスタ３２のドレインに接続される。ＭＯＳト
ランジスタ３２のソースがＭＯＳトランジスタ３３のソ
ースに接続される。ＭＯＳトランジスタ３３のドレイン
がＭＯＳ）ランジスタ３１のソースに接続されろ。ＭＯ
Ｓ）ランジスタコ１０ドレインが接Ｊｌ！Ｉされる。
ＭＯＳ）ランジスタ３２のゲートが端子３４に接続され
る。ＭＯＳ）ランジスタ３３のゲーｂが端子３５に接続
される。ＭＯＳ）ランジスタ３２（１）ソースとＭＯＳ
）ランジスタ３３のドレインとの接続点に端子３６が接
続される。
る。ＭＯＳ）ランジスタ３３のゲーｂが端子３５に接続
される。ＭＯＳ）ランジスタ３２（１）ソースとＭＯＳ
）ランジスタ３３のドレインとの接続点に端子３６が接
続される。
端子３４及び３５には、前述のように、 ＮＡ、ＮＤア
ゲート及び７からなるＲ−８フリツプフロツプの出力と
サブトラクタ３０Ｍ５Ｂにより形成されイ）スイッチ制
御（ＩＥｉ号が供給される。端子３６からの出力がＯＰ
アンプ１９及びコンデンサ２０からなる積分器に供給さ
れる〇 ダイオード接続のＭＯ８）ランジスク２６とＭＯ８）ラ
ンジスタ３０は、抵抗２９を介して直列に接続されてい
る。したがって、ＭＯ８）ランシスタ２６を流れる電流
■１とＭＯ８）ランジスタ３０を流れる電流層、は等し
い。この電流層は。
ゲート及び７からなるＲ−８フリツプフロツプの出力と
サブトラクタ３０Ｍ５Ｂにより形成されイ）スイッチ制
御（ＩＥｉ号が供給される。端子３６からの出力がＯＰ
アンプ１９及びコンデンサ２０からなる積分器に供給さ
れる〇 ダイオード接続のＭＯ８）ランジスク２６とＭＯ８）ラ
ンジスタ３０は、抵抗２９を介して直列に接続されてい
る。したがって、ＭＯ８）ランシスタ２６を流れる電流
■１とＭＯ８）ランジスタ３０を流れる電流層、は等し
い。この電流層は。
抵抗２９により設定される。ＭＯＳトランジスタ２６と
ＭＯ８）ランジスタ２７はカレントミラー接続されてい
るので、ＭＯＳトランジスタ２７にＭＯ８）ランジスタ
２６と同様な電流層１が流れる。また、ＭＯ８）ランジ
スタ３０とＭ ＯＳ ）ランジスタ３１はカレントミラ
ー接続されているので、ＭＯ８）ランジスタ３１にＭＯ
５）ランジスタ３０と同様な電流Ｉ、が流れる。
ＭＯ８）ランジスタ２７はカレントミラー接続されてい
るので、ＭＯＳトランジスタ２７にＭＯ８）ランジスタ
２６と同様な電流層１が流れる。また、ＭＯ８）ランジ
スタ３０とＭ ＯＳ ）ランジスタ３１はカレントミラ
ー接続されているので、ＭＯ８）ランジスタ３１にＭＯ
５）ランジスタ３０と同様な電流Ｉ、が流れる。
ＭＯ８）ランジスタ２７及び３１を流れる電流１１及び
工、がＭＯＳ ）ランジスタ３２及び３５により端子３
６から取り出される。端子３４から供給されるｐ−レベ
ルの入力により、ＭＯ８）ラングＸ ａ ３２カオン状
態とされると、ＭＯ８）ランジスタ２７を流れる電流Ｉ
、が端子３６から取り出される。端子３５から供給され
るハイレベルの入力により、ＭＯ８）ランジスタ３３が
オン状態とされると、ＭＯ８）ランジスタ３１を流れる
電流１１と電流値が等しく逆方向の電流Ｉ２が端子３６
から取り出される。
工、がＭＯＳ ）ランジスタ３２及び３５により端子３
６から取り出される。端子３４から供給されるｐ−レベ
ルの入力により、ＭＯ８）ラングＸ ａ ３２カオン状
態とされると、ＭＯ８）ランジスタ２７を流れる電流Ｉ
、が端子３６から取り出される。端子３５から供給され
るハイレベルの入力により、ＭＯ８）ランジスタ３３が
オン状態とされると、ＭＯ８）ランジスタ３１を流れる
電流１１と電流値が等しく逆方向の電流Ｉ２が端子３６
から取り出される。
この一実施例では、カウンタ５にプリセットされる差益
：ｐｃＭ信号のデータをキャリーが出力されるまでアン
プカウントさせ、このカウンタの動作時間に対応して定
電流源を制御する構成のものであるか、カウンタ５にプ
リセットされる差分ＰＣＭ（＠号のデータをボローか出
力されるまでダウンカウントさせ、このカウンタの動作
時間に対応して定電流源を制御するようにしても良い。
：ｐｃＭ信号のデータをキャリーが出力されるまでアン
プカウントさせ、このカウンタの動作時間に対応して定
電流源を制御する構成のものであるか、カウンタ５にプ
リセットされる差分ＰＣＭ（＠号のデータをボローか出
力されるまでダウンカウントさせ、このカウンタの動作
時間に対応して定電流源を制御するようにしても良い。
この発明に依れば、ＰＣＭ（＠号を差分ＰＣＭ信号に変
換して処理しているので、ディジタル回路の回路規模を
小さくすることができる。また、互いに逆方向で絶対値
の等しい電流源１４．１５を差分ＰＣＭのデータの極性
により切換えて、コンデンサ２０に電荷を積分してホー
ルドしているので嘗 この差分Ｐ ＣＭ信七から直接ア
ナログ（ｉ１号に変換することができる。したがって、
アナログ回路の規模を小さくすることができ９回路尻栓
が小さく、消費電力の少ないルハ変換回路を実現するこ
とができる。
換して処理しているので、ディジタル回路の回路規模を
小さくすることができる。また、互いに逆方向で絶対値
の等しい電流源１４．１５を差分ＰＣＭのデータの極性
により切換えて、コンデンサ２０に電荷を積分してホー
ルドしているので嘗 この差分Ｐ ＣＭ信七から直接ア
ナログ（ｉ１号に変換することができる。したがって、
アナログ回路の規模を小さくすることができ９回路尻栓
が小さく、消費電力の少ないルハ変換回路を実現するこ
とができる。
第１図はこの発明の一実施例の接続図、第２図ハコの発
明の一実施例の説明に用いるタイムチャート、第３図は
この発明の一実施例における定電流源及びスイッチ回路
の接続図、第４図は従来の巧う、変換回路の接続図であ
る。 １．３８：入力端子、３．４０：サブトラクタ。 ５．４２：カウンタ、１２．１３．４９：定電流源、１
９，２３，５１．５６，６０：ＯＰアンプ。 ２５．６２：出力端子、２６，２７．３０．３１゜３２
．３３：ＭＯ８）ランジスク。 代理人 杉 浦 正 知 第１図 第２図 ｔｏ ｔｌ ｔ２ ｔ３ ｔ４ 第３図 第４図
明の一実施例の説明に用いるタイムチャート、第３図は
この発明の一実施例における定電流源及びスイッチ回路
の接続図、第４図は従来の巧う、変換回路の接続図であ
る。 １．３８：入力端子、３．４０：サブトラクタ。 ５．４２：カウンタ、１２．１３．４９：定電流源、１
９，２３，５１．５６，６０：ＯＰアンプ。 ２５．６２：出力端子、２６，２７．３０．３１゜３２
．３３：ＭＯ８）ランジスク。 代理人 杉 浦 正 知 第１図 第２図 ｔｏ ｔｌ ｔ２ ｔ３ ｔ４ 第３図 第４図
Claims (1)
- 【特許請求の範囲】 入力差分ＰＣＭ信号からアナログ信号に変換するルを変
換回路において。 互いに逆方向で絶対値の等しい第１及び第２の電流源と
、上記第１及び第２の電流−源により電荷を積分して蓄
える積分器と、ディグリッチ回路とからなるしり、変換
回路であって、上記差分ＰＣＭｍ号の極性により上記第
１及び第２の電流源を切換えて上記積分器に供給するよ
うにしたしり、変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10925684A JPS60251722A (ja) | 1984-05-29 | 1984-05-29 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10925684A JPS60251722A (ja) | 1984-05-29 | 1984-05-29 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251722A true JPS60251722A (ja) | 1985-12-12 |
Family
ID=14505563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10925684A Pending JPS60251722A (ja) | 1984-05-29 | 1984-05-29 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
-
1984
- 1984-05-29 JP JP10925684A patent/JPS60251722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
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