JPS60251664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60251664A JPS60251664A JP10810284A JP10810284A JPS60251664A JP S60251664 A JPS60251664 A JP S60251664A JP 10810284 A JP10810284 A JP 10810284A JP 10810284 A JP10810284 A JP 10810284A JP S60251664 A JPS60251664 A JP S60251664A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、第１導電型の半導体基層中に形成されている
第２導電型の半導体領域と、この第２導電型の半導体領
域中に形成されている第１導電型の半導体領域とをそれ
ぞれ具備する半導体装置の製造方法に関する。
第２導電型の半導体領域と、この第２導電型の半導体領
域中に形成されている第１導電型の半導体領域とをそれ
ぞれ具備する半導体装置の製造方法に関する。
背景技術とその問題点
高速シリコンバイポーラＬ、ＳＩを実現するためには、
ＬＳＩを構成する素子と１Ｊでのバイポーラトランジス
タのベース幅Ｗおを狭くすることが重要である。このベ
ース幅Ｗｌｌの制御は、従来、例えば第１Ａ図〜第１Ｄ
図に示すような方法により行われていた。即ち、第１Ａ
図に示すように、まずｐ型シリコン基板１にｎ゛型の埋
込層２を形成し、次いでｐ型シリコン基板１上にｎ型の
エピタキシャル成長層３を形成する。次にこのエピタキ
シャル成長層３の表面を熱酸化して薄いＳｉＯ２膜４を
形成した後、このＳｉＯ□膜４を介してエピタキシャル
成長層３にｐ型不純物、例えばホウ素Ｂを選択的にイオ
ン注入する（エピタキシャル成長層３中のＢを０で示す
）。次に所定のアニールを行うことにより、上記Ｂを電
気的に活性化させると共に、上記イオン注入によるエピ
タキシャル成長層３の損傷を回復させ、第１Ｂ図に示す
ようにエピタキシャル成長層３中にｐ型のベース領域５
を形成する。次に上記ＳｉＯ□膜４の所定部分をエソチ
ング除去して開口４ａを形成した後、第１Ｃ図に示すよ
うに、例えばヒ素Ａｓ等のｎ型不純物が高濃度にドープ
された多結晶シリコン膜８をＣＶＤ法により上記エピタ
キシャル成長層３上に被着形成する。次に所定の高温熱
処理（エミッタ拡散）を行うことにより、上記多結晶シ
リコン膜８に含まれているｎ型不純物をエピタキシャル
成長層３に拡散させて、第１Ｄ図に示すようにベース領
域５中にｎ゛型のエミッタ領域９を形成する。またこの
エミッタ拡散において、ベース領域５の接合深さＸｊｂ
とエミッタ領域９の接合深さＸｊ、とが所定の値に制御
され、従ってエピタキシャル成長層３とエミッタ領域９
との間のベース領域５の幅、即ちベース幅ＷＢが制御さ
れるようになっている。
ＬＳＩを構成する素子と１Ｊでのバイポーラトランジス
タのベース幅Ｗおを狭くすることが重要である。このベ
ース幅Ｗｌｌの制御は、従来、例えば第１Ａ図〜第１Ｄ
図に示すような方法により行われていた。即ち、第１Ａ
図に示すように、まずｐ型シリコン基板１にｎ゛型の埋
込層２を形成し、次いでｐ型シリコン基板１上にｎ型の
エピタキシャル成長層３を形成する。次にこのエピタキ
シャル成長層３の表面を熱酸化して薄いＳｉＯ２膜４を
形成した後、このＳｉＯ□膜４を介してエピタキシャル
成長層３にｐ型不純物、例えばホウ素Ｂを選択的にイオ
ン注入する（エピタキシャル成長層３中のＢを０で示す
）。次に所定のアニールを行うことにより、上記Ｂを電
気的に活性化させると共に、上記イオン注入によるエピ
タキシャル成長層３の損傷を回復させ、第１Ｂ図に示す
ようにエピタキシャル成長層３中にｐ型のベース領域５
を形成する。次に上記ＳｉＯ□膜４の所定部分をエソチ
ング除去して開口４ａを形成した後、第１Ｃ図に示すよ
うに、例えばヒ素Ａｓ等のｎ型不純物が高濃度にドープ
された多結晶シリコン膜８をＣＶＤ法により上記エピタ
キシャル成長層３上に被着形成する。次に所定の高温熱
処理（エミッタ拡散）を行うことにより、上記多結晶シ
リコン膜８に含まれているｎ型不純物をエピタキシャル
成長層３に拡散させて、第１Ｄ図に示すようにベース領
域５中にｎ゛型のエミッタ領域９を形成する。またこの
エミッタ拡散において、ベース領域５の接合深さＸｊｂ
とエミッタ領域９の接合深さＸｊ、とが所定の値に制御
され、従ってエピタキシャル成長層３とエミッタ領域９
との間のベース領域５の幅、即ちベース幅ＷＢが制御さ
れるようになっている。
この後、エミッタ領域９、ベース領域５及びコレ。
フタ領域１０のための電極（図示せず）を形成してｎｐ
ｎ型のバイポーラトランジスタを製造する。
ｎ型のバイポーラトランジスタを製造する。
なおこのようにして製造されたｎｐｎ型のバイポーラト
ランジスタにおける矢印入方向の不純物濃度分布を第２
図に示す。
ランジスタにおける矢印入方向の不純物濃度分布を第２
図に示す。
上述のような製造方法によりベース幅Ｗｌ！の狭いバイ
ポーラトランジスタを得るためには、Ｘ ｊ ｂ ＋Ｘ
ｉａを小さくすること、即ち接合のシャロー化が通常行
われている。これらのうちＸｊｂを小さくするための方
法としては、Ｂのイオン注入（第１Ｂ図）を低エネルギ
ーで行ったり、Ｂの代わりにＢＦ２をイオン注入する方
法、ＳｉＯ□膜４の膜厚を用いる注入エネルギーに対し
て厚めに選んでイオン注入を行う方法、Ｂのイオン注入
後に行うアニールの温度を低温化したり、アニールを赤
外線アニール（ＩＲＡ）等の瞬間アニ、−ル法により行
って不純物の再分布を少なくする方法等がある。またＸ
ｊｅを小さくするための方法としては、エミッタ拡散の
温度を低温化したり、上述のようなＩＲＡを用いる方法
、多結晶シリコン膜８の膜厚を薄めに選ぶ方法等がある
。そしてこれらの方法により、エミッタのストライプ幅
ＷＥ （第１Ｄ図参照）が例えば２〜３μｍである場合
、ＸＪｅ会０．２μｍ、Ｘｊｂ会０．３−０．３５μｍ
、 Ｗａ ＝０．１５μｍが得られている。
ポーラトランジスタを得るためには、Ｘ ｊ ｂ ＋Ｘ
ｉａを小さくすること、即ち接合のシャロー化が通常行
われている。これらのうちＸｊｂを小さくするための方
法としては、Ｂのイオン注入（第１Ｂ図）を低エネルギ
ーで行ったり、Ｂの代わりにＢＦ２をイオン注入する方
法、ＳｉＯ□膜４の膜厚を用いる注入エネルギーに対し
て厚めに選んでイオン注入を行う方法、Ｂのイオン注入
後に行うアニールの温度を低温化したり、アニールを赤
外線アニール（ＩＲＡ）等の瞬間アニ、−ル法により行
って不純物の再分布を少なくする方法等がある。またＸ
ｊｅを小さくするための方法としては、エミッタ拡散の
温度を低温化したり、上述のようなＩＲＡを用いる方法
、多結晶シリコン膜８の膜厚を薄めに選ぶ方法等がある
。そしてこれらの方法により、エミッタのストライプ幅
ＷＥ （第１Ｄ図参照）が例えば２〜３μｍである場合
、ＸＪｅ会０．２μｍ、Ｘｊｂ会０．３−０．３５μｍ
、 Ｗａ ＝０．１５μｍが得られている。
しかしながら、動作の高速化等のために素子をさらに微
細化する場合には、Ｘ、いＸ＝ｅを上述の値よりもさら
に小さくする必要がある。特にｘＪ。
細化する場合には、Ｘ、いＸ＝ｅを上述の値よりもさら
に小さくする必要がある。特にｘＪ。
は、エミソタ−ベース接合におけるいわゆるｓｉｄｅｗ
ａｌｌ ｃｕｒｒｅｎｔ １ｎｊｅｃｔｉｏｎ効果によ
るｈＦＥの低下を考慮するとＷＥの１／１０程度以下に
するのが好ましい。このため例えばｗＥ＝０．５μｍと
する場合、ｘＪ、、＝０．０５μｍ以下が好ましいこと
になる。Ｘｊ、をこの程度の値にすることは、従来の方
法により比較的容易であると考えられる。一方ｘＪｂは
、ＷＥ ＝０．０５μｍとする場合、０．１ ｐｍ程度
にする必要があるが、この値を達成することは上述のよ
うな従来の方法では次のような理由により難しい。即ち
、例えば最も浅い接合を形成することができると考えら
れるＢＦ２の低エネルギーイオン注入を用いても、イオ
ン注入時に既に０．１ μｍ程度の深さまで不純物が侵
入してしまうので、その後に行われる低温アニールまた
はＩＲＡによるアニールの際にいわゆる増速拡散により
Ｘｊｅが０．１５μｍ程度以上となってしまうからであ
る。
ａｌｌ ｃｕｒｒｅｎｔ １ｎｊｅｃｔｉｏｎ効果によ
るｈＦＥの低下を考慮するとＷＥの１／１０程度以下に
するのが好ましい。このため例えばｗＥ＝０．５μｍと
する場合、ｘＪ、、＝０．０５μｍ以下が好ましいこと
になる。Ｘｊ、をこの程度の値にすることは、従来の方
法により比較的容易であると考えられる。一方ｘＪｂは
、ＷＥ ＝０．０５μｍとする場合、０．１ ｐｍ程度
にする必要があるが、この値を達成することは上述のよ
うな従来の方法では次のような理由により難しい。即ち
、例えば最も浅い接合を形成することができると考えら
れるＢＦ２の低エネルギーイオン注入を用いても、イオ
ン注入時に既に０．１ μｍ程度の深さまで不純物が侵
入してしまうので、その後に行われる低温アニールまた
はＩＲＡによるアニールの際にいわゆる増速拡散により
Ｘｊｅが０．１５μｍ程度以上となってしまうからであ
る。
発明の目的
本発明は、上述の問題にかんがみ、従来の半導体装置の
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
発明の概要
本発明に係る半導体装置の製造方法は、第１導電型の半
導体基層（例えばｎ型のエピタキシャル成長層）中に形
成されている第２導電型の半導体領域（例えばｐ型のベ
ース領域）と、この第２導電型の半導体領域中に形成さ
れている第１導電型の半導体領域（例えばｎ゛型のエミ
ッタ領域）とをそれぞれ具備する半導体装置（例えばｎ
ｐｎ型のバイポーラトランジスタ）の製造方法において
、上記第１導電型の半導体基層と上記第２導電型の半導
体領域との接合の近傍に第１Ｒ電型の不純物を導入し、
これにより上記第２導電型の半導体領域の接合深さを小
さくするようにしている。このようにすることによって
、第１導電型の半導体基層と第１導電型の半導体領域と
の間の第２導電型の半導体領域の幅を簡単な工程で確実
に狭くすることができ、従って高速動作の可能な半導体
装置を製造することができる。
導体基層（例えばｎ型のエピタキシャル成長層）中に形
成されている第２導電型の半導体領域（例えばｐ型のベ
ース領域）と、この第２導電型の半導体領域中に形成さ
れている第１導電型の半導体領域（例えばｎ゛型のエミ
ッタ領域）とをそれぞれ具備する半導体装置（例えばｎ
ｐｎ型のバイポーラトランジスタ）の製造方法において
、上記第１導電型の半導体基層と上記第２導電型の半導
体領域との接合の近傍に第１Ｒ電型の不純物を導入し、
これにより上記第２導電型の半導体領域の接合深さを小
さくするようにしている。このようにすることによって
、第１導電型の半導体基層と第１導電型の半導体領域と
の間の第２導電型の半導体領域の幅を簡単な工程で確実
に狭くすることができ、従って高速動作の可能な半導体
装置を製造することができる。
実施例
以下本発明に係る半導体装置の製造方法をｎｐｎ型のバ
イポーラトランジスタの製造に適用した一実施例につき
図面を参照しながら説明する。なお第３Ａ図及び第３Ｂ
図においては、第１Ａ図〜第１Ｄ図と同一部分には同一
の符号を（＝Ｊし、必要に応じて説明を省略する。
イポーラトランジスタの製造に適用した一実施例につき
図面を参照しながら説明する。なお第３Ａ図及び第３Ｂ
図においては、第１Ａ図〜第１Ｄ図と同一部分には同一
の符号を（＝Ｊし、必要に応じて説明を省略する。
まず第１Ａ図及び第１Ｂ図と同様に工程を進めた後、第
３Ａ図に示すように、開口４ａを通してエピタキシャル
成長層３中にｎ型不純物、例えばリンＰ等を例えば２０
０ＫｅＶ 、 ２ ×ｌＱＩ２ｃｍ−２の条−件でイオ
ン注入する（エピタキシャル成長層３中のＰを・で示す
）。なおこのイオン注入時のエネルギーは、エピタキシ
ャル成長層３中におけるＰの分布のピークが第４図（Ｐ
の分布曲線を一−−−−−−−−−−で示す）に示すよ
うにほぼベース領域５とコレクタ領域１０との接合（Ｃ
Ｂ接合）の位置に位置するように選ぶ。
３Ａ図に示すように、開口４ａを通してエピタキシャル
成長層３中にｎ型不純物、例えばリンＰ等を例えば２０
０ＫｅＶ 、 ２ ×ｌＱＩ２ｃｍ−２の条−件でイオ
ン注入する（エピタキシャル成長層３中のＰを・で示す
）。なおこのイオン注入時のエネルギーは、エピタキシ
ャル成長層３中におけるＰの分布のピークが第４図（Ｐ
の分布曲線を一−−−−−−−−−−で示す）に示すよ
うにほぼベース領域５とコレクタ領域１０との接合（Ｃ
Ｂ接合）の位置に位置するように選ぶ。
次に第１Ｃ図と同様にｎ型不純物が高濃度にドープされ
た多結晶シリコン膜８を形成し、次いで第１Ｄ図と同様
にエミッタ拡散を行うことにより、第３Ｂ図に示すよう
にｎｐｎ型のバイポーラトランジスタを製造する。
た多結晶シリコン膜８を形成し、次いで第１Ｄ図と同様
にエミッタ拡散を行うことにより、第３Ｂ図に示すよう
にｎｐｎ型のバイポーラトランジスタを製造する。
上述のようにして製造されたｎｐｎ型のバイポーラトラ
ンジスタにおける矢印Ｃ方向（第３Ｂ図）の不純物濃度
分布を第５図に示す。この図から、ｘｊｂが従来に比べ
て浅くなり、この結果ベース幅Ｗ、が極めて小さくなっ
ていることがわかる。このようにＸｊ’ｂが浅くなるの
は、第３Ａ図に示す工程においてイオン注入されたＰ
（ｎ型不純物）かベース領域５中のｐ型不純物を補償す
ると共にＣＢ接合近傍に位置するエピタキシャル成長層
３のｎ型不純物濃度を高め、この結果ＣＢ接合がエピタ
キシャル成長層３の表面側に移動するためである。また
上述のＰのイオン注入によりベース領域５の不純物濃度
が減少する結果、トランジスタの動作時においては、各
接合における空乏層がベース領域５の側に伸びやすくな
るので、実効的なベース幅がさらに狭くなるという利点
もある。
ンジスタにおける矢印Ｃ方向（第３Ｂ図）の不純物濃度
分布を第５図に示す。この図から、ｘｊｂが従来に比べ
て浅くなり、この結果ベース幅Ｗ、が極めて小さくなっ
ていることがわかる。このようにＸｊ’ｂが浅くなるの
は、第３Ａ図に示す工程においてイオン注入されたＰ
（ｎ型不純物）かベース領域５中のｐ型不純物を補償す
ると共にＣＢ接合近傍に位置するエピタキシャル成長層
３のｎ型不純物濃度を高め、この結果ＣＢ接合がエピタ
キシャル成長層３の表面側に移動するためである。また
上述のＰのイオン注入によりベース領域５の不純物濃度
が減少する結果、トランジスタの動作時においては、各
接合における空乏層がベース領域５の側に伸びやすくな
るので、実効的なベース幅がさらに狭くなるという利点
もある。
このように上述の実施例によれば、第３Ａ図に示す状態
において分布のピークがほぼＣＢ接合に位置するように
Ｐをイオン注入することにより、ベース幅Ｗ、を極めて
小さくすることができ、従って高速動作の可能なｎｐｎ
型バイポーラトランジスタを得ることができる。またＷ
Ｂを小さくすることができるので 、ｈＦＥを従来に比
べて極めて高くすることができる（例えばｈｙｔ＝５０
〜１００）。なおＷＢの一例を挙げると、Ｐのイオン注
入前においてはｗＢ＝０．１ μｍであったが、イオン
注入後においてはＷＥ ＝０．０６μ川となった。
において分布のピークがほぼＣＢ接合に位置するように
Ｐをイオン注入することにより、ベース幅Ｗ、を極めて
小さくすることができ、従って高速動作の可能なｎｐｎ
型バイポーラトランジスタを得ることができる。またＷ
Ｂを小さくすることができるので 、ｈＦＥを従来に比
べて極めて高くすることができる（例えばｈｙｔ＝５０
〜１００）。なおＷＢの一例を挙げると、Ｐのイオン注
入前においてはｗＢ＝０．１ μｍであったが、イオン
注入後においてはＷＥ ＝０．０６μ川となった。
なおＷＩｌの測定はボール・ランプ法により行った。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変更が可能である。例え
ば、上述の実施例においては、はぼＣＢ接合の位置に分
布のピークが位置するようなエネルギーでＰのイオン注
入を行ったが、これに限定されるものではなく、必要に
応じて注入エネルギーを変えることによりピーク位置を
変更することができる。しかし、分布のピーク位置がＣ
Ｂ接合から離れ過ぎると、注入不純物によるへ一ス領域
５中の不純物の補償の程度が小さくなってベース幅ＷＩ
ｌを小さくするのが難しいので、分布のピークが例えば
イオン注入前におけるＣＢ接合の深さＸｊｂ±ΔＲｐの
範囲内に位置するようにするのが好ましい。ここでΔＲ
ｐは注入不純物イオンの投影標準偏差であり、例えばＰ
を２００ＫｅＶでシリコンにイオン注入する場合にはΔ
Ｒｐ＝７７５人である。
明の技術的思想に基づく種々の変更が可能である。例え
ば、上述の実施例においては、はぼＣＢ接合の位置に分
布のピークが位置するようなエネルギーでＰのイオン注
入を行ったが、これに限定されるものではなく、必要に
応じて注入エネルギーを変えることによりピーク位置を
変更することができる。しかし、分布のピーク位置がＣ
Ｂ接合から離れ過ぎると、注入不純物によるへ一ス領域
５中の不純物の補償の程度が小さくなってベース幅ＷＩ
ｌを小さくするのが難しいので、分布のピークが例えば
イオン注入前におけるＣＢ接合の深さＸｊｂ±ΔＲｐの
範囲内に位置するようにするのが好ましい。ここでΔＲ
ｐは注入不純物イオンの投影標準偏差であり、例えばＰ
を２００ＫｅＶでシリコンにイオン注入する場合にはΔ
Ｒｐ＝７７５人である。
また上述のＰのイオン注入のドーズ量は必要に応して上
述の実施例とは異なる値を用いてもよいが、ドーズ量が
ヘ−ス領域５におけるいわゆるＧｕｍｍｅｌ数０６より
数似６ぎる（例えば２桁以上）とベース幅ＷＢを十分に
狭くするのが難しく、またドーズ量がＱ、よりも高すぎ
る（例えば２桁以上）とベース幅ＷＩｌがあまりに小さ
くなり過ぎてバンチスルーが起きてしまうので、ドーズ
量は０．０１ ｑ、〜１００ＱＢであるのが好ましく、
（１１５）Ｑｍ〜（１／３）口８であるのがより好まし
い。
述の実施例とは異なる値を用いてもよいが、ドーズ量が
ヘ−ス領域５におけるいわゆるＧｕｍｍｅｌ数０６より
数似６ぎる（例えば２桁以上）とベース幅ＷＢを十分に
狭くするのが難しく、またドーズ量がＱ、よりも高すぎ
る（例えば２桁以上）とベース幅ＷＩｌがあまりに小さ
くなり過ぎてバンチスルーが起きてしまうので、ドーズ
量は０．０１ ｑ、〜１００ＱＢであるのが好ましく、
（１１５）Ｑｍ〜（１／３）口８であるのがより好まし
い。
さらに上述の実施例においては、ベース幅ＷＢを狭くす
るための上記イオン注入を第３Ａ図に示す工程において
行ったが、イオン注入後に不純物の活性化のためのアニ
ールを行うことができれば必要に応じて他の工程におい
て行ってもよい。
るための上記イオン注入を第３Ａ図に示す工程において
行ったが、イオン注入後に不純物の活性化のためのアニ
ールを行うことができれば必要に応じて他の工程におい
て行ってもよい。
なお第６図に示すようなセルファライン型トランジスタ
（ＳＡＴ）においては、ベース領域５及びｐ”型のグラ
フト・ベース領域１３を形成し、次いでベース引出し電
極１４の表面に形成されている５ｉＯｚ膜１５をイオン
注入のマスクとして、ベース幅Ｗ８を狭くするための上
記イオン注入を行うことにより、次に形成するエミンタ
領域９ （図示せず）に対してセルファラインで不純物
を導入することができるので、ヘ−ス領域５とコレクタ
領域１０との間の寄生容量ＣＴＣを殆ど増加させること
なくベース幅ＷＢを狭くすることができるという利点が
ある。
（ＳＡＴ）においては、ベース領域５及びｐ”型のグラ
フト・ベース領域１３を形成し、次いでベース引出し電
極１４の表面に形成されている５ｉＯｚ膜１５をイオン
注入のマスクとして、ベース幅Ｗ８を狭くするための上
記イオン注入を行うことにより、次に形成するエミンタ
領域９ （図示せず）に対してセルファラインで不純物
を導入することができるので、ヘ−ス領域５とコレクタ
領域１０との間の寄生容量ＣＴＣを殆ど増加させること
なくベース幅ＷＢを狭くすることができるという利点が
ある。
発明の効果
本発明に係る半導体装置の製造方法によれば、第１導電
型の半導体基層と第２導電型の半導体領域との接合の近
傍に第１導電型の不純物を導入し、これにより上記第２
導電型の半導体領域の接合深さを小さくするようにして
いるので、上記第１゜電型の半導体基層と第１導電型の
半導体領域との間の上記第２導電型の半導体領域の幅を
簡単な工程で確実に狭くすることができ、このため高速
動作の可能な半導体装置を製造することができる。
型の半導体基層と第２導電型の半導体領域との接合の近
傍に第１導電型の不純物を導入し、これにより上記第２
導電型の半導体領域の接合深さを小さくするようにして
いるので、上記第１゜電型の半導体基層と第１導電型の
半導体領域との間の上記第２導電型の半導体領域の幅を
簡単な工程で確実に狭くすることができ、このため高速
動作の可能な半導体装置を製造することができる。
第１Ａ図〜第１Ｄ図は従来のｎｐｎ型バイポーラトラン
ジスタの製造方法を工程順に示す断面図、第２図は第１
Ｄ図の矢印Ａ方向の不純物濃度分布を示す模式図、第３
Ａ図及び第３Ｂ図は本発明に係る半導体装置の製造方法
をｎｐｎ型バイポーラトランジスタの製造に適用した一
実施例を工程順に示す断面図、第４図は第３Ａ図の矢印
Ｂ方向の不純物濃度分布を示す第２図と同様な模式図、
第５図は第３Ｂ図の矢印Ｃ方向の不純物濃度分布を示す
第２図及び第４図と同様な模式図、第６図は本発明に係
る半導体装置の製造方法をセルファライン型トランジス
タの製造に適用した別の実施例を示す断面図である。 なお図面に用いた符号において、 １−−−−−−−ｍ−−−−−−−，ｐ型シリコン基板
２−＝−一−−−−−−−−埋込層 ８ −−−−−一−−−−多結晶シリコン膜１０−−−
−−−− コレクタ領域 １３−−−−−−−−−グラフト・ヘ−ス領域１４−−
−−−一−−−−ベース引出し電極である。 代理人 上屋 勝 常包芳男 第４図
ジスタの製造方法を工程順に示す断面図、第２図は第１
Ｄ図の矢印Ａ方向の不純物濃度分布を示す模式図、第３
Ａ図及び第３Ｂ図は本発明に係る半導体装置の製造方法
をｎｐｎ型バイポーラトランジスタの製造に適用した一
実施例を工程順に示す断面図、第４図は第３Ａ図の矢印
Ｂ方向の不純物濃度分布を示す第２図と同様な模式図、
第５図は第３Ｂ図の矢印Ｃ方向の不純物濃度分布を示す
第２図及び第４図と同様な模式図、第６図は本発明に係
る半導体装置の製造方法をセルファライン型トランジス
タの製造に適用した別の実施例を示す断面図である。 なお図面に用いた符号において、 １−−−−−−−ｍ−−−−−−−，ｐ型シリコン基板
２−＝−一−−−−−−−−埋込層 ８ −−−−−一−−−−多結晶シリコン膜１０−−−
−−−− コレクタ領域 １３−−−−−−−−−グラフト・ヘ−ス領域１４−−
−−−一−−−−ベース引出し電極である。 代理人 上屋 勝 常包芳男 第４図
Claims (1)
- 第１導電型の半導体基層中に形成されている第２導電型
の半導体領域と、この第２導電型の半導体領域中に形成
されている第１導電型の半導体領域とをそれぞれ具備す
る半導体装置の製造方法において、上記第１導電型の半
導体基層と上記第２導電型の半導体領域との接合の近傍
に第１導電型の不純物を導入し、これにより上記第２導
電型の半導体領域の接合深さを小さくするようにしたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10810284A JPS60251664A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10810284A JPS60251664A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251664A true JPS60251664A (ja) | 1985-12-12 |
Family
ID=14475921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10810284A Pending JPS60251664A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0329401A2 (en) * | 1988-02-16 | 1989-08-23 | Sony Corporation | Bipolar transistors and methods of production |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269277A (en) * | 1975-12-03 | 1977-06-08 | Siemens Ag | Method of producing planar transistor |
| JPS5678162A (en) * | 1980-11-10 | 1981-06-26 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-05-28 JP JP10810284A patent/JPS60251664A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269277A (en) * | 1975-12-03 | 1977-06-08 | Siemens Ag | Method of producing planar transistor |
| JPS5678162A (en) * | 1980-11-10 | 1981-06-26 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0329401A2 (en) * | 1988-02-16 | 1989-08-23 | Sony Corporation | Bipolar transistors and methods of production |
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