JPS60250724A - デ−タ長変換回路 - Google Patents
デ−タ長変換回路Info
- Publication number
- JPS60250724A JPS60250724A JP59107742A JP10774284A JPS60250724A JP S60250724 A JPS60250724 A JP S60250724A JP 59107742 A JP59107742 A JP 59107742A JP 10774284 A JP10774284 A JP 10774284A JP S60250724 A JPS60250724 A JP S60250724A
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- Japan
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- counter
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、静止画伝送装置の帯域圧縮を行う差分PCM
(以下DPCMと称す)符号化回路の可変長データ出力
を固定長データに変換するデータ長変換回路の改良に関
する。
(以下DPCMと称す)符号化回路の可変長データ出力
を固定長データに変換するデータ長変換回路の改良に関
する。
静止画伝送装置の要部は第2図に示す通りで、入力する
アナログ画像データをアナログ・ディジクル変換器1に
てディジタルに変換し、メモリ2に記憶させ、帯域圧縮
の為にDPCM符号化回路3にて前値との差分を取り、
これを出力する。
アナログ画像データをアナログ・ディジクル変換器1に
てディジタルに変換し、メモリ2に記憶させ、帯域圧縮
の為にDPCM符号化回路3にて前値との差分を取り、
これを出力する。
このDPCM符号化回路3の出力は、前値との差分が小
さければビット数は少なく、大きければビット数は多い
。
さければビット数は少なく、大きければビット数は多い
。
・ この可変長データをデータ長変換回路4にて固定長
データとし、伝送部(図示していない)に送りエラー検
出ビット等を付加して並直列変換回路にて直列にして送
出している。
データとし、伝送部(図示していない)に送りエラー検
出ビット等を付加して並直列変換回路にて直列にして送
出している。
このデータ長変換回路4は回路規模が小さい方“が望ま
しい。
しい。
第3図は従来例のデータ長変換回路のブロック図で、第
4図は第3図のセレクタ10の詳細を示すブロック図、
第5図は第4図の単位セレクタのレジスタ7の値に対す
る選択図、第6図は第3図のセレクタ11の詳細を示す
ブロック図、第7図は入力データに対するレジスタ8及
び12の動作説明図である。
4図は第3図のセレクタ10の詳細を示すブロック図、
第5図は第4図の単位セレクタのレジスタ7の値に対す
る選択図、第6図は第3図のセレクタ11の詳細を示す
ブロック図、第7図は入力データに対するレジスタ8及
び12の動作説明図である。
図中5.10.11はセレクタ、6は加算回路、7.1
2.13はレジスタ、8は比較器、9はオア回路をしめ
す。
2.13はレジスタ、8は比較器、9はオア回路をしめ
す。
今回定長データのデータ長を8ビツト、人力する可変長
データも最大8ビツトとすれば、入力する可変長データ
はビット数に応じて信号線X1〜X8より入力する。
データも最大8ビツトとすれば、入力する可変長データ
はビット数に応じて信号線X1〜X8より入力する。
セレクタ10は第4図に示す如く15個の単位セレクタ
を有し、この単位セレクタには信号線X 。
を有し、この単位セレクタには信号線X 。
1〜X8よりのデータと、15ビツトのレジスタ12に
順番に記憶した先頭より7ビツトの値が信号線R1〜R
7を介して入力しており、これ等はレジスタ7に記憶し
た値に応じて第5図に示す如く選択され信号線T1〜T
15より出力し、セレクタ11に入力する。
順番に記憶した先頭より7ビツトの値が信号線R1〜R
7を介して入力しており、これ等はレジスタ7に記憶し
た値に応じて第5図に示す如く選択され信号線T1〜T
15より出力し、セレクタ11に入力する。
セレクタ11には第6図に示す如く、7個の単位セレク
タを持ち、この単位セレクタには、信号線T1〜T7よ
りのデータと、レジスタ12に記憶した先頭より9ビツ
ト〜15ビツト目の値が信号線R9〜R15を介して入
力しており通常は信号線T1〜T7の方を選択し、比較
器8よりの出力ストローブパルスが入力すると、信号線
R9〜R15の方を選択し信号線51〜S7より出力す
る。尚信号線T8〜T15よりのデータはそのまま信号
線88〜315より出力し、いづれもレジスタ12に入
力する。
タを持ち、この単位セレクタには、信号線T1〜T7よ
りのデータと、レジスタ12に記憶した先頭より9ビツ
ト〜15ビツト目の値が信号線R9〜R15を介して入
力しており通常は信号線T1〜T7の方を選択し、比較
器8よりの出力ストローブパルスが入力すると、信号線
R9〜R15の方を選択し信号線51〜S7より出力す
る。尚信号線T8〜T15よりのデータはそのまま信号
線88〜315より出力し、いづれもレジスタ12に入
力する。
レジスタ12は15ビツトのレジスタで先頭より7ビツ
ト迄は信号線R1〜R7を介してセレクタ10に入力し
ており又先頭より9ビツト目から15ビツト目迄は信号
線R9〜R15を介してセレクタ11に入力しており、
又レジスタ13とは信号線R1〜R15にて接続されて
いる。
ト迄は信号線R1〜R7を介してセレクタ10に入力し
ており又先頭より9ビツト目から15ビツト目迄は信号
線R9〜R15を介してセレクタ11に入力しており、
又レジスタ13とは信号線R1〜R15にて接続されて
いる。
セレクタ5には固定長データのデータ長8のイ直と入力
する可変長データのデータ長が入力しており通常は入力
するデータ長の方を選択しており、出力ストローブパル
スが入力すると8の41の方を選択する。
する可変長データのデータ長が入力しており通常は入力
するデータ長の方を選択しており、出力ストローブパル
スが入力すると8の41の方を選択する。
比較器8には固定長データのデータ長8のイ直カベ入力
しておりレジスタフに記憶した値力<8を越えると出力
ストローブパルスを出力する。
しておりレジスタフに記憶した値力<8を越えると出力
ストローブパルスを出力する。
次に、第7図に示す如く入力する可変長データは最初は
3ビツトのXi 1.Xi 2.Xi 3次Gよ1ビツ
トのX21次は8ビツトのX3l−X38であったとし
て動作を説明する。
3ビツトのXi 1.Xi 2.Xi 3次Gよ1ビツ
トのX21次は8ビツトのX3l−X38であったとし
て動作を説明する。
最初に入力ストローブパルスとデータ長3とデータXl
l、X12.X13がそれぞれオア回路9を介してレジ
スタ7に、セレクタ5,10に入力すると、この時レジ
スタ7に記憶しても)るイ直番よ0であるので、このデ
ータXll〜X134よ、セレクタ10.’11を通り
第7図に示す如くレジスタ12の信号線R1〜R3を持
つ単位レジスタに記憶され、又データ長3はレジスタ7
&こ記憶されていた値0と加算されて3となり、オア回
路9を介した入力ストローブパルスにより、レジスタ7
に記憶される。
l、X12.X13がそれぞれオア回路9を介してレジ
スタ7に、セレクタ5,10に入力すると、この時レジ
スタ7に記憶しても)るイ直番よ0であるので、このデ
ータXll〜X134よ、セレクタ10.’11を通り
第7図に示す如くレジスタ12の信号線R1〜R3を持
つ単位レジスタに記憶され、又データ長3はレジスタ7
&こ記憶されていた値0と加算されて3となり、オア回
路9を介した入力ストローブパルスにより、レジスタ7
に記憶される。
次に入力ストローブパルス及び1ビツトのデータX21
及びデータ長1が人力すると、セレクタ10にはレジス
タ7の3の値が入力しており、セレクタ10は、第5図
の選択図に示す如く、レジスタ12の信号線R1〜R3
を持つ単位レジスタに記憶したデータXll〜X13及
びX21を選択し、信号線T1〜T4を介してレジスタ
12の信号線R1〜R4を持つ単位レジスタに記憶され
る。
及びデータ長1が人力すると、セレクタ10にはレジス
タ7の3の値が入力しており、セレクタ10は、第5図
の選択図に示す如く、レジスタ12の信号線R1〜R3
を持つ単位レジスタに記憶したデータXll〜X13及
びX21を選択し、信号線T1〜T4を介してレジスタ
12の信号線R1〜R4を持つ単位レジスタに記憶され
る。
この時加算器6は、レジスタ7が記憶してむ)る値3と
新しく入力した値1とを加算し、レジスタ7の記憶内容
を4とする。
新しく入力した値1とを加算し、レジスタ7の記憶内容
を4とする。
次に入力ストローブパルスとデータX31〜X38及び
データ長8が入力すると、レジスタ7の値は4となって
いるのでセレクタ10は第5図の選択図に示す如くレジ
スタ12の信号綿R1〜R4を持つ単位レジスタに記憶
したデータXll〜X13.X21と、入力したデータ
X31〜X38を選択し、信号線T1〜T12.セレク
タ11を通りレジスタ12の信号線R1〜R1,2を持
つ単位レジスタに第7図に示す如く記憶する。
データ長8が入力すると、レジスタ7の値は4となって
いるのでセレクタ10は第5図の選択図に示す如くレジ
スタ12の信号綿R1〜R4を持つ単位レジスタに記憶
したデータXll〜X13.X21と、入力したデータ
X31〜X38を選択し、信号線T1〜T12.セレク
タ11を通りレジスタ12の信号線R1〜R1,2を持
つ単位レジスタに第7図に示す如く記憶する。
一方加算器6ではレジスタ7が記憶している4と金入力
したデータ長8とを加え12としてレジスタ7に記憶す
る。
したデータ長8とを加え12としてレジスタ7に記憶す
る。
この値は比較器8にて8の値と比較され、大きいので出
力ストローブパルスを伝送部及びセレクタ5,11.及
びオア回路9を介しレジスタ7に送り、セレクタ5にて
8の値を選択させ、加算器6にて今記憶している12の
値との2進数の加算を行わせ2の値以上をクリアし請求
めた4の値をレジスタ7に記憶する。
力ストローブパルスを伝送部及びセレクタ5,11.及
びオア回路9を介しレジスタ7に送り、セレクタ5にて
8の値を選択させ、加算器6にて今記憶している12の
値との2進数の加算を行わせ2の値以上をクリアし請求
めた4の値をレジスタ7に記憶する。
又レジスタ12の信号線R1〜R8を持つ単位レジスタ
に記憶しているデータXll〜X13゜X21.X31
〜34の8ビツトをレジスタ13に記憶させ出力すると
共に、セレクタ11では信号線T1〜T7の選択より信
号線R9〜R15に切り換えレジスタ12には第7図に
示す如くデータX35〜X38を記憶さす。
に記憶しているデータXll〜X13゜X21.X31
〜34の8ビツトをレジスタ13に記憶させ出力すると
共に、セレクタ11では信号線T1〜T7の選択より信
号線R9〜R15に切り換えレジスタ12には第7図に
示す如くデータX35〜X38を記憶さす。
このようにして、可変長データを8ビツトの固定長デー
タに変換して出力ストローブパルスと共に8ビツトのデ
ータを伝送部に送出する。
タに変換して出力ストローブパルスと共に8ビツトのデ
ータを伝送部に送出する。
しかしながら、上記第3図の回路ではセレクタ10.1
1及びレジスタ12は15ビツトのデータを取り扱うの
で、回路規模が大きくなる問題点がある。
1及びレジスタ12は15ビツトのデータを取り扱うの
で、回路規模が大きくなる問題点がある。
上記問題点は、大カストローブパルスによりデータ長が
ロードされ、このデータ長をカウントする間のクロック
を第2のカウンタ及び並直列変換回路及び直並列変換回
路に送る第1のカウンタ、及び入力ストローブパルスに
より可変長データがロードされ上記クロックにより直並
列変換回路に可変長データをシフトする並直列変換回路
、及び上記クロックによりデータ長をカウントし、カウ
ント値が固定長データのデータ長になれば出力ストロー
プパルスを発する第2のカウンタ、及び上記クロックに
より該並直列変換回路よりシフトされた可変長データが
固定長データのデータ長になれば、このデータを出力す
る直並列変換回路よりなる、本発明のデータ長変換回路
により解決される。
ロードされ、このデータ長をカウントする間のクロック
を第2のカウンタ及び並直列変換回路及び直並列変換回
路に送る第1のカウンタ、及び入力ストローブパルスに
より可変長データがロードされ上記クロックにより直並
列変換回路に可変長データをシフトする並直列変換回路
、及び上記クロックによりデータ長をカウントし、カウ
ント値が固定長データのデータ長になれば出力ストロー
プパルスを発する第2のカウンタ、及び上記クロックに
より該並直列変換回路よりシフトされた可変長データが
固定長データのデータ長になれば、このデータを出力す
る直並列変換回路よりなる、本発明のデータ長変換回路
により解決される。
本発明の場合は、例えば固定長データのデータ長を8ビ
ツト、入力する可変長データのデータ長を最大8ビツト
とすれば、データ長をカウントする第1のカウンタ及び
データ長をカウントし、カウント値が固定長データのデ
ータ長になれば出カスドロニブパルスを発する第2のカ
ウンタも4ビツトのものでよく、又入力データを配列す
る並直列変換回路は8ビツトのものでよく、又該並直列
変換回路より入力データがシフトされる直並列変換回路
は、固定長データのデータ長8ビツトとなればデータを
出力するので、これも8ビツトのものでよく回路規模を
小さく出来る。 。
ツト、入力する可変長データのデータ長を最大8ビツト
とすれば、データ長をカウントする第1のカウンタ及び
データ長をカウントし、カウント値が固定長データのデ
ータ長になれば出カスドロニブパルスを発する第2のカ
ウンタも4ビツトのものでよく、又入力データを配列す
る並直列変換回路は8ビツトのものでよく、又該並直列
変換回路より入力データがシフトされる直並列変換回路
は、固定長データのデータ長8ビツトとなればデータを
出力するので、これも8ビツトのものでよく回路規模を
小さく出来る。 。
(実施例〕
第1図は本発明の実施例の固定長データのデータ長8ビ
ツト、入力する可変長データも最大8ビツトの場合のデ
ータ長変換回路のブロック図である。
ツト、入力する可変長データも最大8ビツトの場合のデ
ータ長変換回路のブロック図である。
図中14.15は4ビツトのカウンタ、16は8ビツト
の並直列変換回路、17は8ビツトの直並列変換回路、
18はアンド回路、19はノット回路、20はオア回路
をしめす。
の並直列変換回路、17は8ビツトの直並列変換回路、
18はアンド回路、19はノット回路、20はオア回路
をしめす。
第1図の場合も第3図の場合と同様に、入力データとし
て3ビツトのXll−X13.1ビツトのX21.8ビ
ツトのX31〜X38が順次入力したとして説明する。
て3ビツトのXll−X13.1ビツトのX21.8ビ
ツトのX31〜X38が順次入力したとして説明する。
最初にデータ長の3及び可変長データXll〜 ′13
が入力ストローブパルスによりカウンタ14゜並直列変
換回路16にロードされると、カウンタ14のキャリ信
号は0レベルとなり、アンド回路18の閉塞は解かれカ
ウンタ14が3つダウンカウントする間3個のクロック
にて並直列変換回路16にロードされたデータは3個シ
フトし直並列変換回路17に記憶される。
が入力ストローブパルスによりカウンタ14゜並直列変
換回路16にロードされると、カウンタ14のキャリ信
号は0レベルとなり、アンド回路18の閉塞は解かれカ
ウンタ14が3つダウンカウントする間3個のクロック
にて並直列変換回路16にロードされたデータは3個シ
フトし直並列変換回路17に記憶される。
又カウンタ15には、可変長データのデータ長8が入力
しており、キャリ信号はOレベルであり、3つダウンカ
ウントする。ここでカウンタ14のキャリ信号は初期状
態のルベルとなる。
しており、キャリ信号はOレベルであり、3つダウンカ
ウントする。ここでカウンタ14のキャリ信号は初期状
態のルベルとなる。
次にデータ長1及びデータX21が入力ストローブパル
スにてカウンタ14.並直列変換回路16にロードされ
ると、カウンタ14のキャリ信号はOレベルとなりアン
ド回路18の閉塞は解かれ、カウンタ14は1つダウン
カウントする間1個のクロックにて、並直列変換回路1
6にロードされたデータは1個シフトし直並列変換回路
17には4個のデータが順番に記憶され、又カウンタ1
5は前にダウンカウントしている3に加え1つダウンカ
ウントする。
スにてカウンタ14.並直列変換回路16にロードされ
ると、カウンタ14のキャリ信号はOレベルとなりアン
ド回路18の閉塞は解かれ、カウンタ14は1つダウン
カウントする間1個のクロックにて、並直列変換回路1
6にロードされたデータは1個シフトし直並列変換回路
17には4個のデータが順番に記憶され、又カウンタ1
5は前にダウンカウントしている3に加え1つダウンカ
ウントする。
次にデータ長8及びデータX31〜X38が入力ストロ
ーブパルスにてカウンタ14.並直列変換回路16にロ
ードされると、カウンタ14のキャリ信号はOレベルと
なり、アンド回路工8の閉塞は解かれ、カウンタ14が
8つダウンカウントする間8個のクロックにて並直列変
換回路16にロードされたデータは8個シフトし直並列
変換回路17に入力するが直並列変換回路17に8ビツ
ト記憶された時点で8ビツトのデータXll〜X13、
X21.X31〜X34は出力され残りの4つのデータ
X35〜X38が記憶される。
ーブパルスにてカウンタ14.並直列変換回路16にロ
ードされると、カウンタ14のキャリ信号はOレベルと
なり、アンド回路工8の閉塞は解かれ、カウンタ14が
8つダウンカウントする間8個のクロックにて並直列変
換回路16にロードされたデータは8個シフトし直並列
変換回路17に入力するが直並列変換回路17に8ビツ
ト記憶された時点で8ビツトのデータXll〜X13、
X21.X31〜X34は出力され残りの4つのデータ
X35〜X38が記憶される。
一方カウンタ15は8つダウンカウントするが前にダウ
ンカウントしている値4に加えダウンカウント値が8に
なった時点でキャリ信号をルベルとし、出力ストローブ
パルスを出力すると同時に8の値をカウンタにロードし
、残りの4つをダウンカウントする。
ンカウントしている値4に加えダウンカウント値が8に
なった時点でキャリ信号をルベルとし、出力ストローブ
パルスを出力すると同時に8の値をカウンタにロードし
、残りの4つをダウンカウントする。
又キャリ信号が1になった時点でアンド回路18は一時
閉塞され、前に説明せる如く直並列変換回路17より8
ビツトのデータを出力し、次にカウンタ15に8がロー
ドされると、キャリ信号は0レベルとなり、アンド回路
18の閉塞は取り除かれ、残りの4をカウンタ14,1
5がカウントし、カウンタ14のキャリ信号がルベルと
なった時点でアンド回路18を閉塞し、初期状態となる
。
閉塞され、前に説明せる如く直並列変換回路17より8
ビツトのデータを出力し、次にカウンタ15に8がロー
ドされると、キャリ信号は0レベルとなり、アンド回路
18の閉塞は取り除かれ、残りの4をカウンタ14,1
5がカウントし、カウンタ14のキャリ信号がルベルと
なった時点でアンド回路18を閉塞し、初期状態となる
。
このようにして可変長データを固定長データに変換する
。
。
この第1図の回路と第3図の従来例の回路との回路規模
をICの個数で比較すると、第3図のレジスタ13は1
個、レジスタ12は2個、セレクタ11は2個、セレク
タ10は15個、セレクタ5、加算回路6.レジスタ7
、オア回路9.比較器8は各1個合計25個のrcの構
成になるが、第1図の回路では、カウンタ14,15.
並直列変換回路16.直並列変換回路17が各1個、ア
ンド回路18.ノット回路19.オア回路20で1個と
なり合計5個のICの構成となり、回路規模は大幅に縮
小される。
をICの個数で比較すると、第3図のレジスタ13は1
個、レジスタ12は2個、セレクタ11は2個、セレク
タ10は15個、セレクタ5、加算回路6.レジスタ7
、オア回路9.比較器8は各1個合計25個のrcの構
成になるが、第1図の回路では、カウンタ14,15.
並直列変換回路16.直並列変換回路17が各1個、ア
ンド回路18.ノット回路19.オア回路20で1個と
なり合計5個のICの構成となり、回路規模は大幅に縮
小される。
以上詳細に説明せる如く本発明によれば、データ長変換
回路の回路規模を大幅に縮小出来る効果がある。
回路の回路規模を大幅に縮小出来る効果がある。
第1図は本発明の実施例のデータ長変換回路のブロック
図、 第2図は静止画伝送装置のブロック図、第3図は従来例
のデータ長変換回路のブロック図、 第4図は第3図のセレクタ10の詳細を示すブロック図
、 第5図は第4図の単位セレクタのレジスタ7の値に対す
る選択図、 第6図は第3図のセレクタ11の詳細を示すブロック図
、゛ 第711!Jは入力データに対するレジスタ7及び12
の動作説明図である。 図において、 1はアナログ・ディジタル変換器、 2はメモリ、 3はDPCM符号化回路、 4はデータ長変換回路、 5.10.11はセレクタ、 6は加算器、 7″、12.13はレジスタ、 8は比較器、 9.20はオア回路、 14.15はカウンタ、 16は並直列変換回路、 17は直並列変換回路、 18はアンド回路、 19はノット回路である。 第5図 第6図 Tlf Sir
図、 第2図は静止画伝送装置のブロック図、第3図は従来例
のデータ長変換回路のブロック図、 第4図は第3図のセレクタ10の詳細を示すブロック図
、 第5図は第4図の単位セレクタのレジスタ7の値に対す
る選択図、 第6図は第3図のセレクタ11の詳細を示すブロック図
、゛ 第711!Jは入力データに対するレジスタ7及び12
の動作説明図である。 図において、 1はアナログ・ディジタル変換器、 2はメモリ、 3はDPCM符号化回路、 4はデータ長変換回路、 5.10.11はセレクタ、 6は加算器、 7″、12.13はレジスタ、 8は比較器、 9.20はオア回路、 14.15はカウンタ、 16は並直列変換回路、 17は直並列変換回路、 18はアンド回路、 19はノット回路である。 第5図 第6図 Tlf Sir
Claims (1)
- 静止画伝送装置の、帯域圧縮を行う差分PCM符号化回
路の可変長データ出力を固定長データに変換するに際し
、入力ストローブパルスによりデータ長がロードされ、
このデータ長をカウントする間のクロックを第2のカウ
ンタ及び並直列変換回路及び直並列変換回路に送る第1
のカウンタ、及び入力ストローブパルスにより可変長デ
ータがロードされ上記クロックにより直並列変換回路に
可変長データをシフトする並直列変換回路、及び上記ク
ロックによりデータ長をカウントし、カウント値が固定
長データのデータ長になれば出力ストローブパルスを発
する第2のカウンタ、及び上記クロックにより該並直列
変換回路よりシフトさ・れた可変長データが固定長デー
タのデータ長になればこのデータを出力する直並列変換
回路よりなることを特徴とするデータ長変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59107742A JPS60250724A (ja) | 1984-05-28 | 1984-05-28 | デ−タ長変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59107742A JPS60250724A (ja) | 1984-05-28 | 1984-05-28 | デ−タ長変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60250724A true JPS60250724A (ja) | 1985-12-11 |
JPH0140533B2 JPH0140533B2 (ja) | 1989-08-29 |
Family
ID=14466804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59107742A Granted JPS60250724A (ja) | 1984-05-28 | 1984-05-28 | デ−タ長変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60250724A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1987005180A1 (en) * | 1986-02-20 | 1987-08-27 | Kokusai Denshin Denwa Co., Ltd. | System for transmitting animation image signals |
JPH01221992A (ja) * | 1988-02-29 | 1989-09-05 | Shimadzu Corp | 画像圧縮処理装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5178945A (ja) * | 1974-12-30 | 1976-07-09 | Nippon Telegraph & Telephone | Batsufuamemorikakikomihoshiki |
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1984
- 1984-05-28 JP JP59107742A patent/JPS60250724A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5178945A (ja) * | 1974-12-30 | 1976-07-09 | Nippon Telegraph & Telephone | Batsufuamemorikakikomihoshiki |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1987005180A1 (en) * | 1986-02-20 | 1987-08-27 | Kokusai Denshin Denwa Co., Ltd. | System for transmitting animation image signals |
JPH01221992A (ja) * | 1988-02-29 | 1989-09-05 | Shimadzu Corp | 画像圧縮処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0140533B2 (ja) | 1989-08-29 |
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