JPS60250724A - デ−タ長変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静止画伝送装置の帯域圧縮を行う差分ＰＣＭ
（以下ＤＰＣＭと称す）符号化回路の可変長データ出力
を固定長データに変換するデータ長変換回路の改良に関
する。

静止画伝送装置の要部は第２図に示す通りで、入力する
アナログ画像データをアナログ・ディジクル変換器１に
てディジタルに変換し、メモリ２に記憶させ、帯域圧縮
の為にＤＰＣＭ符号化回路３にて前値との差分を取り、
これを出力する。

このＤＰＣＭ符号化回路３の出力は、前値との差分が小
さければビット数は少なく、大きければビット数は多い
。

・　この可変長データをデータ長変換回路４にて固定長
データとし、伝送部（図示していない）に送りエラー検
出ビット等を付加して並直列変換回路にて直列にして送
出している。

このデータ長変換回路４は回路規模が小さい方“が望ま
しい。

〔従来の技術〕

第３図は従来例のデータ長変換回路のブロック図で、第
４図は第３図のセレクタ１０の詳細を示すブロック図、
第５図は第４図の単位セレクタのレジスタ７の値に対す
る選択図、第６図は第３図のセレクタ１１の詳細を示す
ブロック図、第７図は入力データに対するレジスタ８及
び１２の動作説明図である。

図中５．１０．１１はセレクタ、６は加算回路、７．１
２．１３はレジスタ、８は比較器、９はオア回路をしめ
す。

今回定長データのデータ長を８ビツト、人力する可変長
データも最大８ビツトとすれば、入力する可変長データ
はビット数に応じて信号線Ｘ１〜Ｘ８より入力する。

セレクタ１０は第４図に示す如く１５個の単位セレクタ
を有し、この単位セレクタには信号線Ｘ　。

１〜Ｘ８よりのデータと、１５ビツトのレジスタ１２に
順番に記憶した先頭より７ビツトの値が信号線Ｒ１〜Ｒ
７を介して入力しており、これ等はレジスタ７に記憶し
た値に応じて第５図に示す如く選択され信号線Ｔ１〜Ｔ
１５より出力し、セレクタ１１に入力する。

セレクタ１１には第６図に示す如く、７個の単位セレク
タを持ち、この単位セレクタには、信号線Ｔ１〜Ｔ７よ
りのデータと、レジスタ１２に記憶した先頭より９ビツ
ト〜１５ビツト目の値が信号線Ｒ９〜Ｒ１５を介して入
力しており通常は信号線Ｔ１〜Ｔ７の方を選択し、比較
器８よりの出力ストローブパルスが入力すると、信号線
Ｒ９〜Ｒ１５の方を選択し信号線５１〜Ｓ７より出力す
る。尚信号線Ｔ８〜Ｔ１５よりのデータはそのまま信号
線８８〜３１５より出力し、いづれもレジスタ１２に入
力する。

レジスタ１２は１５ビツトのレジスタで先頭より７ビツ
ト迄は信号線Ｒ１〜Ｒ７を介してセレクタ１０に入力し
ており又先頭より９ビツト目から１５ビツト目迄は信号
線Ｒ９〜Ｒ１５を介してセレクタ１１に入力しており、
又レジスタ１３とは信号線Ｒ１〜Ｒ１５にて接続されて
いる。

セレクタ５には固定長データのデータ長８のイ直と入力
する可変長データのデータ長が入力しており通常は入力
するデータ長の方を選択しており、出力ストローブパル
スが入力すると８の４１の方を選択する。

比較器８には固定長データのデータ長８のイ直カベ入力
しておりレジスタフに記憶した値力＜８を越えると出力
ストローブパルスを出力する。

次に、第７図に示す如く入力する可変長データは最初は
３ビツトのＸｉ　１．Ｘｉ　２．Ｘｉ　３次Ｇよ１ビツ
トのＸ２１次は８ビツトのＸ３ｌ−Ｘ３８であったとし
て動作を説明する。

最初に入力ストローブパルスとデータ長３とデータＸｌ
ｌ、Ｘ１２．Ｘ１３がそれぞれオア回路９を介してレジ
スタ７に、セレクタ５，１０に入力すると、この時レジ
スタ７に記憶しても）るイ直番よ０であるので、このデ
ータＸｌｌ〜Ｘ１３４よ、セレクタ１０．’１１を通り
第７図に示す如くレジスタ１２の信号線Ｒ１〜Ｒ３を持
つ単位レジスタに記憶され、又データ長３はレジスタ７
＆こ記憶されていた値０と加算されて３となり、オア回
路９を介した入力ストローブパルスにより、レジスタ７
に記憶される。

次に入力ストローブパルス及び１ビツトのデータＸ２１
及びデータ長１が人力すると、セレクタ１０にはレジス
タ７の３の値が入力しており、セレクタ１０は、第５図
の選択図に示す如く、レジスタ１２の信号線Ｒ１〜Ｒ３
を持つ単位レジスタに記憶したデータＸｌｌ〜Ｘ１３及
びＸ２１を選択し、信号線Ｔ１〜Ｔ４を介してレジスタ
１２の信号線Ｒ１〜Ｒ４を持つ単位レジスタに記憶され
る。

この時加算器６は、レジスタ７が記憶してむ）る値３と
新しく入力した値１とを加算し、レジスタ７の記憶内容
を４とする。

次に入力ストローブパルスとデータＸ３１〜Ｘ３８及び
データ長８が入力すると、レジスタ７の値は４となって
いるのでセレクタ１０は第５図の選択図に示す如くレジ
スタ１２の信号綿Ｒ１〜Ｒ４を持つ単位レジスタに記憶
したデータＸｌｌ〜Ｘ１３．Ｘ２１と、入力したデータ
Ｘ３１〜Ｘ３８を選択し、信号線Ｔ１〜Ｔ１２．セレク
タ１１を通りレジスタ１２の信号線Ｒ１〜Ｒ１，２を持
つ単位レジスタに第７図に示す如く記憶する。

一方加算器６ではレジスタ７が記憶している４と金入力
したデータ長８とを加え１２としてレジスタ７に記憶す
る。

この値は比較器８にて８の値と比較され、大きいので出
力ストローブパルスを伝送部及びセレクタ５，１１．及
びオア回路９を介しレジスタ７に送り、セレクタ５にて
８の値を選択させ、加算器６にて今記憶している１２の
値との２進数の加算を行わせ２の値以上をクリアし請求
めた４の値をレジスタ７に記憶する。

又レジスタ１２の信号線Ｒ１〜Ｒ８を持つ単位レジスタ
に記憶しているデータＸｌｌ〜Ｘ１３゜Ｘ２１．Ｘ３１
〜３４の８ビツトをレジスタ１３に記憶させ出力すると
共に、セレクタ１１では信号線Ｔ１〜Ｔ７の選択より信
号線Ｒ９〜Ｒ１５に切り換えレジスタ１２には第７図に
示す如くデータＸ３５〜Ｘ３８を記憶さす。

このようにして、可変長データを８ビツトの固定長デー
タに変換して出力ストローブパルスと共に８ビツトのデ
ータを伝送部に送出する。

〔発明が解決しようとする問題点〕

しかしながら、上記第３図の回路ではセレクタ１０．１
１及びレジスタ１２は１５ビツトのデータを取り扱うの
で、回路規模が大きくなる問題点がある。

〔問題点を解決するための手段〕

上記問題点は、大カストローブパルスによりデータ長が
ロードされ、このデータ長をカウントする間のクロック
を第２のカウンタ及び並直列変換回路及び直並列変換回
路に送る第１のカウンタ、及び入力ストローブパルスに
より可変長データがロードされ上記クロックにより直並
列変換回路に可変長データをシフトする並直列変換回路
、及び上記クロックによりデータ長をカウントし、カウ
ント値が固定長データのデータ長になれば出力ストロー
プパルスを発する第２のカウンタ、及び上記クロックに
より該並直列変換回路よりシフトされた可変長データが
固定長データのデータ長になれば、このデータを出力す
る直並列変換回路よりなる、本発明のデータ長変換回路
により解決される。

〔作用〕

本発明の場合は、例えば固定長データのデータ長を８ビ
ツト、入力する可変長データのデータ長を最大８ビツト
とすれば、データ長をカウントする第１のカウンタ及び
データ長をカウントし、カウント値が固定長データのデ
ータ長になれば出カスドロニブパルスを発する第２のカ
ウンタも４ビツトのものでよく、又入力データを配列す
る並直列変換回路は８ビツトのものでよく、又該並直列
変換回路より入力データがシフトされる直並列変換回路
は、固定長データのデータ長８ビツトとなればデータを
出力するので、これも８ビツトのものでよく回路規模を
小さく出来る。　。

（実施例〕 第１図は本発明の実施例の固定長データのデータ長８ビ
ツト、入力する可変長データも最大８ビツトの場合のデ
ータ長変換回路のブロック図である。

図中１４．１５は４ビツトのカウンタ、１６は８ビツト
の並直列変換回路、１７は８ビツトの直並列変換回路、
１８はアンド回路、１９はノット回路、２０はオア回路
をしめす。

第１図の場合も第３図の場合と同様に、入力データとし
て３ビツトのＸｌｌ−Ｘ１３．１ビツトのＸ２１．８ビ
ツトのＸ３１〜Ｘ３８が順次入力したとして説明する。

最初にデータ長の３及び可変長データＸｌｌ〜　′１３
が入力ストローブパルスによりカウンタ１４゜並直列変
換回路１６にロードされると、カウンタ１４のキャリ信
号は０レベルとなり、アンド回路１８の閉塞は解かれカ
ウンタ１４が３つダウンカウントする間３個のクロック
にて並直列変換回路１６にロードされたデータは３個シ
フトし直並列変換回路１７に記憶される。

又カウンタ１５には、可変長データのデータ長８が入力
しており、キャリ信号はＯレベルであり、３つダウンカ
ウントする。ここでカウンタ１４のキャリ信号は初期状
態のルベルとなる。

次にデータ長１及びデータＸ２１が入力ストローブパル
スにてカウンタ１４．並直列変換回路１６にロードされ
ると、カウンタ１４のキャリ信号はＯレベルとなりアン
ド回路１８の閉塞は解かれ、カウンタ１４は１つダウン
カウントする間１個のクロックにて、並直列変換回路１
６にロードされたデータは１個シフトし直並列変換回路
１７には４個のデータが順番に記憶され、又カウンタ１
５は前にダウンカウントしている３に加え１つダウンカ
ウントする。

次にデータ長８及びデータＸ３１〜Ｘ３８が入力ストロ
ーブパルスにてカウンタ１４．並直列変換回路１６にロ
ードされると、カウンタ１４のキャリ信号はＯレベルと
なり、アンド回路工８の閉塞は解かれ、カウンタ１４が
８つダウンカウントする間８個のクロックにて並直列変
換回路１６にロードされたデータは８個シフトし直並列
変換回路１７に入力するが直並列変換回路１７に８ビツ
ト記憶された時点で８ビツトのデータＸｌｌ〜Ｘ１３、
Ｘ２１．Ｘ３１〜Ｘ３４は出力され残りの４つのデータ
Ｘ３５〜Ｘ３８が記憶される。

一方カウンタ１５は８つダウンカウントするが前にダウ
ンカウントしている値４に加えダウンカウント値が８に
なった時点でキャリ信号をルベルとし、出力ストローブ
パルスを出力すると同時に８の値をカウンタにロードし
、残りの４つをダウンカウントする。

又キャリ信号が１になった時点でアンド回路１８は一時
閉塞され、前に説明せる如く直並列変換回路１７より８
ビツトのデータを出力し、次にカウンタ１５に８がロー
ドされると、キャリ信号は０レベルとなり、アンド回路
１８の閉塞は取り除かれ、残りの４をカウンタ１４，１
５がカウントし、カウンタ１４のキャリ信号がルベルと
なった時点でアンド回路１８を閉塞し、初期状態となる
。

このようにして可変長データを固定長データに変換する
。

この第１図の回路と第３図の従来例の回路との回路規模
をＩＣの個数で比較すると、第３図のレジスタ１３は１
個、レジスタ１２は２個、セレクタ１１は２個、セレク
タ１０は１５個、セレクタ５、加算回路６．レジスタ７
、オア回路９．比較器８は各１個合計２５個のｒｃの構
成になるが、第１図の回路では、カウンタ１４，１５．
並直列変換回路１６．直並列変換回路１７が各１個、ア
ンド回路１８．ノット回路１９．オア回路２０で１個と
なり合計５個のＩＣの構成となり、回路規模は大幅に縮
小される。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、データ長変換
回路の回路規模を大幅に縮小出来る効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のデータ長変換回路のブロック
図、 第２図は静止画伝送装置のブロック図、第３図は従来例
のデータ長変換回路のブロック図、 第４図は第３図のセレクタ１０の詳細を示すブロック図
、 第５図は第４図の単位セレクタのレジスタ７の値に対す
る選択図、 第６図は第３図のセレクタ１１の詳細を示すブロック図
、゛ 第７１１！Ｊは入力データに対するレジスタ７及び１２
の動作説明図である。 図において、 １はアナログ・ディジタル変換器、 ２はメモリ、 ３はＤＰＣＭ符号化回路、 ４はデータ長変換回路、 ５．１０．１１はセレクタ、 ６は加算器、 ７″、１２．１３はレジスタ、 ８は比較器、 ９．２０はオア回路、 １４．１５はカウンタ、 １６は並直列変換回路、 １７は直並列変換回路、 １８はアンド回路、 １９はノット回路である。 第５図 第６図 Ｔｌｆ　Ｓｉｒ

Claims (1)

【特許請求の範囲】
1. 静止画伝送装置の、帯域圧縮を行う差分ＰＣＭ符号化回
   路の可変長データ出力を固定長データに変換するに際し
   、入力ストローブパルスによりデータ長がロードされ、
   このデータ長をカウントする間のクロックを第２のカウ
   ンタ及び並直列変換回路及び直並列変換回路に送る第１
   のカウンタ、及び入力ストローブパルスにより可変長デ
   ータがロードされ上記クロックにより直並列変換回路に
   可変長データをシフトする並直列変換回路、及び上記ク
   ロックによりデータ長をカウントし、カウント値が固定
   長データのデータ長になれば出力ストローブパルスを発
   する第２のカウンタ、及び上記クロックにより該並直列
   変換回路よりシフトさ・れた可変長データが固定長デー
   タのデータ長になればこのデータを出力する直並列変換
   回路よりなることを特徴とするデータ長変換回路。