JPS6024975B2 - high speed signal comparator - Google Patents

Description

【発明の詳細な説明】 本発明はフェールセーフ手法による高速信号比較器に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a high speed signal comparator with a fail-safe approach.

最近各分野でマイクロコンピュータなどを応用利用した
装置が多く出回ってきているが、特に信号の分野におい
ては、信頼性を重視するため、装置を２重化して全く同
一の動作を行なわせ、さらに高速に動作する両系の信号
を比較するという必要が生じてきた。Recently, many devices that make use of microcomputers have become available in various fields, but in the field of signals in particular, reliability is important, so devices are duplicated to perform exactly the same operation, making them even faster. The need has arisen to compare the signals of both systems operating in the same way.

しかるに、従来の技術においては、高速に動作する信号
比較器は一般のＩＣ素子にみられるように既に開発され
ているものの、２信号が不一致の場合、自動的に故障検
知をして安全側に動作させる、いわゆるフェールセーフ
性は考慮されておらず、一方、フェ−ルセーフ性を有す
る論理素子は開発されているものの、高速に動作しない
というのが現状である。However, in the conventional technology, although signal comparators that operate at high speed have already been developed as seen in general IC devices, when two signals do not match, it automatically detects a failure and is on the safe side. No consideration is given to the so-called fail-safe nature of operation, and on the other hand, although logic elements having fail-safe nature have been developed, the current situation is that they do not operate at high speed.

本発明は以上の点に鑑み、このような問題を解決すべく
なされたもので、その目的は簡単な構成によって、高速
に動作する信号を比較し、その信号の一瞬の不一致をフ
ェール・セーフ的に検出記憶することができ、また、比
較回路の素子故障についてもフェール・セーフ的に検出
することができる高速信号比較器を提供することにある
。In view of the above points, the present invention was made to solve such problems.The purpose of the present invention is to use a simple configuration to compare signals that operate at high speed, and to detect momentary discrepancies in the signals in a fail-safe manner. It is an object of the present invention to provide a high-speed signal comparator that can detect and store information in advance, and can also fail-safely detect element failures in a comparator circuit.

このような目的を達成するため、本発明は、第１および
第２の比較データ信号入力とタイミング信号の論理積に
基づいて右シフトパルスを発生する第１のゲート回路と
、上記第２および第１の比較データ信号入力とタイミン
グ信号の論理積に基づいて左シフトパルスを発生する第
２のゲート回路と、上記第１および第２のゲート回路の
出力によって制御されるシフトレジスタと、このシフト
レジスタの出力を入力とし上記第１および第２の比較デ
ータの切替りと同じ周波数の信号の有無を検出する検出
回路とを備えてなるようにしたものである。以下、図面
に基づき本発明の実施例を詳細に説明する。To achieve such an object, the present invention provides a first gate circuit that generates a right shift pulse based on the AND of first and second comparison data signal inputs and a timing signal; a second gate circuit that generates a left shift pulse based on the logical product of the first comparison data signal input and the timing signal; a shift register controlled by the outputs of the first and second gate circuits; and this shift register. and a detection circuit which receives the output of the above as an input and detects the presence or absence of a signal having the same frequency as the switching of the first and second comparison data. Hereinafter, embodiments of the present invention will be described in detail based on the drawings.

第１図は本発明による高速信号比較器の一実施例を示す
構成図である。図において、Ａ，Ｂは比較データ、ＴＦ
はタイミング信号であるクロックパルスＣＰ，，ＣＰ２
，ＣＰ３，ＣＰ４を発生するタイミング作成部、ＳＲは
２ビット構成によるライト・レフト・シフトレジス夕（
以下、シフトレジスタと略称する）、Ｃはライト・シフ
トのシフトパルス入力、Ｄはしフト・シフトのシフトパ
ルス入力を示し、Ｅは右側のビットの出力（出力信号）
を示す。Ｇ，はライト・シフトパルスを発生させるため
のアンド・オアゲート回路で、タイミング作成部ＴＦか
らのクロックパルスＣＰ，と比較データＡの入力との論
理積をとるアンドゲートＡＮＤ，と、タイミング作成部
汀ＦからのクロックパルスＣＰ２とィンバータ…Ｖを介
して入力される比較データＢの入力との論理積をとるア
ンドゲートＡＮＤ２およびこれら各アンドゲートＡＮＤ
，，ＡＮＤ２の各出力を入力とするオアゲートＯＲ，と
からなり、このオアゲートＯＲ，の出力はシフトレジス
タＳＲの右シフトパルス入力Ｃとして供聯合されるよう
に構成されている。Ｇ２はしフト・シフトパルスを発生
させるためのアンド・オアゲート回路で、タイミング作
成部汀ＦからクロックパルスＣＰ３と比較データＢの入
力との論理積をとるアンドゲートＡＮＤ３とタイミング
作成部ＴＦからクロックパルスＣＰ４とィンバータＩＮ
Ｖ２を介して入力される比較データＡの入力との論理積
をとるアンドゲートＭＮＤ４およびこれら各アンドゲー
トＡＮＤ３，ＡＮＤ４の各出力を入力とするオアゲート
ＯＲ２とからなり、このオアゲートＯＲ２の出力はシフ
トレジスタＳＲの左シフトパルス入力Ｄとして供給され
るように構成されている。ＤＥＴはデータの切替り周期
の信号の有無を検出する検出回路で、シフトレジスタＳ
Ｒのパルス出力を増幅する増幅器ＡＭＰと、この増幅器
ＡＭ円の出力を入力とし２次側に交流信号を取り出す変
成器Ｔと、この変成器Ｔの出力を整流する整流回路ＲＥ
Ｃおよびこの整流回路ＲＥＣの出力によって駆動される
リレーＲＬとから構成されている。FIG. 1 is a block diagram showing an embodiment of a high-speed signal comparator according to the present invention. In the figure, A and B are comparison data, TF
are timing signals, clock pulses CP,,CP2
, CP3, and CP4, and SR is a right/left shift register with a 2-bit configuration (
(hereinafter abbreviated as shift register), C indicates the shift pulse input for the right shift, D indicates the shift pulse input for the lift shift, and E indicates the output (output signal) of the right bit.
shows. G is an AND-OR gate circuit for generating a write shift pulse, which includes an AND gate AND which calculates the logical product of the clock pulse CP from the timing generation section TF and the input of the comparison data A, and the timing generation section TF. AND gate AND2 which takes the AND of the clock pulse CP2 from F and the input of comparison data B input via the inverter...V, and each of these AND gates AND
, , AND2 as inputs, and the outputs of the OR gates OR are configured to be combined as the right shift pulse input C of the shift register SR. G2 is an AND-OR gate circuit for generating a shift pulse, which generates a clock pulse from the timing generator TF and an AND gate AND3 which takes the AND of the clock pulse CP3 from the timing generator F and the input of the comparison data B. CP4 and inverter IN
It consists of an AND gate MND4 that performs logical product with the input of comparison data A input via V2, and an OR gate OR2 that receives the outputs of these AND gates AND3 and AND4, and the output of this OR gate OR2 is sent to a shift register. It is configured to be supplied as the left shift pulse input D of SR. DET is a detection circuit that detects the presence or absence of a data switching cycle signal, and the shift register S
An amplifier AMP that amplifies the pulse output of R, a transformer T that inputs the output of this amplifier AM and takes out an alternating current signal to the secondary side, and a rectifier circuit RE that rectifies the output of this transformer T.
C and a relay RL driven by the output of the rectifier circuit REC.

ここで、上記増幅器ＡＭＰはスイッチング機能とィンバ
ータ機能を備えている。第２図は第１図の動作説明図で
、ＣＧはデータ一切替り時点を示したものであり、Ｆは
“１”，“１”で比較データ−Ａ，Ｂ−敦のとき、Ｇは
“０”，“０”で比較データ−Ａ，Ｂ一致のときのシフ
トレジスタＳＲの出力信号Ｅの態様を示すものである。Here, the amplifier AMP has a switching function and an inverter function. Fig. 2 is an explanatory diagram of the operation of Fig. 1, where CG shows the point in time when all data is changed, F is "1", "1", and when comparison data -A, B-Atsushi, G is " This shows the form of the output signal E of the shift register SR when the comparison data -A and B match with the comparison data "0" and "0".

つぎに第１図に示す実施例の動作を第２図を参照して説
明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIG. 2.

まず、タイミング信号であるクロックパルスＣＰ，〜Ｃ
Ｐ４は第２図に示すように、比較データＡ，Ｂが切替る
までにそれぞれ１発づつ発生する。今、仮りに、比較デ
ータＡ，Ｂのデータ−が“１”側で一致していると仮定
すれば、クロックパルスＣＰ，が発生時にアンド・オア
ゲート回路Ｇ，により、ライト側のシフトパルスがシフ
トレジスタＳＲに加えられる。First, clock pulses CP, ~C, which are timing signals,
As shown in FIG. 2, P4 occurs once each before comparison data A and B are switched. Now, if we assume that the comparison data A and B match on the "1" side, when the clock pulse CP is generated, the write side shift pulse is shifted by the AND-OR gate circuit G. Added to register SR.

そして、シフトレジス夕ＳＲには左側レジスタに“１”
あり、右側のレジスタに“０”という値が記憶されてい
れば、先のライト・シフトパルスにより“１”信号が右
側のレジスタにシフトされるので、右側のレジスタの出
力信号、すなわちシフトレジスタＳＲの出力信号Ｅは“
０”から“１”に変化する。つぎに、クロックパルスＣ
Ｐ３が発生時にアンド・オアゲート回路Ｇ２によりレフ
ト側のシフトパルスが発生するので、シフトレジスタＳ
Ｒにおける“１”信号は右側のレジスタから左側のレジ
スタにシフトする。その結果、出力信号Ｅは“１”から
“０”に変化する。この態様を第２図Ｆに示す。一方、
比較データＡ，Ｂデータ−が“０”側で一致していると
すれば、クロックパルスＣＰ２の発生時に左側から右側
への“１”信号のシフトが行なわれ、シフトレジスタＳ
Ｒの出力信号Ｅは“０”から“１”に変化する。Then, in the shift register SR, there is a “1” in the left register.
If the value “0” is stored in the right register, the “1” signal is shifted to the right register by the previous write shift pulse, so the output signal of the right register, that is, shift register SR. The output signal E of “
The clock pulse C changes from “0” to “1”.
When P3 occurs, a left-side shift pulse is generated by the AND-OR gate circuit G2, so the shift register S
A "1" signal in R shifts from the right register to the left register. As a result, the output signal E changes from "1" to "0". This embodiment is shown in FIG. 2F. on the other hand,
If comparison data A and data B match on the "0" side, the "1" signal is shifted from the left side to the right side when the clock pulse CP2 is generated, and the shift register S
The output signal E of R changes from "0" to "1".

また、クロックパルスＣＰ４の発生時に右側から左側へ
の“１”信号のシフトが行なわれ、シフトレジスタＳＲ
の出力信号Ｅは“１”から“０”に変化する。この態様
を第２図Ｇに示す。このように回路が正常で、比較デー
タＡ，Ｂ両データ一の動作が一致していれば、データ一
の切替りと同じ周波数のパルスがシフトレジスタＳＲの
出力に得られるので、この出力信号Ｅを検出回路ＤＥＴ
の増幅器ＡＭＰで増幅し、変成器Ｔによる電磁結合を介
して得られる交流信号を整流回路ＲＥＣで整流してリレ
ーＲＬに加えれば、リレーＲＬは常時打上している。Furthermore, when the clock pulse CP4 is generated, the "1" signal is shifted from the right side to the left side, and the shift register SR
The output signal E changes from "1" to "0". This aspect is shown in FIG. 2G. In this way, if the circuit is normal and the operations of comparison data A and B are consistent, a pulse with the same frequency as the switching of data 1 will be obtained at the output of shift register SR, so this output signal E The detection circuit DET
If the AC signal is amplified by the amplifier AMP and obtained through electromagnetic coupling by the transformer T, then rectified by the rectifier circuit REC and applied to the relay RL, the relay RL is always launched.

つぎに、比較データ一Ａが“１”信号、比較データ一Ｂ
が“０”信号で不一致した場合の動作について説明する
。Next, comparison data 1A is a “1” signal, comparison data 1B
The operation when the signals do not match with the "0" signal will be explained.

まず、クｏックパルスＣＰ，の時期にはアンド・オアゲ
ート回路○，によりライト方向のシフトパルスが通常通
り発生していて、“１”信号はシフトレジスタＳＲの左
側レジスタより右側レジスタヘシフトするが、さらに次
のクロツクパルスＣＰ２の時期にもアンド・オアゲート
回路Ｇ，によりライト方向のシフトパルスが発生するの
で、“１”信号はシフトレジスタＳＲの左側レジス夕に
よりおし出されてしまい、左，右両レジスタとも“０”
信号となる。そして、以後、比較データＡ，Ｂのデータ
一の比較動作が一致して左・右のシフトパルスは正規に
発生しても、シフトレジスタＳＲには“１”信号が存在
しないので、出力信号Ｅにはパルスが発生せず、不一致
があったことが記憶される。そして、検出回路ＤＥＴは
動作せず、やがて最終リレーＲＬは落下してデータ一Ａ
，Ｂの信号の不一致を知ることができる。また、比較デ
ータ一Ａが“０”信号、比較データ一Ｂが“１”信号で
不一致した場合には、アンド・オアゲート回路Ｇ２から
しフト・シフトパルスがクロツクパルスＣＰ３とＣＰ４
のタイミングで２ケ発生することとなり、この場合も“
１”信号がシフトレジスタＳＲから消滅してリレーＲＬ
が落下し、不一致が検出される。First, at the time of the cook pulse CP, a shift pulse in the write direction is generated by the AND-OR gate circuit ○ as usual, and the "1" signal is shifted from the left register to the right register of the shift register SR. Also at the time of the next clock pulse CP2, a shift pulse in the write direction is generated by the AND-OR gate circuit G, so the "1" signal is output by the left register of the shift register SR, and both the left and right registers are output. Both “0”
It becomes a signal. Thereafter, even if the comparison operations of data 1 of comparison data A and B match and the left and right shift pulses are generated normally, there is no "1" signal in the shift register SR, so the output signal E No pulse is generated and it is remembered that there was a mismatch. Then, the detection circuit DET does not operate, and the final relay RL eventually falls and the data 1A
, B can be detected. In addition, if the comparison data 1A is a "0" signal and the comparison data 1B is a "1" signal, which do not match, the shift pulse from the AND-OR gate circuit G2 is output from the clock pulses CP3 and CP4.
2 cases will occur at the timing of , and in this case also “
1” signal disappears from shift register SR and relay RL
falls and a mismatch is detected.

つぎに第１図に示す実施例における回路の素子が損傷し
た場合における判定動作について説明する。Next, a determination operation when a circuit element is damaged in the embodiment shown in FIG. 1 will be described.

まず、タイミング作成部ＴＦが損傷してクロックパルス
（タイミング信号）ＣＰ，〜ＣＰ４が発生しなくなった
場合には、シフトパルスが発生しなくなり、シフトレジ
スタＳＲの出力信号Ｅのパルスが発生しなくなるので、
リレーＲＬは落下し、“不一致有り”と判定する。つぎ
に、シフトレジスタＳＲが損傷した場合には、出力信号
Ｅのパルスが発生しなくなるのでリレーＲＬは落下し、
“不一致有り”と判定する。つぎに、アンド・オアゲー
ト回路Ｇ，，Ｇ２が損傷した場合でも、上記の場合と同
様になるが、特にゲートスルーの故障が生じ、データ−
信号が“０”であるにもかかわらず、タイミング信号（
クロツクパルス）がそのままもれて現われた場合には、
左・右シフトパルスに加，不足が生じ、その結果、シフ
トレジスタＳＲには“１”信号が外に押し出されてしま
うので、リレーＲＬは落下し、“不一致有り”と判定す
る。First, if the timing generator TF is damaged and the clock pulses (timing signals) CP, ~CP4 are no longer generated, no shift pulses are generated, and the pulse of the output signal E of the shift register SR is no longer generated. ,
Relay RL falls and it is determined that there is a "mismatch". Next, if the shift register SR is damaged, the pulse of the output signal E will no longer be generated, so the relay RL will fall.
It is determined that there is a “mismatch”. Next, even if the AND-OR gate circuits G, , G2 are damaged, the situation will be similar to the above case, but a gate-through failure will occur, causing data loss.
Although the signal is “0”, the timing signal (
If the clock pulse) leaks and appears as it is,
Additions and shortages occur in the left and right shift pulses, and as a result, the "1" signal is pushed out to the shift register SR, so the relay RL drops and it is determined that there is a "mismatch".

また、検出回路ＤＥＴが損傷した場合には、いずれもリ
レーＲＬが落下する方向に動作するので、“不一致有り
”と判定する。このように、高速に動作する信号の一瞬
の不一致をフェール・セーフ的に検出記憶することがで
きると共に、比較回路の素子故障についても不一致検出
側が作動してフェール・セーフ的に検出することができ
る。Furthermore, if the detection circuit DET is damaged, the relay RL operates in the direction of falling, so it is determined that there is a "mismatch". In this way, momentary discrepancies in signals that operate at high speed can be detected and stored in a fail-safe manner, and element failures in the comparison circuit can also be detected in a fail-safe manner by operating the discrepancy detection side. .

以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、一般のＩＣ素子を使用しなが
ら高速に動作する信号の一瞬の不一致をフェール・セー
フ的に検出、記憶するようにした簡単な構成によって、
高速に動作する信号を比較し、その信号の一瞬の不一致
をフェール・セーフ的に検出記憶することができるので
、実用上の効果は極めて大である。As is clear from the above description, according to the present invention, momentary discrepancies in signals operating at high speed can be detected and stored in a fail-safe manner while using general IC elements without using complicated means. With this simple configuration,
The practical effect is extremely large because signals that operate at high speed can be compared and momentary discrepancies in the signals can be detected and stored in a fail-safe manner.

また、比較回路の素子故障についてもフェール・セーフ
的に検出することができるという点においても極めて有
効である。Furthermore, it is extremely effective in that element failures in the comparator circuit can also be detected in a fail-safe manner.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による高速信号比較器の一実施例を示す
構成図、第２図は第１図の動作説明図である。 ＴＦ・…・・タイミング作成部、Ａ，Ｂ・・・・・・比
較データ−、Ｇ，，○２・・・・・・アンド・オアゲー
ト回路、ＳＲ・・・・・・シフトレジスタ、ＤＥＴ・・
・・・・検出回路。 第１図第２図FIG. 1 is a block diagram showing an embodiment of a high-speed signal comparator according to the present invention, and FIG. 2 is an explanatory diagram of the operation of FIG. 1. TF...timing creation section, A, B...comparison data, G,,○2...and-or gate circuit, SR...shift register, DET...・
...Detection circuit. Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] １ 第１および第２の比較データ信号入力とタイミング
信号の論理積に基いて右シフトパルスを発生する第１の
ゲート回路と、前記第２および第１の比較データ信号入
力とタイミング信号の論理積に基いて左シフトパルスを
発生する第２のゲート回路と、前記第１および第２のゲ
ート回路の出力によつて制御されるシフトレジスタと、
このシフトレジスタの出力を入力とし前記第１および第
２の比較データの切替りと同じ周波数の信号の有無を検
出する検出回路とを備えてなることを特徴とする高速信
号比較器。1 A first gate circuit that generates a right shift pulse based on the AND of the first and second comparison data signal inputs and the timing signal, and the AND of the second and first comparison data signal inputs and the timing signal. a second gate circuit that generates a left shift pulse based on the second gate circuit; and a shift register that is controlled by the outputs of the first and second gate circuits.
A high-speed signal comparator comprising: a detection circuit which receives the output of the shift register as an input and detects the presence or absence of a signal having the same frequency as the switching between the first and second comparison data.