JPS6024650A - Operating circuit on galois field - Google Patents
Operating circuit on galois fieldInfo
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- JPS6024650A JPS6024650A JP58130839A JP13083983A JPS6024650A JP S6024650 A JPS6024650 A JP S6024650A JP 58130839 A JP58130839 A JP 58130839A JP 13083983 A JP13083983 A JP 13083983A JP S6024650 A JPS6024650 A JP S6024650A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル信号の誤シ訂正回路に係シ、特にリ
ード・ソロモン符号の復号に好適な演算回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an error correction circuit for digital signals, and particularly to an arithmetic circuit suitable for decoding Reed-Solomon codes.
PCMレコーダ等のディジタル信号を伝送、または記録
再生するシステムでは、伝送系で発生する誤シな訂正す
るために誤り訂正符号が用いられる。In systems such as PCM recorders that transmit, record and reproduce digital signals, error correction codes are used to correct errors that occur in the transmission system.
この誤シ訂正符号としては、能率の良さや復号のしやす
さ等の点でリード・ソロモン符号が多く用いられる。Reed-Solomon codes are often used as error correction codes due to their efficiency and ease of decoding.
したがって、誤シ訂正回路ではリード・ソロモン符号の
復号を行なう必要がある。Therefore, it is necessary for the error correction circuit to decode the Reed-Solomon code.
リード・ソロモン符号は、ガロア体上で定義されている
符号でちる。A Reed-Solomon code is a code defined on a Galois field.
したがって、リード・ソロモン符号の復号を行なうため
には、ガロア体上での演算(乗算、除算及び加算)を行
なう必要がある。Therefore, in order to decode the Reed-Solomon code, it is necessary to perform operations (multiplication, division, and addition) on the Galois field.
以下、ガロア体GF(23)上での演算回路について詳
しく述べる。The arithmetic circuit on the Galois field GF(23) will be described in detail below.
GF(2)上の3次既約多項式F(X)の根の1つをα
とすると、GF(2)の元゛0”:11111にαのべ
き乗で、表される6個の元を加えた集合(LLα、α2
.α3.α4.α5.α6)はGF (23)を構成す
る。One of the roots of the cubic irreducible polynomial F(X) on GF(2) is α
Then, the set (LLα, α2
.. α3. α4. α5. α6) constitutes GF (23).
F (”X )=X3+X+1
とすると、
α3−α+1
となる。このときのGF(2’)のべき表現と、ベクト
ル表現を表1に示す。If F(''X)=X3+X+1, then α3-α+1 is obtained. Table 1 shows the power expression and vector expression of GF(2') at this time.
ここで、GF(2”)上の乗算をX米Y、GF(23)
上の除算をX/Y、GF(23)上の加算をX■Yとし
、X二(x2.xl、xo)=α
Y=(y2.y、 、yo)=αj
X/Y=a=(X−(1(1−j)m0d7X■Y −
(X2.Xl、x、 )■(Y2 、y1+Yo )=
(X2 +y2 tX+ +Y+ +x6 + Yo
)となる。ただし、rnod7は7を法とする加算を示
している。通常、ディジタル信号は2進数(すなわち表
1のベクトル表現)として扱われるため、加算について
は各ビットでmod 2の加初−(排他的論理和)を行
なえばよく、容易に実現できる。Here, the multiplication on GF(2”) is X, Y, GF(23)
Let the division above be X/Y and the addition on GF(23) be X■Y, X2(x2.xl, xo)=α Y=(y2.y, , yo)=αj X/Y=a= (X-(1(1-j)m0d7X■Y-
(X2.Xl, x, )■(Y2,y1+Yo)=
(X2 +y2 tX+ +Y+ +x6 + Yo
). However, rnod7 indicates addition modulo 7. Since digital signals are usually treated as binary numbers (ie, vector representation in Table 1), addition can be easily realized by performing mod 2 addition (exclusive OR) on each bit.
なお、明らかにガロア体上での減算は加算と同じになる
。Note that subtraction on a Galois field is clearly the same as addition.
しかし、乗算及び除算については一旦べき表現に変換す
る必袈がある。However, for multiplication and division, it is necessary to first convert to power expression.
第2図は、従来のGF(2)上の乗算、除算回路である
。入力端子1より入力されたX=(x21X、、xo)
はRUM 4によりX=1の変換を行なう。FIG. 2 shows a conventional multiplication and division circuit on GF(2). X input from input terminal 1 = (x21X,, xo)
performs the conversion of X=1 using RUM 4.
また、入力端子2より入力されたY””(Y2 、yI
。In addition, Y"" (Y2, yI
.
Yo )はROM 5によシY−jの変換を行なう。Yo) is converted into Y-j by the ROM 5.
表2は、この変換を行なうROM4.5の内容である。Table 2 shows the contents of ROM 4.5 that performs this conversion.
6は加減算回路であシ、乗算の場合は、(i+j)、除
算の場合は(i−j)の計q−を行なう。ROM 7は
1±j−X来YorX/Yの変換を行なう1(OMであ
り、表2のアドレスとデータを交換したものである。6 is an addition/subtraction circuit which performs the sum q- of (i+j) in the case of multiplication and (i-j) in the case of division. ROM 7 is a 1 (OM) that performs conversion from 1±j-X to YorX/Y, and the addresses and data in Table 2 are exchanged.
このようにして、出力端子3に乗算または除算の結果p
=(f2.fl、fo)が得られる。In this way, output terminal 3 is given the result of multiplication or division p
=(f2.fl, fo) is obtained.
表2
第2図の回路によって、GF(2’)上の乗算、除算を
行なうことができるが、データは[1M 2個と加減算
回路を通るため、演算時間が長くなってしまう。Table 2 The circuit shown in FIG. 2 can perform multiplication and division on GF(2'), but since the data passes through [1M 2 and addition/subtraction circuits, the calculation time becomes long.
また、表2よりわかるように000”が入力された場合
には対応できないため、別回路で処理する必要がある。Furthermore, as can be seen from Table 2, it is not possible to handle the case where 000'' is input, so it is necessary to process it with a separate circuit.
加減算回路6ではread 7の演視−を行なう必要が
あるという問題が必シ、回路規模も大きくなってしまう
。The addition/subtraction circuit 6 inevitably has the problem of having to perform read 7 operations, and the circuit scale becomes large.
なお、乗算については演算時間が短く、回路規模も小さ
いものがあるが、除算については第2図の回路を用いる
必要があった。For multiplication, the calculation time is short and the circuit scale is small, but for division, it is necessary to use the circuit shown in FIG. 2.
本発明の目的は、演算時間が短く、回路規模も小さいガ
ロア体上での演算回路を提供することにある。An object of the present invention is to provide an arithmetic circuit on a Galois field with short calculation time and small circuit scale.
本発明の演算回路では、高速の乗算回路と入力データの
逆数をめる変換ROMを組み合わせることによシ、演算
時間が短く、回路規模の小さい除算回路を実現している
。In the arithmetic circuit of the present invention, by combining a high-speed multiplication circuit and a conversion ROM that stores the reciprocal of input data, a division circuit with short calculation time and small circuit scale is realized.
以下、本発明の一実施例をGF(23)に適用した場合
について述べる。Hereinafter, a case will be described in which an embodiment of the present invention is applied to GF (23).
まず、GF(2”)上での乗別1回路について説明する
。First, a single multiplication circuit on GF (2'') will be explained.
2個の変数へ−(a2.aI、ao)、B=(b2.b
l、bo)を多項式表現すると以下のようになる。To two variables - (a2.aI, ao), B = (b2.b
l, bo) is expressed as a polynomial as follows.
A= a、 x2−4− a、 x −1−a。A=a, x2-4-a, x-1-a.
B=b2X 十す、 x−1−b。B=b2X 10s, x-1-b.
この多項式表現を用いると、原始多項式をF(X )=
X 十X+1
とするガロア体GF(2)上での乗算は以下のようにな
る。Using this polynomial representation, we can write the primitive polynomial as F(X)=
Multiplication on the Galois field GF(2) with X 1X+1 is as follows.
A米B−(a2x +a、x+a、 ) ・(b2x”
−1−b、 x−1−bo)mod (X 十x+ 1
)
=(a2b2+a2bo+a+ b、+a。b2) x
2+(a2b2+a、b1+a1b2+a1bo十a。A rice B-(a2x +a, x+a, ) ・(b2x”
-1-b, x-1-bo) mod (X 1x+ 1
) = (a2b2+a2bo+a+ b, +a.b2) x
2+(a2b2+a, b1+a1b2+a1bo ten a.
b、 )’x+(a2bl+alb2+aobo)
したがって、
C=(C2,CI、Co)=A来B
とおくと、
となる。この演算は、第2図に示すように9個のにの回
路と9個のEO)1回路によって実現することができる
。同図において、8はへ入力端子、9はB入力端子、1
0はC出力端子である。b, )'x+(a2bl+alb2+aobo) Therefore, if we set C=(C2, CI, Co)=A to B, we get the following. This operation can be realized by nine circuits and nine EO circuits, as shown in FIG. In the same figure, 8 is an input terminal, 9 is a B input terminal, 1
0 is the C output terminal.
次に、本発明の除算回路について説明する。Next, the division circuit of the present invention will be explained.
除算 F=X/Y は、次式のように変形できる。division F=X/Y can be transformed as follows.
F、−X米(1/Y)
したがってYの逆数(i/Y)をめれば、第2図の回路
によシ除算を行なうことができる。F, -X(1/Y) Therefore, by finding the reciprocal of Y (i/Y), division can be performed using the circuit shown in FIG.
(7−j)
また、Yの逆数はα であり、表5のような変換ROM
によってめることができる。(7-j) Also, the reciprocal of Y is α, and the conversion ROM as shown in Table 5
It can be determined by
表6
本発明の除算回路を第3図に示す。同図において、11
は表3の内容を持つ変換ROM 、 12は第第2図に
示した乗算回路である。Table 6 The division circuit of the present invention is shown in FIG. In the same figure, 11
is a conversion ROM having the contents shown in Table 3, and 12 is a multiplication circuit shown in FIG.
乗算回路12のへ入力端子にはXデータがそのまま入力
され、B入力端子にはYデータの逆数が入力されるため
、C′出力端子にはF=X/Yが出力される。Since the X data is input as is to the input terminal of the multiplier circuit 12, and the reciprocal of the Y data is input to the B input terminal, F=X/Y is output to the C' output terminal.
なお、変換ROM11ではY=(000)に対する出力
が不定となるが、Y=(000)の場にはX/Yが成シ
立たないので問題ない。Note that in the conversion ROM 11, the output for Y=(000) is undefined, but this is not a problem since X/Y does not hold when Y=(000).
第3図の回路では、Xデータはゲート4段、Yデータは
l(0M1個とゲート6段した通らないため、演算時間
が短い。In the circuit shown in FIG. 3, the X data is passed through four stages of gates, and the Y data is passed through 1 (1 0M and 6 stages of gates), so the calculation time is short.
また、ROM 1個とAND回路9個、E(JR回路9
個のみで構成されてお9、回路規模も小さい。Also, 1 ROM, 9 AND circuits, E (JR circuit 9
The circuit size is also small.
第4図は、特許請求の範囲第2項に係る演1イ。FIG. 4 shows performance 1a according to claim 2.
回路である。It is a circuit.
リード・ンロモン符号の復号のような複雑な演算を行な
う場合には、乗算、除算及び加算を単独に行なうよシ、
F、、=X米Y+ZまたはF=X/Y十Zという乗算、
除算と加算の複合演算を行なった方が、演算回数を少な
くできる。第4図の回路では、MPX14によって乗算
回路12のB入力端子に入力される信号をYt−たは1
/Yにすることによって、乗算回路12でXとYの乗算
及び除算を行なう。When performing complex operations such as decoding a Reed-Nromon code, multiplication, division, and addition should be performed independently.
The number of operations can be reduced by performing a compound operation of division and addition. In the circuit shown in FIG.
/Y, the multiplication circuit 12 multiplies and divides X and Y.
さらに、FOR回路15によって乗算回路12のC出力
と入力端子13に入力される2データとの加算を行なう
。Further, the FOR circuit 15 adds the C output of the multiplication circuit 12 and the two data input to the input terminal 13.
このようにして、出力端子6には上式で示した演算結果
が出力される。In this way, the calculation result shown in the above equation is output to the output terminal 6.
本発明によれば、演算時間が短く、回路規模も小さいガ
ロア体上の除算回路を構成できる。According to the present invention, it is possible to configure a division circuit on a Galois field with short calculation time and small circuit scale.
また、乗算、除算と加算の複合演算を行なうことによυ
演算回数を低減できる。In addition, by performing compound operations such as multiplication, division, and addition, υ
The number of calculations can be reduced.
第1図は従来の乗算、除算回路図、第2図は他の構成に
よる乗算回路図、第6図は本発明の除算回路、第4図は
複合演算を行ガう演算回路図である。
11・・・・・・変換ROM。
12・・・・・・乗算回路、
14・・・・・・MPX回路、
15・・・・・・EOR回路。
第1図
第3図
/
ヘ −勺
(((FIG. 1 is a diagram of a conventional multiplication and division circuit, FIG. 2 is a diagram of a multiplication circuit with another configuration, FIG. 6 is a division circuit of the present invention, and FIG. 4 is a diagram of an arithmetic operation circuit that performs a complex operation. 11... Conversion ROM. 12... Multiplier circuit, 14... MPX circuit, 15... EOR circuit. Fig. 1 Fig. 3 / He - 勺(((
Claims (1)
算を行なう演算回路であって、Yを入力した時にYのガ
ロア体OF(2m)上での逆数を出力する変換回路と、
Xと該変換回路よシ出力されたYの逆数のガロア体GF
(2m)での乗算を行なう乗算回路よシなることを特徴
とするガロア体上の演算回路。 2、 ガロア体0F(2rn)上での演算を行なう演算
回路であって、入力Yのガロア体GF(2vQ)上での
逆数をめる変換回路と、入力Yと該変換回路の出力であ
るYの逆数のどちらかを選択するMPX回路と、入力X
と該MPX回路−の出力のガロア体GF(2fn)上で
の乗算を行ない、該MPX回路においてYを選択してい
る場合には、XとYの乗算、Yの逆数を選択している場
合にはXをYで割算する除算を行なう乗算回路と、該乗
算回路の出力と入力Zのガロア体GF(2m)上での加
算を行なう加算回路よシなることを特徴とするガロア体
上の演算回路。 3、%許請求の範囲第1項もた比蘇士項記載のガロア体
上の演算回路において、入力Yをアドレスとした時にY
のガロア体0F(2”)上での逆数を出力するROMま
たはPLAを設けたことを特徴とするガロア体上の演算
回路。[Claims] 1. An arithmetic circuit that performs division by dividing X on the Galois field GF (2m) by Y, which calculates the reciprocal of Y on the Galois field OF (2m) when Y is input. a conversion circuit that outputs
Galois field GF of X and the reciprocal of Y output from the conversion circuit
An arithmetic circuit on a Galois field characterized by being similar to a multiplication circuit that performs multiplication by (2m). 2. An arithmetic circuit that performs calculations on the Galois field 0F (2rn), which includes a conversion circuit that calculates the reciprocal of the input Y on the Galois field GF (2vQ), and the input Y and the output of the conversion circuit. MPX circuit that selects either the reciprocal of Y and the input
Multiply the outputs of and the MPX circuit on the Galois field GF (2fn), and if Y is selected in the MPX circuit, multiply X by Y, and if the inverse of Y is selected. A multiplication circuit that performs division by dividing X by Y, and an addition circuit that performs addition of the output of the multiplication circuit and input Z on a Galois field GF (2m). calculation circuit. 3.% Allowance In the arithmetic circuit on the Galois field described in the first claim, when the input Y is an address, Y
An arithmetic circuit on a Galois field, characterized in that it is provided with a ROM or PLA that outputs a reciprocal number on a Galois field 0F (2'').
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58130839A JPS6024650A (en) | 1983-07-20 | 1983-07-20 | Operating circuit on galois field |
DE8484107110T DE3483375D1 (en) | 1983-06-22 | 1984-06-20 | METHOD AND SYSTEM FOR ERROR CORRECTION. |
EP84107110A EP0129849B1 (en) | 1983-06-22 | 1984-06-20 | Error correction method and system |
US06/622,711 US4677622A (en) | 1983-06-22 | 1984-06-20 | Error correction method and system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58130839A JPS6024650A (en) | 1983-07-20 | 1983-07-20 | Operating circuit on galois field |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6024650A true JPS6024650A (en) | 1985-02-07 |
Family
ID=15043900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58130839A Pending JPS6024650A (en) | 1983-06-22 | 1983-07-20 | Operating circuit on galois field |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6024650A (en) |
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1983
- 1983-07-20 JP JP58130839A patent/JPS6024650A/en active Pending
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