JPS6024650A - Operating circuit on galois field - Google Patents

Abstract

PURPOSE:To obtain a dividing circuit whose arithmetic time is short and whose circuit scale is small by combining a multiplying circuit of a high speed and a converting ROM for deriving a reciprocal of an input data, in the arithmetic circuit on a Galois field. CONSTITUTION:An X data is inputted to the (a) input terminal of a multiplying circuit 12, and the reciprocal of a Y data is inputted to a (b) input terminal, therefore, an (f)=X/Y is outputted to a (c) output terminal. In a converting ROM 11, the output in case of Y=000 goes to indefinite, but in case of Y=000, since X/Y is not formed, there is no problem. Also, the X data passes through only four gate stages, and the Y data passes through one ROM and three gate stages. Also, this circuit is constituted of only one ROM, nine AND circuits and nine EORs (no-coincidence elements).

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル信号の誤シ訂正回路に係シ、特にリ
ード・ソロモン符号の復号に好適な演算回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an error correction circuit for digital signals, and particularly to an arithmetic circuit suitable for decoding Reed-Solomon codes.

〔発明の背景〕[Background of the invention]

ＰＣＭレコーダ等のディジタル信号を伝送、または記録
再生するシステムでは、伝送系で発生する誤シな訂正す
るために誤り訂正符号が用いられる。In systems such as PCM recorders that transmit, record and reproduce digital signals, error correction codes are used to correct errors that occur in the transmission system.

この誤シ訂正符号としては、能率の良さや復号のしやす
さ等の点でリード・ソロモン符号が多く用いられる。Reed-Solomon codes are often used as error correction codes due to their efficiency and ease of decoding.

したがって、誤シ訂正回路ではリード・ソロモン符号の
復号を行なう必要がある。Therefore, it is necessary for the error correction circuit to decode the Reed-Solomon code.

リード・ソロモン符号は、ガロア体上で定義されている
符号でちる。A Reed-Solomon code is a code defined on a Galois field.

したがって、リード・ソロモン符号の復号を行なうため
には、ガロア体上での演算（乗算、除算及び加算）を行
なう必要がある。Therefore, in order to decode the Reed-Solomon code, it is necessary to perform operations (multiplication, division, and addition) on the Galois field.

以下、ガロア体ＧＦ（２３）上での演算回路について詳
しく述べる。The arithmetic circuit on the Galois field GF(23) will be described in detail below.

ＧＦ（２）上の３次既約多項式Ｆ（Ｘ）の根の１つをα
とすると、ＧＦ（２）の元゛０”：１１１１１にαのべ
き乗で、表される６個の元を加えた集合（ＬＬα、α２
．α３．α４．α５．α６）はＧＦ　（２３）を構成す
る。One of the roots of the cubic irreducible polynomial F(X) on GF(2) is α
Then, the set (LLα, α2
．． α3. α4. α5. α6) constitutes GF (23).

Ｆ　（”Ｘ　）＝Ｘ３＋Ｘ＋１ とすると、 α３−α＋１ となる。このときのＧＦ（２’）のべき表現と、ベクト
ル表現を表１に示す。If F(''X)=X3+X+1, then α3-α+1 is obtained. Table 1 shows the power expression and vector expression of GF(2') at this time.

ここで、ＧＦ（２”）上の乗算をＸ米Ｙ、ＧＦ（２３）
上の除算をＸ／Ｙ、ＧＦ（２３）上の加算をＸ■Ｙとし
、Ｘ二（ｘ２．ｘｌ、ｘｏ）＝α Ｙ＝（ｙ２．ｙ、　、ｙｏ）＝αｊ Ｘ／Ｙ＝ａ＝（Ｘ−（１（１−ｊ）ｍ０ｄ７Ｘ■Ｙ　−
（Ｘ２．Ｘｌ、ｘ、　）■（Ｙ２　、ｙ１＋Ｙｏ　）＝
（Ｘ２　＋ｙ２　ｔＸ＋　＋Ｙ＋　＋ｘ６　＋　Ｙｏ　
）となる。ただし、ｒｎｏｄ７は７を法とする加算を示
している。通常、ディジタル信号は２進数（すなわち表
１のベクトル表現）として扱われるため、加算について
は各ビットでｍｏｄ　２の加初−（排他的論理和）を行
なえばよく、容易に実現できる。Here, the multiplication on GF(2”) is X, Y, GF(23)
Let the division above be X/Y and the addition on GF(23) be X■Y, X2(x2.xl, xo)=α Y=(y2.y, , yo)=αj X/Y=a= (X-(1(1-j)m0d7X■Y-
(X2.Xl, x, )■(Y2,y1+Yo)=
(X2 +y2 tX+ +Y+ +x6 + Yo
). However, rnod7 indicates addition modulo 7. Since digital signals are usually treated as binary numbers (ie, vector representation in Table 1), addition can be easily realized by performing mod 2 addition (exclusive OR) on each bit.

なお、明らかにガロア体上での減算は加算と同じになる
。Note that subtraction on a Galois field is clearly the same as addition.

しかし、乗算及び除算については一旦べき表現に変換す
る必袈がある。However, for multiplication and division, it is necessary to first convert to power expression.

第２図は、従来のＧＦ（２）上の乗算、除算回路である
。入力端子１より入力されたＸ＝（ｘ２１Ｘ、、ｘｏ）
はＲＵＭ　４によりＸ＝１の変換を行なう。FIG. 2 shows a conventional multiplication and division circuit on GF(2). X input from input terminal 1 = (x21X,, xo)
performs the conversion of X=1 using RUM 4.

また、入力端子２より入力されたＹ””（Ｙ２　、ｙＩ
。In addition, Y"" (Y2, yI
.

Ｙｏ　）はＲＯＭ　５によシＹ−ｊの変換を行なう。Yo) is converted into Y-j by the ROM 5.

表２は、この変換を行なうＲＯＭ４．５の内容である。Table 2 shows the contents of ROM 4.5 that performs this conversion.

６は加減算回路であシ、乗算の場合は、（ｉ＋ｊ）、除
算の場合は（ｉ−ｊ）の計ｑ−を行なう。ＲＯＭ　７は
１±ｊ−Ｘ来ＹｏｒＸ／Ｙの変換を行なう１（ＯＭであ
り、表２のアドレスとデータを交換したものである。6 is an addition/subtraction circuit which performs the sum q- of (i+j) in the case of multiplication and (i-j) in the case of division. ROM 7 is a 1 (OM) that performs conversion from 1±j-X to YorX/Y, and the addresses and data in Table 2 are exchanged.

このようにして、出力端子３に乗算または除算の結果ｐ
＝（ｆ２．ｆｌ、ｆｏ）が得られる。In this way, output terminal 3 is given the result of multiplication or division p
=(f2.fl, fo) is obtained.

表２ 第２図の回路によって、ＧＦ（２’）上の乗算、除算を
行なうことができるが、データは［１Ｍ　２個と加減算
回路を通るため、演算時間が長くなってしまう。Table 2 The circuit shown in FIG. 2 can perform multiplication and division on GF(2'), but since the data passes through [1M 2 and addition/subtraction circuits, the calculation time becomes long.

また、表２よりわかるように０００”が入力された場合
には対応できないため、別回路で処理する必要がある。Furthermore, as can be seen from Table 2, it is not possible to handle the case where 000'' is input, so it is necessary to process it with a separate circuit.

加減算回路６ではｒｅａｄ　７の演視−を行なう必要が
あるという問題が必シ、回路規模も大きくなってしまう
。The addition/subtraction circuit 6 inevitably has the problem of having to perform read 7 operations, and the circuit scale becomes large.

なお、乗算については演算時間が短く、回路規模も小さ
いものがあるが、除算については第２図の回路を用いる
必要があった。For multiplication, the calculation time is short and the circuit scale is small, but for division, it is necessary to use the circuit shown in FIG. 2.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、演算時間が短く、回路規模も小さいガ
ロア体上での演算回路を提供することにある。An object of the present invention is to provide an arithmetic circuit on a Galois field with short calculation time and small circuit scale.

〔発明の概要〕[Summary of the invention]

本発明の演算回路では、高速の乗算回路と入力データの
逆数をめる変換ＲＯＭを組み合わせることによシ、演算
時間が短く、回路規模の小さい除算回路を実現している
。In the arithmetic circuit of the present invention, by combining a high-speed multiplication circuit and a conversion ROM that stores the reciprocal of input data, a division circuit with short calculation time and small circuit scale is realized.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例をＧＦ（２３）に適用した場合
について述べる。Hereinafter, a case will be described in which an embodiment of the present invention is applied to GF (23).

まず、ＧＦ（２”）上での乗別１回路について説明する
。First, a single multiplication circuit on GF (2'') will be explained.

２個の変数へ−（ａ２．ａＩ、ａｏ）、Ｂ＝（ｂ２．ｂ
ｌ、ｂｏ）を多項式表現すると以下のようになる。To two variables - (a2.aI, ao), B = (b2.b
l, bo) is expressed as a polynomial as follows.

Ａ＝　ａ、　ｘ２−４−　ａ、　ｘ　−１−ａ。A=a, x2-4-a, x-1-a.

Ｂ＝ｂ２Ｘ　十す、　ｘ−１−ｂ。B=b2X 10s, x-1-b.

この多項式表現を用いると、原始多項式をＦ（Ｘ　）＝
Ｘ　十Ｘ＋１ とするガロア体ＧＦ（２）上での乗算は以下のようにな
る。Using this polynomial representation, we can write the primitive polynomial as F(X)=
Multiplication on the Galois field GF(2) with X 1X+1 is as follows.

Ａ米Ｂ−（ａ２ｘ　＋ａ、ｘ＋ａ、　）　・（ｂ２ｘ”
−１−ｂ、　ｘ−１−ｂｏ）ｍｏｄ　（Ｘ　十ｘ＋　１
　） ＝（ａ２ｂ２＋ａ２ｂｏ＋ａ＋　ｂ、＋ａ。ｂ２）　ｘ
２＋（ａ２ｂ２＋ａ、ｂ１＋ａ１ｂ２＋ａ１ｂｏ十ａ。A rice B-(a2x +a, x+a, ) ・(b2x”
-1-b, x-1-bo) mod (X 1x+ 1
) = (a2b2+a2bo+a+ b, +a.b2) x
2+(a2b2+a, b1+a1b2+a1bo ten a.

ｂ、　）’ｘ＋（ａ２ｂｌ＋ａｌｂ２＋ａｏｂｏ） したがって、 Ｃ＝（Ｃ２，ＣＩ、Ｃｏ）＝Ａ来Ｂ とおくと、 となる。この演算は、第２図に示すように９個のにの回
路と９個のＥＯ）１回路によって実現することができる
。同図において、８はへ入力端子、９はＢ入力端子、１
０はＣ出力端子である。b, )'x+(a2bl+alb2+aobo) Therefore, if we set C=(C2, CI, Co)=A to B, we get the following. This operation can be realized by nine circuits and nine EO circuits, as shown in FIG. In the same figure, 8 is an input terminal, 9 is a B input terminal, 1
0 is the C output terminal.

次に、本発明の除算回路について説明する。Next, the division circuit of the present invention will be explained.

除算 Ｆ＝Ｘ／Ｙ は、次式のように変形できる。division F=X/Y can be transformed as follows.

Ｆ、−Ｘ米（１／Ｙ） したがってＹの逆数（ｉ／Ｙ）をめれば、第２図の回路
によシ除算を行なうことができる。F, -X(1/Y) Therefore, by finding the reciprocal of Y (i/Y), division can be performed using the circuit shown in FIG.

（７−ｊ） また、Ｙの逆数はα　であり、表５のような変換ＲＯＭ
によってめることができる。(7-j) Also, the reciprocal of Y is α, and the conversion ROM as shown in Table 5
It can be determined by

表６ 本発明の除算回路を第３図に示す。同図において、１１
は表３の内容を持つ変換ＲＯＭ　、　１２は第第２図に
示した乗算回路である。Table 6 The division circuit of the present invention is shown in FIG. In the same figure, 11
is a conversion ROM having the contents shown in Table 3, and 12 is a multiplication circuit shown in FIG.

乗算回路１２のへ入力端子にはＸデータがそのまま入力
され、Ｂ入力端子にはＹデータの逆数が入力されるため
、Ｃ′出力端子にはＦ＝Ｘ／Ｙが出力される。Since the X data is input as is to the input terminal of the multiplier circuit 12, and the reciprocal of the Y data is input to the B input terminal, F=X/Y is output to the C' output terminal.

なお、変換ＲＯＭ１１ではＹ＝（０００）に対する出力
が不定となるが、Ｙ＝（０００）の場にはＸ／Ｙが成シ
立たないので問題ない。Note that in the conversion ROM 11, the output for Y=(000) is undefined, but this is not a problem since X/Y does not hold when Y=(000).

第３図の回路では、Ｘデータはゲート４段、Ｙデータは
ｌ（０Ｍ１個とゲート６段した通らないため、演算時間
が短い。In the circuit shown in FIG. 3, the X data is passed through four stages of gates, and the Y data is passed through 1 (1 0M and 6 stages of gates), so the calculation time is short.

また、ＲＯＭ　１個とＡＮＤ回路９個、Ｅ（ＪＲ回路９
個のみで構成されてお９、回路規模も小さい。Also, 1 ROM, 9 AND circuits, E (JR circuit 9
The circuit size is also small.

第４図は、特許請求の範囲第２項に係る演１イ。FIG. 4 shows performance 1a according to claim 2.

回路である。It is a circuit.

リード・ンロモン符号の復号のような複雑な演算を行な
う場合には、乗算、除算及び加算を単独に行なうよシ、 Ｆ、、＝Ｘ米Ｙ＋ＺまたはＦ＝Ｘ／Ｙ十Ｚという乗算、
除算と加算の複合演算を行なった方が、演算回数を少な
くできる。第４図の回路では、ＭＰＸ１４によって乗算
回路１２のＢ入力端子に入力される信号をＹｔ−たは１
／Ｙにすることによって、乗算回路１２でＸとＹの乗算
及び除算を行なう。When performing complex operations such as decoding a Reed-Nromon code, multiplication, division, and addition should be performed independently.
The number of operations can be reduced by performing a compound operation of division and addition. In the circuit shown in FIG.
/Y, the multiplication circuit 12 multiplies and divides X and Y.

さらに、ＦＯＲ回路１５によって乗算回路１２のＣ出力
と入力端子１３に入力される２データとの加算を行なう
。Further, the FOR circuit 15 adds the C output of the multiplication circuit 12 and the two data input to the input terminal 13.

このようにして、出力端子６には上式で示した演算結果
が出力される。In this way, the calculation result shown in the above equation is output to the output terminal 6.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、演算時間が短く、回路規模も小さいガ
ロア体上の除算回路を構成できる。According to the present invention, it is possible to configure a division circuit on a Galois field with short calculation time and small circuit scale.

また、乗算、除算と加算の複合演算を行なうことによυ
演算回数を低減できる。In addition, by performing compound operations such as multiplication, division, and addition, υ
The number of calculations can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の乗算、除算回路図、第２図は他の構成に
よる乗算回路図、第６図は本発明の除算回路、第４図は
複合演算を行ガう演算回路図である。 １１・・・・・・変換ＲＯＭ。 １２・・・・・・乗算回路、 １４・・・・・・ＭＰＸ回路、 １５・・・・・・ＥＯＲ回路。 第１図 第３図 ／ ヘ　−勺 （（（FIG. 1 is a diagram of a conventional multiplication and division circuit, FIG. 2 is a diagram of a multiplication circuit with another configuration, FIG. 6 is a division circuit of the present invention, and FIG. 4 is a diagram of an arithmetic operation circuit that performs a complex operation. 11... Conversion ROM. 12... Multiplier circuit, 14... MPX circuit, 15... EOR circuit. Fig. 1 Fig. 3 / He - 勺(((

Claims (1)

【特許請求の範囲】 １、　ガロア体ＧＦ（２ｍ）上でのＸをＹで割算する除
算を行なう演算回路であって、Ｙを入力した時にＹのガ
ロア体ＯＦ（２ｍ）上での逆数を出力する変換回路と、
Ｘと該変換回路よシ出力されたＹの逆数のガロア体ＧＦ
（２ｍ）での乗算を行なう乗算回路よシなることを特徴
とするガロア体上の演算回路。 ２、　ガロア体０Ｆ（２ｒｎ）上での演算を行なう演算
回路であって、入力Ｙのガロア体ＧＦ（２ｖＱ）上での
逆数をめる変換回路と、入力Ｙと該変換回路の出力であ
るＹの逆数のどちらかを選択するＭＰＸ回路と、入力Ｘ
と該ＭＰＸ回路−の出力のガロア体ＧＦ（２ｆｎ）上で
の乗算を行ない、該ＭＰＸ回路においてＹを選択してい
る場合には、ＸとＹの乗算、Ｙの逆数を選択している場
合にはＸをＹで割算する除算を行なう乗算回路と、該乗
算回路の出力と入力Ｚのガロア体ＧＦ（２ｍ）上での加
算を行なう加算回路よシなることを特徴とするガロア体
上の演算回路。 ３、％許請求の範囲第１項もた比蘇士項記載のガロア体
上の演算回路において、入力Ｙをアドレスとした時にＹ
のガロア体０Ｆ（２”）上での逆数を出力するＲＯＭま
たはＰＬＡを設けたことを特徴とするガロア体上の演算
回路。[Claims] 1. An arithmetic circuit that performs division by dividing X on the Galois field GF (2m) by Y, which calculates the reciprocal of Y on the Galois field OF (2m) when Y is input. a conversion circuit that outputs
Galois field GF of X and the reciprocal of Y output from the conversion circuit
An arithmetic circuit on a Galois field characterized by being similar to a multiplication circuit that performs multiplication by (2m). 2. An arithmetic circuit that performs calculations on the Galois field 0F (2rn), which includes a conversion circuit that calculates the reciprocal of the input Y on the Galois field GF (2vQ), and the input Y and the output of the conversion circuit. MPX circuit that selects either the reciprocal of Y and the input
Multiply the outputs of and the MPX circuit on the Galois field GF (2fn), and if Y is selected in the MPX circuit, multiply X by Y, and if the inverse of Y is selected. A multiplication circuit that performs division by dividing X by Y, and an addition circuit that performs addition of the output of the multiplication circuit and input Z on a Galois field GF (2m). calculation circuit. 3.% Allowance In the arithmetic circuit on the Galois field described in the first claim, when the input Y is an address, Y
An arithmetic circuit on a Galois field, characterized in that it is provided with a ROM or PLA that outputs a reciprocal number on a Galois field 0F (2'').