JPH0248828A - Galois field divider circuit and circuit sharing multiplication and division - Google Patents
Galois field divider circuit and circuit sharing multiplication and divisionInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、符号化器および復号化器において使用され
るガロア体除算回路及び乗除算共用回路に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a Galois field division circuit and a multiplication/division shared circuit used in encoders and decoders.
第１１図は例えば、嵩、都倉、岩垂、稲垣著「符号理論
」コロナ社発行、 Ｐ３３３−３３６ （昭和５０年
２月）に示された従来の乗算回路であり、多項式ｂ（ｘ
）＝１ ＋Ｘ”＋Ｘ３＋Ｘ５＋Ｘ’を入力多項式ａ（ｘ
）＝ａｏ＋ａ、−Ｘ＋−＋ａ、・Ｘ”に掛は合わせる回
路である０図において、５０は多項式ａ （ｘ）を入力
する入力端子、５１は乗算結果を出力する出力端子、５
２，５３，５４，５５゜５６．５７．５８は、最初Ｏが
セットされているシフトレジスタ、５９，６０．６１．
６２は加算器である。Figure 11 shows, for example, the conventional multiplier circuit shown in "Coding Theory" by Takeshi, Tokura, Iwadare, and Inagaki, published by Corona Publishing, P333-336 (February 1975), and the polynomial b(x
)=1 +X"+X3+X5+X' as input polynomial a(x
)=ao+a, -X+-+a, ・X" is a circuit that multiplies.
2, 53, 54, 55° 56. 57. 58 are shift registers to which O is initially set, 59, 60. 61.
62 is an adder.
次に第１１図に示した回路の動作について説明する。入
力多項式は高次の項から入力されるものとする。この場
合、入力端子５０からａ、・Ｘ″″が入力されると、そ
のまま出力端子５１からａ。Next, the operation of the circuit shown in FIG. 11 will be explained. It is assumed that the input polynomial is input from higher-order terms. In this case, when a, .
ｘ−７の項として出力される。同次にこのａ。It is output as the x-7 term. Next, this a.
Ｘ１１の項は、一番人端のシフトレジスタ５２に入力さ
れる０次にａ、−５・Ｘ′″１の項が入力端子５０より
入力されると、再びこの項は出力端子５１にそのまま現
れ、ａ□１・Ｘ １にの項となる。その次の項のａ、、
−Ｘ’″−２が入力されるとこの項は二つ前に入力され
たａ、・Ｘ−の項と、一番人の加算器５９で加え合わさ
れ、
ａ、、−Ｘ”−”−Ｘ’＋ ａｌｌ−Ｘ”−Ｘ’””
（ａｍ−ｚ＋ ａｍ）・Ｘ −＋ Ｓの項として出力
される。このようにして、（１＋ Ｘ”＋ Ｘ”＋ Ｘ
’ ＋ Ｘ７）（ａ ６＋ ａ ＋・Ｘ ＋−＋ ａｌ
ｌ−Ｘ”）−ａｏ＋ａ＋・Ｘ＋（ａｚ＋ａｏ）・Ｘ２＋
−＋ （ａ ｍ−ｚ ＋ ａ ｌｌ）、Ｘ ”’＋
ａ 、−、・Ｘ””＋ ａ、−Ｘ”＋７が計算されるこ
とになる。同様にして、一般に入力多項式ａ（ｘ）＝ａ
ｏ＋ａ＋−Ｘ＋・・・＋ａｍ−Ｘ”に一定の多項式ｂ
（ｘ）＝ ｂｏ ＋ ｂ ＋・Ｘ ＋−＋ ｂＩＩ・Ｘ
’を掛は合わせる回路は第１２図に示される。したがっ
て、部分体ＧＦ（２ｎ″）の乗算回路はＣＦ （２）上
のｍ次既約多項式の１つの根をＸとして、上のシフトレ
ジスタ５２〜５８を用いた回路によって構成される。The term appears and becomes the term a□1・X 1.The next term a,,
When -X'''-2 is input, this term is added to the term a, . X'+ all-X"-X'""
It is output as the term (am-z+am)·X-+S. In this way, (1+X”+X”+X
' + X7) (a 6+ a +・X +-+ al
l-X”)-ao+a+・X+(az+ao)・X2+
-+ (a m-z + all), X '''+
a, -, ・X""+ a, -X"+7 will be calculated. Similarly, in general, input polynomial a(x)=a
o+a+-X+...+am-X" is a constant polynomial b
(x) = bo + b +・X +-+ bII・X
A circuit for multiplying and matching ' is shown in FIG. Therefore, the multiplication circuit for the subfield GF(2n'') is configured by a circuit using the shift registers 52 to 58 above, where X is one root of the m-th degree irreducible polynomial on CF (2).
また、第１３図は例えば、吉田、井上、山岸他「ガロア
演算ユニットを用いたＲ３符号の復号法に関する一検討
」第９回情報理論とその応用シンポジウム予稿集、 Ｐ
１６７〜Ｐ１７０ （１９８６年）に示された従来の除
算回路である。Also, Figure 13 shows, for example, Yoshida, Inoue, Yamagishi et al., "A study on the decoding method of R3 codes using Galois arithmetic units," Proceedings of the 9th Information Theory and Its Applications Symposium, P.
167-P170 (1986).
図はガロア体ＧＦ（２＠）の場合を示し、図において、
６３は入力されるＧＦ（２ｎ）の元Ｘ、６４は入力され
るＣＦ（２ｍ ）の元Ｙ、６５は出力されるＧＦ（２ｓ
）の元Ｚ、６６はＧＦ（２ｎ）の逆元ＲＯＭ、６７はＧ
Ｆ（２＠）の乗算器である。The figure shows the case of Galois field GF(2@), and in the figure,
63 is element X of input GF (2n), 64 is element Y of input CF (2m), and 65 is output GF (2s
) element Z, 66 is the inverse element ROM of GF (2n), 67 is G
It is an F(2@) multiplier.
次に第１３図に示した回路の動作について説明する。ま
ず、ＧＦ （２）係数８次既約多項式Ｔ８＋Ｔ’＋Ｔ３
＋Ｔ”＋１の根をａとおくとき、ｘ８（０≦ｉ≦７）は
Ｘをあらかじめ固定されたＧＦ（２ｓ）のＧＦ （２）
上の基底（１、ａ 、 ａ ”、 ａ ３ａ ４ 、
ａ Ｓ 、 ａ ６ 、 ａ ？ ）に関して
表現した係数であり、それぞれ°゛０″または１″をあ
られし、≦ｉ≦７）はＹを前記基底に関して表現した係
数で、それぞれ“０″または“１″をあられし、≦ｉ≦
７）はＺを上記基底に関して表現した係数で、それぞれ
パ０”または″１′″をあられし、また、ＧＦ（２ｍ）
（７）逆元ＲＯＭ６６に！；！ＧＦ（２ｍ）の元とその
逆元の対応表が記憶されている。すなわち、前記基底に
関して表現された元Ｙを入力すると、このＧＦ（２ｍ
）の逆元ＲＯＭ６６は１／Ｙを同じ基底に関して表現し
て出力する。ＣＦ（２ｍ ）の乗算器６７は前記ＧＦ（
２ｍ）の逆元ＲＯＭ６６で出力された元１／Ｙ、および
前記基底に関して表現された元Ｘが入力され、その積Ｘ
／Ｙが、同じ基底に関して表現されて出力される。Next, the operation of the circuit shown in FIG. 13 will be explained. First, GF (2) Coefficient 8th order irreducible polynomial T8+T'+T3
When the root of +T”+1 is set as a, x8 (0≦i≦7) is the GF of GF (2s) with X fixed in advance (2)
The base on (1, a, a'', a 3a 4,
aS, a6, a? ), respectively representing °゛0'' or 1'', ≦i≦7) is a coefficient expressing Y with respect to the base, respectively representing ``0'' or ``1'', ≦i ≦
7) is a coefficient expressing Z with respect to the above base, and represents PA0'' or ``1'', respectively, and GF(2m)
(7) Reverse original ROM66! ;! A correspondence table between the element of GF(2m) and its inverse element is stored. That is, when inputting the element Y expressed in terms of the base, this GF(2m
)'s inverse element ROM 66 expresses 1/Y with respect to the same base and outputs it. The multiplier 67 of CF(2m) is connected to the GF(2m).
The element 1/Y output from the inverse element ROM 66 of 2m) and the element X expressed with respect to the base are input, and the product X
/Y is expressed and output with respect to the same basis.
従来のガロア体乗算回路および除算回路は以上のように
、ＧＦ（２）のｍ次既約多項式の１つの根に関してＣＦ
（２ｍ）の元を表現して構成したり、逆元ＲＯＭを用い
て構成しているのでハードウェア量が多く、処理速度も
遅くなるという課題があった。As described above, conventional Galois field multiplication circuits and division circuits calculate the CF
Since it is constructed by expressing the element of (2m) or is constructed using an inverse element ROM, there is a problem that the amount of hardware is large and the processing speed is slow.
また、上記ガロア体乗算回路および除算回路は別々の回
路であり、共用することができないという課題があった
。Another problem is that the Galois field multiplication circuit and division circuit are separate circuits and cannot be shared.
第１及び第２の請求項に係る発明は、上記のような課題
を解消するためになされたもので、ハードウェア量を少
なくし、処理速度を高めるガロア体除算回路、さらには
乗除算の共用を可能にするガロア体乗除算共用回路を得
ることを目的とする。The inventions according to the first and second claims have been made to solve the above-mentioned problems, and include a Galois field division circuit that reduces the amount of hardware and increases processing speed, and a shared multiplication/division circuit. The purpose of this study is to obtain a Galois field multiplication/division shared circuit that enables the following.
ｎを偶数とするガロア体ＧＦ（２′１）の元ＸおよびＹ
を入力元、Ｚを出力元とし、ＣＦ （２）係数のｎ次既
約多項式の根ａおよびｎ＝２ｍとなる部分体ＧＦ（２ｎ
）の元ｘ、、ｘ、、、ｙ、、ｙ、、ｚ、、ｚ、から入力
元Ｘ＝Ｘｏ＋ＸＩ−ａ、Ｙ＝Ｙｏ＋Ｙ＋・ａ、出力元Ｚ
＝ Ｚｏ ＋ Ｚ Ｉ−ａと表現し、また前記部分体
ＣＦ（２ｍ）のノルムａｚ＋＋ をＮ（ａ）、トレース
ａ２＋ａをＴ （ａ）とするとき、第１の請求項に係る
ガロア体除算回路は、前記部分体ＧＦ（２ｎ″）の演算
器で構成された（、Ｆ（２ｎ）入力乗算手段により積Ｘ
−Ｙを出力し、ＧＦ（２ｍ）送元手段ににより１ ／Ｙ
”を出力する。Elements X and Y of Galois field GF(2'1) where n is an even number
Let Z be the input source, Z be the output source, and the subfield GF (2n
) from elements x,,x,,,y,,y,,z,,z,, input source X=Xo+XI-a, Y=Yo+Y+・a, output source Z
= Zo + Z I-a, and when the norm az++ of the subfield CF(2m) is N(a) and the trace a2+a is T(a), the Galois field division circuit according to the first claim is composed of the arithmetic unit of the subfield GF(2n″), and the product
-Y is output, and the GF (2m) sending means sends 1/Y.
” is output.
さらにＧＦ（２ｎ）出力乗算手段によりつまり、
Ｚ＝
Ｙｏ（Ｙｏ＋Ｙ＋−Ｔ（ａ））＋Ｙ＋”・Ｎ（ａ）を得
る。Furthermore, the GF(2n) output multiplication means obtains Z=Yo(Yo+Y+-T(a))+Y+''·N(a).
また、第２の請求項に係るガロア体乗除算共用回路は、
前述したようにＧＦ（２ｎ）入力乗算手段により積Ｘ−
Ｙを出力し、ＧＦ（２ｎ）送元手段から１ ／Ｙ”を出
力する。Further, the Galois field multiplication/division shared circuit according to the second claim is:
As mentioned above, the product X-
1/Y'' from the GF(2n) sending means.
さらに、スイッチ手段より乗算指示がある場合、前記Ｇ
Ｆ（２ｎ）送元手段の出力を入力するＧＦ（２ｎ″）選
択器は、ＧＦ（２ｎ）の単位元を出力し、前記ＧＦ（２
ｎ）入力乗算手段およびＧ Ｆ （２ｎ″）選択器の各
出力を入力するＣ、 Ｆ （２ｎ）出力乗算手段より、
Ｚｏ＝Ｘｏ ・Ｙｏ＋Ｘ＋ ・Ｙ＋ ’ Ｎ（ａ）Ｚ＋
−（Ｘｏ ＋Ｘ＋） （Ｙｏ ＋ Ｙ＋） ＋ Ｘｏ
・Ｙｏつまり、
Ｚ ＝ Ｘ−Ｙ
＝（Ｘｏ・Ｙｏ ＋Ｘ＋・Ｙ＋−Ｎ（ａ））＋ （（Ｘ
ｏ＋Ｘ＋）（Ｙｏ＋Ｙ＋）＋Ｘｏ−Ｙｏｌ −ａを得る
。また、スイッチ手段より除算指示がある場合、前記Ｃ
，Ｆ（２ｎ）送元手段の出力を入力するＧＦ（２ｍ）選
択器は、入力１／Ｙ２を出力し、前記ＧＦ（２ｍ）出力
乗算手段およびＧＦ（２ｎ″）選択器の各出力を入力す
るＧＦ（２ｎ）出力乗算手段により、前述したガロア体
除算回路と同じ出力を得る。Furthermore, when there is a multiplication instruction from the switch means, the G
A GF(2n'') selector inputting the output of the F(2n) source means outputs the identity of GF(2n) and selects the GF(2n).
n) input multiplication means and C, F (2n'') output multiplication means which inputs each output of the G F (2n'') selector;
Zo=Xo ・Yo+X+ ・Y+ ' N(a)Z+
-(Xo +X+) (Yo + Y+) + Xo
・Yo In other words, Z = X-Y = (Xo・Yo +X+・Y+-N(a))+ ((X
o+X+)(Yo+Y+)+Xo-Yol-a is obtained. Further, when there is a division instruction from the switch means, the C
, F(2n) The GF(2m) selector inputs the output of the sending means, outputs the input 1/Y2, and inputs each output of the GF(2m) output multiplication means and the GF(2n'') selector. The GF(2n) output multiplication means obtains the same output as the Galois field division circuit described above.
第１及び第２の請求項に係るガロア体除算回路及び乗除
算共用回路は、ｎを偶数とするガロア体ＧＦ（２″）の
元Ｘ、Ｙを入力元とし、ｎ＝２ｍとなる部分体ＧＦ（２
＠）の演算器で構成して積Ｘ・Ｙおよび商Ｘ／Ｙを出力
することで、ハードウェア量を減らし、かつ処理速度を
向上させる。The Galois field division circuit and the multiplication/division shared circuit according to the first and second claims use elements X and Y of a Galois field GF (2''), where n is an even number, as input sources, and a subfield where n=2m. GF(2
By configuring the system with arithmetic units of @) and outputting the product X·Y and the quotient X/Y, the amount of hardware can be reduced and the processing speed can be improved.
また、第２の請求項に係るガロア体乗除算共用回路は、
スイッチ手段の切換指示により、乗算および除算回路の
共用を可能にする。Further, the Galois field multiplication/division shared circuit according to the second claim is:
The switching instruction of the switch means allows the multiplication and division circuits to be shared.
〔発明の実施例］
以下、第１の請求項における発明の一実施例について説
明する。第１図は、ｎを偶数とするガロア体ＧＦ（２）
係数ｎ次既約多項式の任意の根をａ（ａはＧＦ（２ｎ
）の元でもある）とするとき、ｎ＝２ｍとなる部分体Ｇ
Ｆ（２ｍ）の演算器で構成したＧＦ（２ｍ ）の除算回
路である。[Embodiments of the Invention] Hereinafter, an embodiment of the invention in the first claim will be described. Figure 1 shows the Galois field GF(2) where n is an even number.
An arbitrary root of an irreducible polynomial of degree n with coefficients is a(a is GF(2n
), then the subfield G such that n=2m
This is a GF(2m) division circuit composed of F(2m) arithmetic units.
図において、Ｘ、ＹはＧＦ（２ｎ）の入力元であり、Ｘ
ｏ、Ｘ＋およびＹ、、Ｙ、は部分体ＣＦ（２ｍ）の元で
ある。ここで、Ｘ、、Ｘ、およびＹ、、Ｙ、は、入力元
ｘ、ｙをＧＦ（２ｎ）の部分体ＧＦ（２ｎ″）上玉の基
底（１，ｇ）に関して表現した係数であり、従って入力
元Ｘ、ＹがそれぞれＸ、＋Ｘ１ａおよびＹｌ、＋Ｙｌ・
ａであることを示している。また、ＺはＧＦ（２ｍ）の
入力元であり、同様に部分体ＧＦ（２ｍ）の元Ｚ６．Ｚ
ｌでＺｏ＋Ｚｌ−ａと表現される。In the figure, X and Y are the input sources of GF(2n), and
o, X+ and Y, , Y, are elements of the subfield CF(2m). where, Therefore, input sources X and Y are respectively X, +X1a and Yl, +Yl・
This shows that it is a. Also, Z is the input source of GF(2m), and similarly, element Z6. of the subfield GF(2m). Z
It is expressed as Zo+Zl−a.
ｌは元ｘ、Ｙを入力して積Ｘ−Ｙを出力し、かつＧＦ（
２ｎ″）の演算器で構成されているＧＦ（２ｎ）入力乗
算手段、２は元Ｙを人力して２乗の送元Ｉ／Ｙｚを出力
し、かつＧＦ（２ｎ）の演算器で構成されているＧＦ（
２ｍ）逆元手段である。l inputs the elements x and Y and outputs the product X-Y, and GF(
GF(2n) input multiplication means is composed of arithmetic units of GF(2n''); GF (
2m) It is an inverse element means.
３は前記ＧＦ（２ｎ）人力乗算手段の出力および前記Ｃ
Ｆ （２″）逆元手段の出力を乗算して元Ｚを出力する
ＧＦ（２ｎ）出力乗算手段である。3 is the output of the GF(2n) manual multiplication means and the C
GF(2n) output multiplication means that multiplies the output of the F(2″) inverse element means and outputs the element Z.
さらに、７Ｂ、７９，８０．８１はＣＦ （２ｍ）加算
器で、２つのＧ Ｆ （２ｍ）の元を入力し、和を出力
する。７０，７１，７２，７３，７４．７５゜７６はＣ
，Ｆ（２ｎ″）乗算器で、２つのＧＦ（２ｍ）の元を入
力し、積を出力する。７７はＣＦ （２ｎ″）の元を入
力し、送元を出力するＧＦ（２ｍ）逆元器、８５はＧＦ
Ｃ２ｍ″）の元を入力し、２乗を出力するＧＦ（２ｍ３
２乗器、８３．８４はＣＦ（２ｍ）の元を入力し、ＧＦ
（２ｎ）のノルムＮ （ａ）を乗算するＧＦ（２ｍ″）
Ｎ（ａ）倍器、８２はＧＦ（２−）の元を入力し、（：
、Ｆ（２ｎ″）のトレースＴ （ａ）を乗算するＣＦ（
２ｍ）Ｔ（ａ）倍器である。Furthermore, 7B, 79, 80.81 are CF (2m) adders which input two elements of G F (2m) and output the sum. 70, 71, 72, 73, 74.75°76 is C
, F(2n'') multiplier inputs the elements of two GF(2m) and outputs the product. 77 inputs the elements of CF (2n'') and outputs the source of GF(2m) inverse. Genki, 85 is GF
GF(2m3) which inputs the element of C2m″) and outputs the square
Squarer, 83.84 inputs the element of CF (2m), GF
GF (2m″) multiplied by the norm N (a) of (2n)
N(a) multiplier, 82 inputs the element of GF(2-), (:
, CF(
2m) T(a) is a multiplier.
次に第１の請求項の実施例による動作について以下に説
明する。まず、ＣＦ（２＠）Ｔ（ａ）倍器８２は入力元
Ｙ＋にＴ （ａ）を掛けて’ｙ’ 、 −Ｔ （ａ）を
出力し、ＧＦ（２ｍ）加算器７８は前記ＧＦ（２ｍ）Ｔ
（ａ）倍器８２の出力とＧＦ（２ｍ″）の入力元Ｙ０
を加えてＹ ｏ ＋ Ｙ ＋ ・Ｔ （ａ）を出力する
。ＧＦ（２ｍ）２乗器８５はＧＦＣ２ｍ）（Ｄ入力元Ｙ
、を２乗してＹ１！を出力し、ＧＦ（２ｎ）Ｎ（ａ）倍
器８４はＧＦ（２ｍ ）２乗器８５の出力にＮ （ａ）
を掛けてｙ、ｔ。Next, the operation according to the embodiment of the first claim will be explained below. First, the CF(2@)T(a) multiplier 82 multiplies the input source Y+ by T(a) and outputs 'y', -T(a), and the GF(2m) adder 78 multiplies the input source Y+ by T(a) and outputs 'y', -T(a). 2m)T
(a) Output of doubler 82 and input source of GF (2m'') Y0
and outputs Y o + Y + ·T (a). GF(2m) squarer 85 is GFC2m)(D input source Y
, squared is Y1! The GF(2n)N(a) multiplier 84 outputs N(a) to the output of the GF(2m) squarer 85.
Multiply y, t.
Ｎ（ａ）を出力する。ＧＦ（２ｍ）乗算器７０は入力元
Ｘ０と加算器７８の出力とを掛けて元Ｘ、（Ｙ。Output N(a). The GF(2m) multiplier 70 multiplies the input element X0 by the output of the adder 78 to obtain elements X, (Y.
＋ Ｙ ＋ ・Ｔ （ａ））を出力し、ＧＦ（２ｎ″）
乗算器７Ｉは入力元Ｘ、、Ｙ、を掛けて元Ｘ、・Ｙｌを
出力し、ＧＦ（２ｍ）乗算器７２は入力元Ｘ、、Ｙ、を
掛けて元Ｘ、・Ｙ、を出力し、ＧＦ（２ｎ″）乗算器７
３は入力元Ｘ、、Ｙ、を掛けて元Ｘ１・Ｙｏを出力し、
またＧＦ（２ｎ″）乗算器７４は入力元Ｙ０とＧＦ（２
ｍ）加算器７８の出力光とを掛けて元Ｙ。+ Y + ・T (a)) is output, and GF (2n″)
The multiplier 7I multiplies the input elements X,, Y, and outputs the elements X, ·Yl, and the GF(2m) multiplier 72 multiplies the input elements X,,Y, and outputs the elements X, ·Y. , GF(2n″) multiplier 7
3 multiplies the input sources X,,Y, and outputs the elements X1・Yo,
Furthermore, the GF(2n″) multiplier 74 inputs Y0 and GF(2n″).
m) Multiply by the output light of the adder 78 to obtain the element Y.
（Ｙ、＋ ｙ 、 ・Ｔ （ａ））を出力する。ＧＦ（
２−）Ｎ（ａ）倍器８３はＧＦ（２ｎ″）乗算器７１の
出力光にＮ （ａ）を掛けて元ｘ１・Ｙ、・Ｎ （ａ）
を出力する。ＧＦ（２ｎ″）加算器７９は呑ＧＦ（２ｍ
）乗算器７０の出力光とＣＦ（２ｍ）Ｎ（ａ）倍器８３
の出力光を加えてＸ。Output (Y, + y, ·T (a)). GF(
2-) N(a) The multiplier 83 multiplies the output light of the GF(2n″) multiplier 71 by N(a) to obtain the element x1·Y,·N(a)
Output. GF(2n″) adder 79
) Output light of multiplier 70 and CF(2m)N(a) multiplier 83
Add the output light of X.
（Ｙｏ＋Ｙ＋−Ｔ（ａ））＋Ｘ＋−Ｙ＋−Ｎ（ａ）を出
力し、ＧＦ（２ｎ）加算器８０はＧＦ（２ｍ）乗算器７
２と７３の出力光とを加えてＸ、・Ｙ ＋ ＋ Ｘ ＋
−Ｙ ｏを出力し、ＧＦ（２ｎ″）加算器８１は（１，
Ｆ（２ｍ）乗算器７４の出力光とＧＦ（２ｍ）Ｎ（ａ）
倍器８４の出力光とを加えてＹｌｌ （Ｙ（１＋Ｙｌ
−Ｔ（ａ））＋Ｙ＋”−Ｎ（ａ）を出力する。ＧＦ（２
ｎ″）逆元器７７はＧＦ（２ｎ″）加算器８１の出力光
の送元をとり１／ （Ｙ６（Ｙ、＋Ｙ、 ・Ｔ（ａ））
＋Ｙ＋”−Ｎ（ａ）ｌを出力する。ＧＦ（２ｍ）乗算器
７５はＧＦ（２ｍ ）加算器７９の出力光とＧＦ（２ｍ
）逆元器７７の出力光を掛けて元Ｘ１ｌ（Ｙ６ ＋Ｙｔ
４（ａ））＋Ｘ＋４＋・Ｎ（ａ）を出力し、ＧＦ（２ｎ
″）乗算器７６はＧＦ（２ｎ）加算器８０の出力光にＧ
Ｆ（２ｎ″）逆元器７７の出力光を掛けて元
を出力し、除算結果
を得る。(Yo+Y+-T(a))+X+-Y+-N(a), GF(2n) adder 80 outputs GF(2m) multiplier 7
Adding the output light of 2 and 73, we get X, ・Y + + X +
-Y o, and the GF(2n″) adder 81 outputs (1,
Output light of F(2m) multiplier 74 and GF(2m)N(a)
Yll (Y(1+Yl
-T(a))+Y+''-N(a).GF(2
n″) inverter 77 takes the source of the output light of the GF(2n″) adder 81 and calculates 1/(Y6(Y, +Y, ・T(a))
GF(2m) multiplier 75 outputs the output light of GF(2m) adder 79 and GF(2m)
) by the output light of the inverter 77 to obtain the element X1l(Y6 +Yt
4(a))+X+4+・N(a), GF(2n
″) The multiplier 76 adds G to the output light of the GF(2n) adder 80.
F(2n'') is multiplied by the output light of the inverter 77 and outputs the element to obtain the division result.
また、上記除算結果にＹ６＋Ｙ、・ａを掛けるとＸ、＋
Ｘ、−ａになることは容易に計算できるので、この回路
が入力の除算を計算することが示される。Also, if you multiply the above division result by Y6+Y,・a, then X, +
Since it is easy to calculate that X, -a, it is shown that this circuit calculates the division of the inputs.
次に第２図に第１の請求項の他の実施例を示す。Next, FIG. 2 shows another embodiment of the first claim.
前記第１図の実施例はＣＦ （２）係数ｎ次既約多項式
の任意の根ａに対して構成したものであるが、特にａ”
＋ａ＝１、つまりＴ（ａ）＝１なる条件を付加すると、
第２図のようにも構成することができる。すなわち、図
において、Ｘ、ＹはＣＦ（２ｒ′）の入力元であり、そ
れぞれ第１図に示したＧＦ（２″）の入力元に対応する
ものであり、ＺはＧＦ（２ｎ ）の出力光である。９２
，９３，９４゜９５．９６はＧＦ（２ｎ ）加算器、８
６，８７゜８８．８９，９０．９１はＧＦ （２ｍ ）
乗算器、９７はＣＦ （２ｍ ）送元器、１００は入力
元を２乗して出力するＣＦ （２ｍ）２乗器、９８．９
９は入力元にノルムＮ （ａ）を掛けて出力するＣＦ（
２ａ）Ｎ（ａ）倍器である。The embodiment shown in FIG. 1 is constructed for any root a of an n-th degree irreducible polynomial with CF (2) coefficients, but in particular, a''
Adding the condition +a=1, that is, T(a)=1,
It can also be configured as shown in FIG. That is, in the figure, X and Y are the input sources of CF (2r'), which respectively correspond to the input sources of GF (2'') shown in Figure 1, and Z is the output of GF (2n). It is light.92
,93,94°95.96 is GF(2n) adder,8
6,87°88.89,90.91 is GF (2m)
Multiplier, 97 is a CF (2m) transmitter, 100 is a CF (2m) squarer that squares the input source and outputs it, 98.9
9 is the CF (
2a) N(a) Multiplier.
この第２図のガロア体ＧＦ（２ｎ）除算回路が、入力Ｘ
、＋ＸＢａおよびＹ、＋Ｙ、−ａから、その商である（
ｘｏ＋ｘｌ −ａ）／ （Ｙｏ＋Ｙ＋ ・ａ）を出力す
ることは第１図の場合と同様に示される。This Galois field GF(2n) division circuit in FIG.
, +XBa and Y, +Y, -a, its quotient (
Outputting xo+xl -a)/(Yo+Y+ .a) is shown in the same way as in FIG.
次に第２図のガロア体除算回路を、ｎ＝８の場合にゲー
ト回路として構成した例をあげる。ここではａとして、
Ｇ Ｆ （２）係数８次既約多項式ＸＩｌ＋Ｘ’＋Ｘ５
＋Ｘ’ ＋１の根を選ぶ。この時Ｔ （ａ）＝１である
。またｂ−ａ２３＠とおくと、ｂはＣＦ（２４）の原始
根となるので、Ｃ，Ｆ（２ｎ）の元Ｘｏ。Next, an example will be given in which the Galois field division circuit shown in FIG. 2 is configured as a gate circuit when n=8. Here, as a,
G F (2) Coefficient 8th order irreducible polynomial XIl+X'+X5
+X' Select the root of +1. At this time, T (a)=1. Also, if we set b-a23@, b becomes the primitive root of CF(24), so it is element Xo of C, F(2n).
Ｘ、、Ｘ、、Ｘユ＋ Ｙｏ ＋ Ｙｌ ＋ Ｙｔ ＋
Ｙ３ ＋ Ｚｏ＋Ｚ＋、Ｚｚ、ＺｉをＧＦ（２ｎ ）
のＧ Ｆ （２＞上の基底（１，ｂ、ｂ”、ｂ３）に関
して表現することにする。またこの時、ｂ’ ＋ｂ＋１
＝Ｏ，Ｎ（ａ）＝ｂ’＋ｉである。X,,X,,Xyu+Yo+Yl+Yt+
Y3 + Zo+Z+, Zz, Zi to GF (2n)
Let us express it in terms of the bases (1, b, b'', b3) on G F (2>
=O, N(a)=b'+i.
この場合、第２図におけるＧＦ（２ｎ″）乗算器８６．
８７．８Ｂ、８９，９０．９１は第４図のように構成で
きる。ここで２２はＯと１で表わされる０Ｆ（２ｎ）の
元で、これは０Ｆ（２ｎ）の元をＧＦ（２）上の基底（
１，ｂ、ｂ” 、ｂ３）について表現した係数であり、
ＣＦ （２ｎ）の入力元が２３はＧＦ（２ｎ）の元で、
ＣＦ （２ｎ）の入力元がは０と１で表わされるＧＦ（
２ｎ ）の元で、ＣＦ（２４）が出力光Σｚ、−ｂ”と
なることを示す。In this case, the GF(2n'') multiplier 86 in FIG.
87.8B, 89, and 90.91 can be configured as shown in FIG. Here, 22 is an element of 0F(2n) represented by O and 1, which means that the element of 0F(2n) is a base on GF(2) (
1, b, b'', b3),
The input source of CF (2n) is 23, which is the source of GF (2n).
The input source of CF (2n) is GF (
2n), CF(24) becomes the output light Σz,-b''.
２５は排他的論理和ゲート（以下、ＸＯＲゲートという
）、２６は論理積ゲート（以下、ＡＮＤゲートという）
、２７は論理和ゲート（以下、ＯＲゲートという）であ
り、この回路において出力光が入力元の積であることは
容易に知られる。25 is an exclusive OR gate (hereinafter referred to as XOR gate), 26 is an AND gate (hereinafter referred to as AND gate)
, 27 are logical sum gates (hereinafter referred to as OR gates), and it is easily known that in this circuit the output light is the product of the input sources.
また、第２図におけるＣ、Ｆ（２ｍ）加算器９２゜９３
．９４，９５．９６は第５図のように構成できる。ここ
で、２Ｂ、２９．３０は前述した入力元および出力光で
あり、それぞれＧＦ（２ｎ）の元ることを示し、２９は
ＧＦ（２ｎ）の入力元がしている。３１はＸＯＲゲート
であり、この回路において出力光が入力元の和であるこ
とは容易に知られる。Also, C, F (2m) adders 92°93 in FIG.
．． 94, 95, and 96 can be configured as shown in FIG. Here, 2B and 29.30 are the above-mentioned input source and output light, respectively indicating the source of GF (2n), and 29 is the input source of GF (2n). 31 is an XOR gate, and it is easily known that the output light in this circuit is the sum of the input sources.
また、第２図におけるＧＦ（２ｎ）２乗器１００とする
ＧＦ（２ｎ）の元ＸＯ＋ ｘｌ Ｘｚ＋ Ｘ３
をとするＧＦ（２ｎ）の元ＺＯ＋ Ｚｌ 、Ｚｚ、Ｚ
３を出力光３３としてＸＯＲゲートで構成され、第５（
２４）の元ＸＯ＋ Ｘｌ＋ Ｘｔ ＋ Ｘｓを入
力元とし、の元Ｚ Ｏ＋ Ｚ Ｉ ＋ Ｚ Ｚ ＋
２３を出力光としてＸＯＲゲートで構成された第２
図におけるＧＦ（２ｎ）Ｎ （ａ）倍器９８，９９であ
る。In addition, the element XO+ xl Xz+ X3 of GF(2n), which is the GF(2n) squarer 100 in FIG.
The element ZO+ Zl of GF(2n) with , Zz, Z
3 as the output light 33, the fifth (
24) The element XO+ Xl+ Xt + Xs is the input source, and the element Z O+ Z I + Z Z +
23 is the output light, and the second one is composed of an XOR gate.
GF(2n)N (a) Multipliers 98 and 99 in the figure.
第１０図は第２図におけるＧＦ （２ｎ″）送元器９７
で、ＧＦ（２ｍ）の元ＸＯ＋ ＸＩ ＋ ｘｚ ＋
Ｘ３を入力元、Ｚｏ＋ Ｚｌ ＋ Ｚｔ＋
Ｚ３を出力光としたとき、第１０図（ａ）はｚａ、（ｂ
）はｚ、、（ｃ）はＺｚ、（ｄ）は２．をそれぞれ次の
論理式より構成した回路である。Figure 10 shows the GF (2n'') transmitter 97 in Figure 2.
So, the original XO + XI + xz + of GF (2m)
Input source X3, Zo+ Zl + Zt+
When Z3 is the output light, Fig. 10(a) shows za, (b
) is z, (c) is Zz, (d) is 2. The circuit is constructed from the following logical formulas.
Ｚｏ ＝ｘｏ＋Ｘｌ＋Ｘｚ＋ｘ３＋Ｘｏ−ｘｚ＋Ｘ＋・
ＸｌｌＸｏ−Ｘｉ−ＸｌｌＸＢＸｚ−Ｘ３
Ｚｌ ＝Ｘ：ｌ＋Ｘｏ−Ｘ＋＋Ｘｏ−Ｘｔ＋Ｘｒ−Ｘｓ
＋Ｘｏ・ｘｌ・ｘ３
Ｚ、＝Ｘ、十Ｘ、±ＸＯ・χ１＋ｘ＋＋・ｘｚ＋Ｘｏ−
ＸｌｌＸｏ１Ｘｒｘ３
Ｚｓ ＝ｘ、＋Ｘ２＋Ｘｚ＋Ｘ６−ＸＩ＋Ｘｏ−Ｘｌｌ
Ｘ６−Ｘ３＋Ｘｏ−Ｘｚ・ｘ３
ここで、Ｘｉ 、ｚｊ（ｉ＋ Ｊ ＝＝Ｑ、 １＋
２１３）はそれぞれＯまたはｌを表わす。これは入力元
がＧＦ二二で上記論理演算はＣＦ （２）上のものであ
り、従って和はＸＯＲゲート、積はＡＮＤゲートで実現
できる。Zo =xo+Xl+Xz+x3+Xo-xz+X+・
XllXo-Xi-XllXBXz-X3 Zl =X:l+Xo-X+++Xo-Xt+Xr-Xs
+Xo・xl・x3 Z, =X, 10X, ±XO・χ1+x++・xz+Xo−
XllXo1Xrx3 Zs =x, +X2+Xz+X6-XI+Xo-Xll
X6-X3+Xo-Xz・x3 Here, Xi, zz(i+ J ==Q, 1+
213) represents O or l, respectively. The input source is GF22 and the above logical operation is on CF (2), so the sum can be realized by an XOR gate and the product by an AND gate.
次に第２の請求項における発明の一実施例について説明
する。第３図は、ｎを偶数とするガロア体ＧＦ（２）係
数ｎ次既約多項式の任意の根ａ（ａはＧＦ（２ｍ）の元
でもある）をａ” ＋ａ＝１となるように選択するとき
、つまりｎ＝２ｍとなる部分体ＧＦ（２″″）のトレー
スＴ（ａ）＝１とするときの部分体ＣＦ （２ｎ″）の
演算器で構成したＧＦ（２ｎ）の乗除算共用回路である
。Next, an embodiment of the invention in the second claim will be described. In Figure 3, an arbitrary root a (a is also an element of GF(2m)) of an n-th degree irreducible polynomial with Galois field GF(2) coefficients where n is an even number is selected so that a'' + a = 1. When the trace T(a) of the subfield GF(2"") where n=2m is set, T(a)=1, the multiplication/division shared use of the subfield CF(2n) composed of the arithmetic units of the subfield CF(2n") It is a circuit.
図において、ｘ、ｙ、ｚはＧＦ（２′１）の入力元およ
び出力光であり、前述した第１の請求項における発明の
ときと同様に機能する。また、１はｃ Ｆ （２″）入
力乗算手段、２はＯＦ （２ｍ ）逆元手段、３はＧＦ
（２ｍ）出力乗算手段であり、第１の請求項における発
明のときと同様に機能する。In the figure, x, y, and z are the input source and output light of GF (2'1), which function in the same manner as in the invention in the first claim described above. Also, 1 is cF (2″) input multiplication means, 2 is OF (2m) inverse element means, and 3 is GF
(2m) Output multiplication means, which functions in the same manner as in the invention in the first claim.
さらに、５，６，７，８．９はＧＦ（２ｍ）の加算器で
、１０，１１，１２．１３，１４．１５はＧＦ（２ｍ）
乗算器で、１６はＣＦ （２ｍ ）逆元器、１７はＧＦ
（２″１）２乗器、１８．１９はＣＦ（２ｍ）Ｎ （ａ
）倍器である。４はスイッチ手段としてのスイッチＳで
あり、ハイレベル（以下、“Ｈ”または“Ｈ″レベルい
う）のとき乗算、ローレベル（以下、“Ｌ”または“Ｌ
″レベルいう）のとき除算を回路へ指示できる。２１は
前記ＧＦ（２″）送元回路の出力を入力し、スイッチＳ
＝“Ｈ”のとき、ＧＦ（２ｍ）の単位元を出力し、Ｓ−
“Ｌ”のとき、入力をそのまま出力するＧＦ（２ｎ）選
択器であり、２０は入力元２２．２３に対し、スイッチ
Ｓ＝”Ｈ”のとき、出力光２４へ入力元２２゜２３の和
を、出力光２５へ入力元２２を出力し、ｓ＝’“Ｌ”の
とき、出力光２４へ入力元２２を、出力光２５へ入力元
２２．２３の和を出力するＧＦＣ２ｍ″）加算出力選択
器である。Furthermore, 5, 6, 7, 8.9 are GF (2m) adders, and 10, 11, 12.13, 14.15 are GF (2m) adders.
Multiplier, 16 is CF (2m) inverter, 17 is GF
(2″1) squarer, 18.19 is CF(2m)N (a
) is a multiplier. 4 is a switch S as a switch means, which performs multiplication when the high level (hereinafter referred to as "H" or "H" level) and low level (hereinafter referred to as "L" or "L" level).
``level''), division can be instructed to the circuit. 21 inputs the output of the GF (2'') source circuit, and switches S
= “H”, the identity element of GF (2m) is output and S-
It is a GF (2n) selector that outputs the input as it is when it is "L", and 20 is the input source 22.23, and when the switch S is "H", the sum of the input sources 22 and 23 is sent to the output light 24. , the input source 22 is output to the output light 25, and when s='L, the input source 22 is output to the output light 24, and the sum of the input sources 22 and 23 is output to the output light 25.GFC2m'') Addition output It is a selector.
次に第２の請求項の実施例による動作について以下説明
する。スイッチＳ＝“Ｈ” （乗算指示）の場合ＧＦ（
２ｎ″）加算器５は入力元Ｘｏ、Ｘ＋を加えて元Ｘ、＋
Ｘ、を出力する。ＧＦ（２ｎ″）加算出力選択器２０は
、入力元２２．２３つまりＹＯ＋Ｙ、に対して、出力光
２４にｙ、＋ｙ、 、出力光２５にＹｏを出力する。Ｏ
Ｆ （２ｎ″）乗算器１０は前記ＧＦ（２ｍ）加算器５
の出力および前記ＧＦ（２ｍ）加算出力選択器２０の出
力光２４を入力して元（ＸＯ＋Ｘ＋）−（ＹＯ＋ＹＩ）
を出力し、ＣＦ（２ｍ）乗算器１１は入力元Ｘ０および
前記ＧＦ（２ｍ）加算出力選択器２０の出力光２５を入
力して元Ｘ−’Ｙｏを出力し、ＧＦ（２ｍ ）Ｎ（ａ）
倍器１８は入力元Ｘ Ｉ、 Ｙ ＋を乗算するＧＦ（２
ｍ）乗算器１２の出力光に対し、ＧＦ（２ｎ）のノルム
Ｎ （ａ）と乗算して元Ｘ、・Ｙｌ ・Ｎ（ａ）を出力
する。０Ｆ（２ｎ）加算器７は前記ＧＦ（２ｎ″）乗算
器１０の出力光および前記ＧＦ（２ｎ″）乗算器１１の
出力光を入力して元Ｘ０・Ｙ＠＋、（Ｘｌｌ ＋ Ｘｌ
）（Ｙｏ ＋Ｙ、）を出力し、ＧＦ（２ｍ）加算器８
は前記ＧＦ（２″）乗算器１１の出力光および前記ＧＦ
（２ｎ″）Ｎ（ａ）倍器の出力光を入力して元Ｘ０・Ｙ
、＋Ｘ、−Ｙ、’ Ｎ（ａ）を出力する。Next, the operation according to the embodiment of the second claim will be explained below. When switch S is “H” (multiplication instruction), GF (
2n'') Adder 5 adds input elements Xo, X+ to form elements X, +
Outputs X. The GF(2n'') addition output selector 20 outputs y, +y, to the output light 24, and Yo to the output light 25 for the input source 22.23, that is, YO+Y.
The F(2n″) multiplier 10 is the same as the GF(2m) adder 5.
By inputting the output of
The CF(2m) multiplier 11 inputs the input source X0 and the output light 25 of the GF(2m) addition output selector 20, outputs the element X-'Yo, and GF(2m)N(a )
The multiplier 18 multiplies the input sources X I, Y + by GF(2
m) Multiply the output light of the multiplier 12 by the norm N(a) of GF(2n) to output the element X,.Yl.N(a). The 0F(2n) adder 7 inputs the output light of the GF(2n'') multiplier 10 and the output light of the GF(2n'') multiplier 11 to form the element X0.Y@+, (Xll + Xl
)(Yo +Y,), and GF(2m) adder 8
is the output light of the GF(2″) multiplier 11 and the GF
(2n″)N(a) Input the output light of the doubler and form the original X0・Y
, +X, -Y,' Outputs N(a).
このときＧＦ（２ｎ）逆元手段による演算は実行される
が、前記スイッチＳより乗算指示がされてイルため、（
、Ｆ（２ｎ）選択器２１はＧＦ（２ｎ）の単位元を前記
ＧＦ（２ｎ）逆元手段の出力とは無関係に出力する。At this time, the calculation by the GF(2n) inverse element means is executed, but since the multiplication instruction is issued from the switch S, (
, F(2n) selector 21 outputs the identity element of GF(2n) regardless of the output of the GF(2n) inverse element means.
さらにＣ；Ｆ（２ｎ″）乗算器１４は前記ＣＦ（２１１
）加算器８の出力光および前記ＧＦ（２ｎ″）選択器２
１から出力された単位元を入力して、出力光Ｚ０＝Ｘｏ
−Ｙｏ ＋ＸＩ−Ｙｌ −Ｎ（ａ）を出力し、ＣＦ（２
１）乗算器１５により、前記ＣＦ（２°）加算器７の出
力光および前記０Ｆ（２ｎ）選択器２１から出力される
単位元を入力して、出力光Ｚ、＝Ｘ、・Ｙ ｏ ＋ （
Ｘ ｏ ＋ Ｘ ＋）・ （Ｙｏ＋Ｙ＋）を出力し、乗
算結果
Ｚ＝（Ｘｏ−Ｙｏ＋Ｘ＋−Ｙｌ・Ｎ（ａ））＋ （Ｘ、
、ＹＯ＋（ＸＯ＋ＸＩ）、（Ｙ６＋ＹＩ）ｌ ＝ａを得
る。Furthermore, the C;F(2n″) multiplier 14
) Output light of the adder 8 and the GF(2n'') selector 2
Input the identity element output from 1 and output light Z0=Xo
-Yo +XI-Yl -N(a) is output, CF(2
1) The multiplier 15 inputs the output light of the CF (2°) adder 7 and the identity element output from the 0F (2n) selector 21, and outputs the output light Z, = X, ·Y o + (
Outputs X o +
, YO+(XO+XI), (Y6+YI)l =a are obtained.
スイッチＳ＝”Ｌ” （除算指示）の場合、前述したＧ
Ｆ（２ｎ）乗算手段の動作は同じであるが、ＧＦ（２°
）加算出力選択器２０の出力光２４にＹｏ、出力光２５
にＹ、＋Ｙ、を出力するようになり、ＧＦ（２ｎ）加算
器７の出力光は、ｘ、−ｙ。When switch S is “L” (division instruction), the above-mentioned G
The operation of the F(2n) multiplier is the same, but GF(2°
) Yo to output light 24 of addition output selector 20, output light 25
The output light of the GF(2n) adder 7 is x, -y.
＋Ｘ、 ・Ｙｌとなり、ＧＦ（２ｍ）加算器８の出力
光はＸＯ，（ＹＯ＋ＹＩ）＋Ｘ１．Ｙ１．Ｎ（ａ）とな
る。+X, ・Yl, and the output light of the GF (2m) adder 8 becomes XO, (YO+YI)+X1. Y1. N(a).
ＣＦ（２“）加算器６は入力元Ｙ０．Ｙ＋を加算し、元
Ｙ、＋Ｙ、を出力する。ＧＦ（２ｍ）乗算器１３は入力
元Ｙ０および前記ＧＦ（２ｍ）加算器６の出力光を入力
し、元Ｙ ｏ （Ｙ ｅ ＋ Ｙ Ｉ）を出力する。The CF(2") adder 6 adds the input source Y0.Y+ and outputs the element Y, +Y. The GF(2m) multiplier 13 adds the input source Y0 and the output light of the GF(2m) adder 6. is input, and the element Y o (Y e + Y I) is output.
ＣＦ（２ｍ ）Ｎ（ａ）倍器１９は、入力元Ｙ、を２乗
する０Ｆ（２“）２乗器１７の出力光を入力し、元Ｙ
＋ ” ・Ｎ （ａ）を出力する。ＧＦ（２ｎ″）逆元
器１６は、前記ＧＦ（２ｍ）乗算器１３の出力光および
前記ＧＦ（２ｎ″）Ｎ（ａ）倍器１９の出力光の和をと
るＧＦ（２ｎ″）加算器９の出力光を入力し、送元［Ｙ
ｏ・（Ｙｅ＋Ｙ＋）＋Ｙ＋”・Ｎ（ａ））−’を出力す
るが、この場合（Ｓ−“Ｌ″の場合）、ＧＦ（２ｍ ）
選択器は前記ＣＦ（２ｍ）逆元器１６の出力光をそのま
ま出力し、前記ＧＦ（２ｍ）出力乗算手段により前述し
た第１の請求項におけるガロア体除算回路と同様の除算
結果、つまり
ｙ＊ｉｙｏ＋ｙ＋） ＋Ｙ＋’Ｎ（ａ）を得る。また、
上記除算結果にＹ ｏ ＋ Ｙ ＋・ａを掛けるとＸ６
＋Ｘ、・ａになることは容易に計算できるので、この回
路が入力の除算を計算することが示される。The CF(2m)N(a) multiplier 19 inputs the output light of the 0F(2") squarer 17 that squares the input source Y, and
+ ”・N (a). The GF(2n″) inverter 16 outputs the output light of the GF(2m) multiplier 13 and the output light of the GF(2n″)N(a) multiplier 19. The output light of the GF(2n'') adder 9 which takes the sum of the transmission source [Y
o・(Ye+Y+)+Y+"・N(a))-' is output, but in this case (S-"L"), GF (2m)
The selector outputs the output light of the CF(2m) inverter 16 as it is, and uses the GF(2m) output multiplication means to produce a division result similar to the Galois field division circuit in the first aspect, that is, y*. iyo+y+) +Y+'N(a) is obtained. Also,
Multiplying the above division result by Y o + Y +・a gives X6
Since it is easy to calculate that +X,·a, it is shown that this circuit calculates the division of the input.
次に第２図のガロア体除算回路と同様にｎ＝８の場合に
ゲート回路として構成した例をあげる。Next, an example will be given in which the circuit is configured as a gate circuit when n=8, similar to the Galois field division circuit shown in FIG.
ここではａとして、ＧＦ（２）係数８次既約多項式Ｘ８
＋Ｘ’＋Ｘ５＋Ｘ’ ＋ １の根を選ぶ。この時Ｔ（ａ
）＝１．である。またｎ＝ａ２ｆｆ１１ とおくと、ｂ
はＣＦ （２ｎ）の原始根となるので、ＧＦ（２ｎ ）
の元Ｘｏ、Ｌ 、Ｘ！、Ｘ３．ＹＯ，Ｙｌ 、Ｙｚ。Here, as a, GF(2) coefficient 8th order irreducible polynomial X8
Select the root of +X'+X5+X'+1. At this time T(a
)=1. It is. Also, if we set n=a2ff11, then b
is the primitive root of CF (2n), so GF(2n)
Former Xo, L, X! ,X3. YO, Yl, Yz.
Ｙ３．Ｚ−、Ｚｌ 、Ｚｔ、ＺｓをＧＦ（２ｎ ）の０
Ｆ（２）上の基底（１，ｂ、 ｂ” 、 ｂ” ）
に関して表現することにする。またこの時、ｂ’十ｂ＋
１＝Ｏ，Ｎ（ａ）−ｂ″＋１である。Y3. Z-, Zl, Zt, Zs are 0 of GF(2n)
Basis on F(2) (1, b, b”, b”)
I will express it in terms of At this time, b' ten b +
1=O, N(a)-b″+1.
この場合、前述した第１の請求項のときと同様に、第３
図のガロア体乗除算共用回路におけるＣＦ（２°）乗算
器！０，１１，１２，１３，１４゜１５は第４図、ＧＦ
（２ｍ）加算器５，６，７，８゜９は第５図、ＣＦ（２
ｍ ）２乗器１７は第５図、ＯＦ （２ｍ）Ｎ（ａ）倍
器１Ｂ、１９は第７図、ＣＦ（２ｍ）逆元器１６は第１
０図のように構成されている。In this case, as in the case of the first claim mentioned above, the third claim
CF (2°) multiplier in the Galois field multiplication/division shared circuit shown in the figure! 0, 11, 12, 13, 14°15 is Fig. 4, GF
(2m) Adders 5, 6, 7, 8゜9 are shown in Fig. 5, CF (2m)
m) squarer 17 is shown in Figure 5, OF (2m)N(a) multiplier 1B, 19 is shown in Figure 7, CF (2m) inverter 16 is shown in Figure 1.
It is configured as shown in Figure 0.
また、第８図は第２図におけるＣＦ（２＠）加算出力選
択器２０で、Ａ、Ｂを（：、Ｆ （２ｍ）の入力元とし
、ＣＤ＠ＧＦ（２ｎ ）の出力光として、ＸＯＲゲート
、ＡＮＤゲート、否定ゲート（以下、ＮＯＴゲートとい
う）により、
スイッチＳが″Ｈ’レベルのとき、Ｃ＝Ａ＋Ｂ。In addition, FIG. 8 shows the CF(2@) addition output selector 20 in FIG. When the switch S is at the "H" level by the gate, AND gate, and NOT gate (hereinafter referred to as NOT gate), C=A+B.
Ｄ＝Ａ “Ｌ”レベルのとき、Ｃ＝Ａ。D=A When at “L” level, C=A.
Ｄ＝Ａ＋Ｂ となるように構成されている。D=A+B It is configured so that.
第９図は第２図におけるＧＦ（２ｍ）選択器２１（２４
）の元ＸＯ＋Ｘ１．Ｘｚ、Ｘ３を入力元とし、ＣＦの元
ｚｏ、Ｚ＋＋ Ｚｚ＋ Ｚｓを出力光として、ＯＲゲー
ト、ＡＮＤゲート、ＮＯＴゲートにより、スイッチＳが
“Ｈ”レベルのとき、
Ｚｅ＝１．Ｚ＋＝Ｚｚ−Ｚｓ＝０
“Ｌ”レベルのとき、
ｘ ＝ ＝Ｚ 五（ｔ ＝Ｏ＋ １＋ ２．３）
となるように構成されている。FIG. 9 shows the GF (2m) selector 21 (24) in FIG.
) of the original XO+X1. With Xz and X3 as input sources and CF elements zo and Z++ Zz+ Zs as output light, when switch S is at "H" level by OR gate, AND gate, and NOT gate, Ze=1. Z+=Zz-Zs=0 When at “L” level, x==Z5(t=O+1+2.3)
It is configured so that
以上のように、この発明によれば、ＧＦ（２ｎ）の乗除
算共用回路を部分体ＣＦ（２ｍ）の演算器で構成したの
で、従来のシフトレジスタを用いた乗算回路や、逆元Ｒ
ＯＭを用いた除算回路に比べて高速で、ハードウェア量
を減少できるとともに、スイッチ手段の切換指示により
乗算および除算回路の共用を可能にする効果がある。As described above, according to the present invention, the multiplication/division shared circuit of GF(2n) is configured with the arithmetic unit of the subfield CF(2m).
Compared to a division circuit using an OM, it is faster and the amount of hardware can be reduced, and the multiplication and division circuits can be shared by switching instructions from the switch means.
第１図はこの発明の一実施例によるＧＦ（２ｍ）の除算
回路、第２図はこの発明の他の実施例によるＧＦ（２ｍ
）の除算回路、第３図はこの発明のさらに他の実施例に
よるＧ Ｆ （２ｎ）の乗除算共用回路、第４図はＧ
Ｆ （２ｎ）乗算器を示す論理回路、第５図はＧＦ（２
ｎ）加算器を示す論理回路、第６図はＧＦ（２ｎ ）２
乗器を示す論理回路、第７図は０Ｆ（２ｎ ）Ｎ（ａ）
倍器を示す論理回路、第８図はＧＦ（２ｎ ）加算出力
選択器を示す論理回路、第９図はＧＦ（２ｎ）選択器を
示す論理回路、第１０図（ａ）から（ロ）までは、ＧＦ
（２ｎ）逆元器を示す論理回路、第１１図は従来の乗算
回路の動作を示す説明図、第１２図は従来の乗算回路、
第１３図は従来のＣＦ（２＠）除算回路である。
１はＧＦ（２ｍ）入力乗算手段、２はＧＦ（２ｍ）送元
手段、３は０Ｆ（２ｎ）出力乗算手段、４はスイッチＳ
（スイッチ手段）、２１はＧＦ（２ｎ）選択器である。
なお、図中、同一符号は同一、又は相当部分を示す。
特許出願人 三菱電機株式会社
（外２名］
×
第
日
図
第９
図
ＱＮ １ｌＩＮ Ｏ−０１’１
ｘｘ ｘ ｘ ｘｘ ｘｘFIG. 1 shows a GF (2m) division circuit according to an embodiment of the present invention, and FIG. 2 shows a GF (2m) division circuit according to another embodiment of the present invention.
), FIG. 3 shows a G F (2n) multiplication/division shared circuit according to yet another embodiment of the present invention, and FIG. 4 shows a G
A logic circuit showing a F(2n) multiplier, FIG.
n) Logic circuit showing an adder, Figure 6 shows GF(2n)2
Logic circuit showing multiplier, Figure 7 is 0F(2n)N(a)
Logic circuit showing a multiplier, Figure 8 is a logic circuit showing a GF (2n) addition output selector, Figure 9 is a logic circuit showing a GF (2n) selector, Figures 10 (a) to (b) is GF
(2n) A logic circuit showing an inverter, FIG. 11 is an explanatory diagram showing the operation of a conventional multiplication circuit, FIG. 12 is a conventional multiplication circuit,
FIG. 13 shows a conventional CF(2@) division circuit. 1 is GF (2m) input multiplication means, 2 is GF (2m) sending means, 3 is 0F (2n) output multiplication means, 4 is switch S
(switch means), 21 is a GF(2n) selector. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Patent applicant Mitsubishi Electric Corporation (2 others) × Date Figure 9 Figure QN 1lIN O-01'1 xx x x xx xx xx
Claims (2)
びＹを入力元として積Ｘ・Ｙを出力し、かつｎ＝２ｍと
なるガロア体ＧＦ（２＾ｎ）の部分体ＧＦ（２＾ｍ）の
演算器で構成されたＧＦ（２＾ｎ）入力乗算手段と、入
力元Ｙの２乗の逆元１／Ｙ＾２を出力し、かつ部分体Ｇ
Ｆ（２＾ｍ）の演算器で構成されたＧＦ（２＾ｎ）逆元
手段と、前記ＧＦ（２＾ｎ）入力乗算手段の出力と、前
記ＧＦ（２＾ｎ）逆元手段の出力とを乗算し、かつ部分
体ＧＦ（２＾ｍ）の演算器で構成されたＧＦ（２＾ｎ）
出力乗算手段とを備えたガロア体除算回路。(1) A subfield of the Galois field GF(2^n) where n is an even number, the elements X and Y of the Galois field GF(2^n) are used as input sources, the product X and Y is output, and n = 2m. A GF(2^n) input multiplication means composed of GF(2^m) arithmetic units, outputs an inverse element 1/Y^2 of the square of the input source Y, and a subfield G
GF(2^n) inverse element means composed of F(2^m) arithmetic units, the output of the GF(2^n) input multiplication means, and the output of the GF(2^n) inverse element means. GF(2^n) which is multiplied by
a Galois field division circuit comprising output multiplication means;
元として積Ｘ・Ｙを出力し、かつ部分体ＧＦ（２）の演
算器で構成されたＧＦ（２＾ｎ）入力乗算手段と入力元
Ｙの２乗の逆元１／Ｙ＾２を出力し、かつ部分体ＧＦ（
２＾ｍ）の演算器で構成されたＧＦ（２＾ｎ）逆元手段
と、乗算出力か除算出力かを選択指示するスイッチ手段
と、前記ＧＦ（２＾ｎ）逆元手段の出力１／Ｙ＾２を入
力し、前記スイッチ手段の指示による乗算指示の場合、
ＧＦ（２＾ｍ）の単位元を出力し、除算指示の場合、入
力１／Ｙ＾２を出力するＧＦ（２＾ｍ）選択器と、前記
ＧＦ（２＾ｎ）入力乗算手段の出力と、前記ＧＦ（２＾
ｍ）選択器の出力とを乗算し、かつ部分体ＧＦ（２＾ｍ
）の演算器で構成されたＧＦ（２＾ｎ）出力乗算手段と
を備えたガロア体乗除算共用回路。(2) A GF(2^n) input that outputs the product X and Y using the elements X and Y of the Galois field GF(2^n) as input sources, and is configured with the arithmetic unit of the subfield GF(2). A multiplier and an inverse element 1/Y^2 of the square of the input element Y are output, and the subfield GF (
GF(2^n) inverse element means composed of arithmetic units of 2^m), switch means for selectively instructing multiplication output or division output, and output 1/ of said GF(2^n) inverse element means. If Y^2 is input and the multiplication instruction is given by the instruction from the switch means,
A GF(2^m) selector that outputs the identity element of GF(2^m) and outputs input 1/Y^2 in the case of a division instruction, and an output of the GF(2^n) input multiplication means. , said GF(2^
m) Multiply by the output of the selector and subfield GF(2^m
A Galois field multiplication/division shared circuit comprising a GF(2^n) output multiplication means constituted by an arithmetic unit of ).
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|---|---|---|---|
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| JP12515288 | 1988-05-23 | ||
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| JP2641285B2 JP2641285B2 (en) | 1997-08-13 |
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ID=26370829
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| Publication number | Publication date |
|---|---|
| JP2641285B2 (en) | 1997-08-13 |
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