JP3280470B2 - Error correction circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、αをｍ次のガロア拡大
体ＧＦ（２^m）の原始元とし、α，α³を根にもつ２重誤
り訂正（ｎ，ｋ）ＢＣＨ符号の復号を行うための誤り訂
正回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the decoding of a double error-correcting (n, k) BCH code having α as a primitive element of the Galois extension field GF (2 ^m ) of order ^m and α and α ³ as roots. And an error correction circuit for performing the correction.

【０００２】[0002]

【従来の技術】ｔビット訂正ＢＣＨ（Bose-Chauduri-Ho
cqenghem Codes）符号のパラメータに関して、符号長ｎ
は、 ｎ ＝ ２^m − １ …（１） であり、情報数ｋは、 ｋ ≧ ｎ − ｍｔ …（２） であり、このような符号長ｎ、情報数ｋのＢＣＨ符号
は、（ｎ，ｋ）ＢＣＨ符号と呼ばれる。2. Description of the Related Art A t-bit corrected BCH (Bose-Chauduri-Ho)
cqenghem Codes) For code parameters, code length n
Is n = 2 ^m -1 (1), the number of information k is k ≧ n-mt (2), and the BCH code of such a code length n and the number of information k is (n, k) Called BCH code.

【０００３】誤り訂正符号の中でも、ＢＣＨ符号は、実
用上、極めて重要なものであり、通信、記録分野に多く
用いられている。その中でも特に２重誤り訂正符号は、
復号の際に用いる誤り位置多項式の係数とシンドローム
の関係が明らかにされており、ハード化の検討が比較的
容易である。しかしその復号には、ガロア体上での加
算、乗算、除算なの演算が必要であるので、先行技術で
は、（ａ）べき数←→ベクトル表現、逆元などをリード
オンリメモリに記憶させておき、外部からアクセスする
構成、または（ｂ）シンドロームと誤りの位置を表に求
め、同様にリードオンリメモリを外部からアクセスする
構成が実現されている。このような先行技術では、ハー
ド化する場合、リードオンリメモリに多くのメモリ容量
を必要とし、訂正数に対しコストが多くかかることにな
る。[0003] Among error correction codes, the BCH code is extremely important in practical use, and is widely used in the fields of communication and recording. Among them, the double error correction code is
The relationship between the error locator polynomial coefficient used in decoding and the syndrome has been clarified, and it is relatively easy to consider hardware. However, the decoding requires addition, multiplication, and division operations on the Galois field. Therefore, in the prior art, (a) exponent ← → vector representation, inverse element, etc. are stored in a read-only memory. , An external access, or (b) a configuration in which a syndrome and an error position are obtained in a table and the read-only memory is accessed from the outside in the same manner. In such prior art, when hardware is used, a large memory capacity is required for the read-only memory, and the cost is high relative to the number of corrections.

【０００４】たとえば図１９の先行技術では、ＢＣＨ符
号信号がライン１から与えられるシンドロームＳ１のレ
ジスタ２と、シンドロームＳ３のレジスタ３と、リード
オンリメモリ４とが備えられ、その受信されたＢＣＨ符
号信号をストアするデータレジスタ５が備えられ、訂正
後のＢＣＨ符号信号を導出する排他的論理和ゲート回路
６が備えられる。このような図１９に示される先行技術
では、前述の先行技術（ｂ）を実現するものであって、
上述のようにリードオンリメモリ４のメモリ容量を大き
くする必要があるという問題がある。For example, in the prior art shown in FIG. 19, a register 2 of a syndrome S1 to which a BCH code signal is supplied from a line 1, a register 3 of a syndrome S3, and a read-only memory 4 are provided, and the received BCH code signal is provided. Is provided, and an exclusive OR gate circuit 6 for deriving a corrected BCH code signal is provided. The prior art shown in FIG. 19 realizes the above-described prior art (b),
As described above, there is a problem that the memory capacity of the read-only memory 4 needs to be increased.

【０００５】[0005]

【発明が解決しようとする課題】本発明の目的は、ガロ
ア拡大体ＧＦ（２^m ）上の加算、乗算、除算などの操作
が簡単な構成で実現することができるようにした誤り訂
正回路を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide an error correction circuit capable of realizing operations such as addition, multiplication and division on a Galois extended field GF (2 ^m ) with a simple configuration. To provide.

【０００６】また従来から、誤り位置の導出には、チエ
ン探索法が用いられており、この方法を実現する構成で
は、外部クロック信号を必要とし、したがってリアルタ
イム処理ができないという問題がある。Conventionally, a chain search method has been used to derive an error position. In a configuration for realizing this method, there is a problem that an external clock signal is required and real-time processing cannot be performed.

【０００７】また本発明の目的は、ＢＣＨ符号信号の読
み込みと同時に誤り位置の探索が可能になるようにした
誤り訂正回路を提供することである。It is another object of the present invention to provide an error correction circuit which can search for an error position while reading a BCH code signal.

【０００８】[0008]

【課題を解決するための手段】本発明は、（ａ）ＢＣＨ
符号信号を（ｘ−α）によって割り算して第１シンドロ
ームＳ１を求める第１シンドロームレジスタ９と、 （ｂ）前記ＢＣＨ符号信号を（ｘ−α³ ）による割り算
を行って第２シンドロームＳ３を求める第２シンドロー
ムレジスタ１０と、 （ｃ）誤り位置多項式の係数導出回路１２であって、 （ｃ１）αをｍ次のガロア拡大体ＧＦ（２^m）の原始元
とし、α，α³を根にもつ２重誤り訂正（ｎ，ｋ）ＢＣ
Ｈ符号の復号において、（２^m −１）個の第１α乗算器
ＭＸ１〜ＭＸｉを直列につなぎ、初段の第１α乗算器Ｍ
Ｘ１にα⁰を与えることによって、ＧＦ（２^m）の元α〜
α（２^m−１）（以下、αの（２^m−１）乗を表す）を作
成する元作成回路１９と、 （ｃ２）第１シンドロームＳ１と元作成回路１９の出力
とに応答し、Ｓ１α〜Ｓ１α（２^m−１）を求めるべき
乗回路２１であって、（２^m−１）個の第１加算器ＡＤ
０〜ＡＤｉを有し、各加算器ＡＤ０〜ＡＤｉは、Ｓ１の
各ビットａ０〜ａ３と、α１〜α（２^m−１）の各ビッ
トｂ０〜ｂ３とが与えられる第１排他的論理和ゲートＥ
Ｒ０〜ＥＲ３と、これらの第１排他的論理和ゲートＥＲ
０〜ＥＲ３の出力が与えられる第１ＮＡＮＤゲートＧ０
とを有し、各第１加算器ＡＤ０〜ＡＤｉは、出力Ｌ０〜
Ｌｉを導出するべき乗回路２１と、 （ｃ３）第１シンドロームＳ１とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第１乗算回路２３であって、
（２^m−１）個の第２α乗算器ＭＸ１１〜ＭＸ１ｉを直
列につなぎ、初段の第２α乗算器ＭＸ１１に第１シンド
ロームＳ１を与える第１乗算回路２３と、 （ｃ４）第１乗算回路２３の結果と、べき乗回路２１の
結果とに基づいて、Ｓ１² を求めるＳ１²サーチ回路２
２であって、各第２α乗算器ＭＸ１１〜ＭＸ１ｉの出力
と、べき乗回路２１の各第１加算器ＡＤ０〜ＡＤｉの出
力Ｌ０〜Ｌｉとが、与えられる第１ＡＮＤゲートＧ１０
〜Ｇ１ｉと、第１ＡＮＤゲートＧ１０〜Ｇ１ｉの出力が
与えられ、Ｓ１²を出力する第２排他的論理和ゲートＥ
Ｒ１０とを有するＳ１²サーチ回路２２と、 （ｃ５）Ｓ１の逆元を求める逆元サーチ回路２５であっ
て、（２^m−１）個の第３排他的論理和ゲートＥＲ３０
〜ＥＲ３ｉであって、各第３排他的論理和ゲートＥＲ３
０〜ＥＲ３ｉには、α⁰と、第１乗算回路２３の第２乗
算器ＭＸ１１〜ＭＸ１ｉの出力とが与えられる第３排他
的論理和ゲートＥＲ３０〜ＥＲ３ｉと、第３排他的論理
和ゲートＥＲ３０〜ＥＲ３ｉの各出力の全ビットが論理
「０」となることを検出するＮＡＮＤゲートによって実
現される全零検知回路ＡＺ０〜ＡＺｉとを有する逆元サ
ーチ回路２５と、 （ｃ６）第２シンドロームＳ３とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第２乗算回路２７であって、
（２^m−１）個の第３α乗算器ＭＸ２１〜ＭＸ２ｉを直
列につなぎ、初段の第３α乗算器ＭＸ２１に、第２シン
ドロームＳ３を与える第２乗算回路２７と、 （ｃ７）第２乗算回路２７の結果と逆元サーチ回路２５
からの結果とに基づいてＳ３／Ｓ１を求めるＳ３／Ｓ１
サーチ回路２６であって、 （ｃ７−１）（２^m−１）個の第２ＡＮＤゲートＧ２０
〜Ｇ２ｉであって、各第２ＡＮＤゲートＧ２０〜Ｇ２ｉ
は、逆元サーチ回路２５の各全零検知回路ＡＺ０〜ＡＺ
ｉの出力Ｌ２０〜Ｌ２ｉと、第２乗算回路２７の第３α
乗算器ＭＸ２１〜ＭＸ２ｉからの出力とが与えられる第
２ＡＮＤゲートＧ２０〜Ｇ２ｉと、 （ｃ７−２）第２ＡＮＤゲートＧ２０〜Ｇ２ｉの出力が
与えられ、Ｓ３／Ｓ１を導出する第４排他的論理和ゲー
トＥＲ５とを有するＳ３／Ｓ１サーチ回路２６と、 （ｃ８）Ｓ１² とＳ３／Ｓ１との結果を加算する回路２
８であって、Ｓ１²サーチ回路２２の第２排他的論理和
ゲートＥＲ１０の出力Ｓ１²と、Ｓ３／Ｓ１サーチ回路
２６の第４排他的論理和ゲートＥＲ５の出力Ｓ３／Ｓ１
とが、各ビット毎に与えられ、（Ｓ１²＋Ｓ３／Ｓ１）
を出力する第５排他的論理和ゲートＥＲ６０〜ＥＲ６３
を有する加算回路２８とを含む誤り位置多項式の係数導
出回路１２と、 （ｄ）前記誤り位置多項式の係数導出回路の出力に応答
してチエン探索を行い、誤り位置を表すチエン探索回路
１３と、 （ｅ）前記ＢＣＨ符号信号を受信してストアするデータ
のレジスタ１１と、 （ｆ）チエン探索回路の出力とデータレジスタの出力と
を演算して訂正後のＢＣＨ符号信号を得る演算回路１４
とを含むことを特徴とする誤り訂正回路である。SUMMARY OF THE INVENTION The present invention provides (a) BCH
A first syndrome register 9 for dividing the code signal by (x-α) to find a first syndrome S1; and (b) dividing the BCH code signal by (x-α ³ ) to find a second syndrome S3. A second syndrome register 10; and (c) a coefficient deriving circuit 12 for an error locator polynomial, wherein (c1) α is a primitive element of an m-th order Galois extended field GF (2 ^m ), and α and α ³ are roots. Double error correction (n, k) BC
In decoding the H code, (2 ^m -1) first α multipliers MX1 to MXi are connected in series, and the first stage first α multiplier M
By giving α0 to X1, the ^element αα of GF (2 ^m )
(c2) responding to the first syndrome S1 and the output of the element creation circuit 19, which creates α (2 ^m -1) (hereinafter, α represents the power of (2 ^m -1)); A power circuit 21 for calculating S1α to S1α (2 ^m -1), wherein (2 ^m -1) first adders AD
0 to ADi, and each of the adders AD0 to ADi is a first exclusive OR gate to which each bit a0 to a3 of S1 and each bit b0 to b3 of α1 to α (2 ^m -1) are given. E
R0 to ER3 and these first exclusive OR gates ER
0 to ER3 are applied to first NAND gate G0
And the first adders AD0 to ADi output L0 to L0.
A power circuit 21 for deriving a li, (c3) a first syndrome S1 and the GF (2 ^m) on the (2 ^m
-1) a first multiplication circuit 23 for multiplying the elements,
(C 4) a first multiplication circuit 23 that connects the (2 ^m −1) second α multipliers MX11 to MX1i in series and provides the first syndrome S1 to the first-stage second α multiplier MX11; results and, based on the result of the exponentiation circuit 21, obtains the S1 ² S1 ² search circuit 2
A first AND gate G10 to which the outputs of the second α multipliers MX11 to MX1i and the outputs L0 to Li of the first adders AD0 to ADi of the power circuit 21 are provided.
~G1i and, the output of the 1AND gate G10~G1i is given, a second exclusive-OR gate E outputs the S1 ²
And S1 ² search circuit 22 and a R10, (c5) S1 a inverse search circuit 25 for obtaining the inverse of, (2 ^m -1) pieces of third exclusive OR gate ER30
ER3i, each of the third exclusive OR gates ER3
⁰ to ER3i are supplied with α ⁰ and the outputs of the second multipliers MX11 to MX1i of the first multiplier circuit 23. The third exclusive OR gates ER30 to ER3i and the third exclusive OR gate ER30 to An inverse element search circuit 25 having all-zero detection circuits AZ0 to AZi realized by a NAND gate for detecting that all bits of each output of ER3i become logic "0"; (c6) second syndromes S3 and GF (2 ^m) on the (2 ^m
-1) a second multiplication circuit 27 for multiplying the elements,
A second multiplier circuit 27 that connects (2 ^m −1) third α multipliers MX21 to MX2i in series and provides a second syndrome S3 to the first-stage third α multiplier MX21; and (c7) a second multiplier circuit 27. Result and inverse element search circuit 25
S3 / S1 to obtain S3 / S1 based on the result from
(C7-1) (2 ^m -1) second AND gates G20
To G2i, each of the second AND gates G20 to G2i.
Are all zero detection circuits AZ0 to AZ of the inverse element search circuit 25.
i and the third α of the second multiplying circuit 27
A second AND gate G20 to G2i to which the output from the multipliers MX21 to MX2i is applied; and (c7-2) a fourth exclusive OR gate to which the output of the second AND gate G20 to G2i is applied to derive S3 / S1. and S3 / S1 search circuit 26 and a ER5, adds the result of (c8) S1 ² and S3 / S1 circuit 2
A 8, S1 ² second exclusive logical output S1 ² of OR gate ER10, S3 / S1 output S3 / S1 of the fourth exclusive OR gate ER5 the search circuit 26 of the search circuit 22
Is given for each bit, and (S1 ² + S3 / S1)
EXCLUSIVE-OR Gates ER60 to ER63 for Outputting
An error locator polynomial coefficient derivation circuit 12 including: an adder circuit 28 having: (d) a chain search circuit 13 for performing a chain search in response to an output of the error locator polynomial coefficient derivation circuit and representing an error position; (E) a register 11 for receiving and storing the BCH code signal, and (f) a calculation circuit 14 for calculating the output of the chain search circuit and the output of the data register to obtain a corrected BCH code signal.
And an error correction circuit comprising:

【０００９】また本発明は、（ａ）ＢＣＨ符号信号を
（ｘ−α）によって割り算して第１シンドロームＳ１を
求める第１シンドロームレジスタ９と、 （ｂ）前記ＢＣＨ符号信号を（ｘ−α³ ）による割り算
を行って第２シンドロームＳ３を求める第２シンドロー
ムレジスタ１０と、 （ｃ）誤り位置多項式の係数導出回路１２であって、 （ｃ１）αをｍ次のガロア拡大体ＧＦ（２^m）の原始元
とし、α，α³を根にもつ２重誤り訂正（ｎ，ｋ）ＢＣ
Ｈ符号の復号において、（２^m −１）個の第１α乗算器
ＭＸ１〜ＭＸｉを直列につなぎ、初段の第１α乗算器Ｍ
Ｘ１にα⁰を与えることによって、ＧＦ（２^m）の元α〜
α（２^m−１）（以下、αの（２^m−１）乗を表す）を作
成する元作成回路１９と、 （ｃ２）第１シンドロームＳ１と元作成回路１９の出力
とに応答し、Ｓ１α〜Ｓ１α（２^m−１）を求めるべき
乗回路２１であって、（２^m−１）個の第１加算器ＡＤ
０〜ＡＤｉを有し、各加算器ＡＤ０〜ＡＤｉは、Ｓ１の
各ビットａ０〜ａ３と、α１〜α（２^m−１）の各ビッ
トｂ０〜ｂ３とが与えられる第１排他的論理和ゲートＥ
Ｒ０〜ＥＲ３と、これらの第１排他的論理和ゲートＥＲ
０〜ＥＲ３の出力が与えられる第１ＮＡＮＤゲートＧ０
とを有し、各第１加算器ＡＤ０〜ＡＤｉは、出力Ｌ０〜
Ｌｉを導出するべき乗回路２１と、 （ｃ３）第１シンドロームＳ１とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第１乗算回路２３であって、
（２^m−１）個の第２α乗算器ＭＸ１１〜ＭＸ１ｉを直
列につなぎ、初段の第２α乗算器ＭＸ１１に第１シンド
ロームＳ１を与える第１乗算回路２３と、 （ｃ４）第１乗算回路２３の結果と、べき乗回路２１の
結果とに基づいて、Ｓ１² を求めるＳ１²サーチ回路２
２であって、各第２α乗算器ＭＸ１１〜ＭＸ１ｉの出力
と、べき乗回路２１の各第１加算器ＡＤ０〜ＡＤｉの出
力Ｌ０〜Ｌｉとが、与えられる第１ＡＮＤゲートＧ１０
〜Ｇ１ｉと、第１ＡＮＤゲートＧ１０〜Ｇ１ｉの出力が
与えられ、Ｓ１²を出力する第２排他的論理和ゲートＥ
Ｒ１０とを有するＳ１²サーチ回路２２と、 （ｃ５）Ｓ１の逆元を求める逆元サーチ回路２５であっ
て、（２^m−１）個の第３排他的論理和ゲートＥＲ３０
〜ＥＲ３ｉであって、各第３排他的論理和ゲートＥＲ３
０〜ＥＲ３ｉには、α⁰と、第１乗算回路２３の第２乗
算器ＭＸ１１〜ＭＸ１ｉの出力とが与えられる第３排他
的論理和ゲートＥＲ３０〜ＥＲ３ｉと、第３排他的論理
和ゲートＥＲ３０〜ＥＲ３ｉの各出力の全ビットが論理
「０」となることを検出するＮＡＮＤゲートによって実
現される全零検知回路ＡＺ０〜ＡＺｉとを有する逆元サ
ーチ回路２５と、 （ｃ６）第２シンドロームＳ３とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第２乗算回路２７であって、
（２^m−１）個の第３α乗算器ＭＸ２１〜ＭＸ２ｉを直
列につなぎ、初段の第３α乗算器ＭＸ２１に、第２シン
ドロームＳ３を与える第２乗算回路２７と、 （ｃ７）第２乗算回路２７の結果と逆元サーチ回路２５
からの結果とに基づいてＳ３／Ｓ１を求めるＳ３／Ｓ１
サーチ回路２６であって、 （ｃ７−１）（２^m−１）個の第２ＡＮＤゲートＧ２０
〜Ｇ２ｉであって、各第２ＡＮＤゲートＧ２０〜Ｇ２ｉ
は、逆元サーチ回路２５の各全零検知回路ＡＺ０〜ＡＺ
ｉの出力Ｌ２０〜Ｌ２ｉと、第２乗算回路２７の第３α
乗算器ＭＸ２１〜ＭＸ２ｉからの出力とが与えられる第
２ＡＮＤゲートＧ２０〜Ｇ２ｉと、 （ｃ７−２）第２ＡＮＤゲートＧ２０〜Ｇ２ｉの出力が
与えられ、Ｓ３／Ｓ１を導出する第４排他的論理和ゲー
トＥＲ５とを有するＳ３／Ｓ１サーチ回路２６と、 （ｃ８）Ｓ１² とＳ３／Ｓ１との結果を加算する回路２
８であって、Ｓ１²サーチ回路２２の第２排他的論理和
ゲートＥＲ１０の出力Ｓ１²と、Ｓ３／Ｓ１サーチ回路
２６の第４排他的論理和ゲートＥＲ５の出力Ｓ３／Ｓ１
とが、各ビット毎に与えられ、（Ｓ１²＋Ｓ３／Ｓ１）
を出力する第５排他的論理和ゲートＥＲ６０〜ＥＲ６３
を有する加算回路２８とを含む誤り位置多項式の係数導
出回路１２と、 （ｄ）誤り位置検出回路であって、 （ｄ１）その誤り位置多項式を σ（ｚ） ＝ １ ＋ Ａｚ ＋ Ｂｚ² としたとき、（２^m −２）個の第４α乗算器ＭＸ３１〜
ＭＸ３ｉを直列につなぎ、初段の第４α乗算器ＭＸ３１
に、Ｓ１²サーチ回路２２の第２排他的論理和ゲートＥ
Ｒ１０の出力Ｓ１²であるＡを与えることによってＡαⁱ
（ｉ＝０，１，２，…，２^m−２）を出力する第１演算
回路４１と、 （ｄ２）（２^m −２）個の第５α乗算器を直列につな
ぎ、初段の第５α乗算器に、加算回路２８の第５排他的
論理和ゲートＥＲ６０〜ＥＲ６３からの出力（Ｓ１²＋
Ｓ３／Ｓ１）であるＢを与えることによってＢα^j（ｊ
＝０，１，２，…，２^m−２）を出力する第２演算回路
４２と、 （ｄ３）Ｂα^k（ｋ＝０，１，２，…，２^m−２）に対し
第６α乗算器ＭＸ４１；ＭＸ５１，ＭＸ５２；ＭＸ６
１，ＭＸ６２，ＭＸ６３；…をｋ個つなぐことによって
Ｂ（α^k）²を出力する第３演算回路４３と、 （ｄ４）第１演算回路４１と第３演算回路４３との出力
に基づいて、前記誤り位置多項式が、 σ（α^L）＝０ （Ｌ＝０，１，２，…，２^m−２） となるＬを判別し、受信符号語の誤り位置を指示する出
力を導出する回路４４であって、ＡαⁱおよびＢ（αⁱ）
²（ｉ＝０，１，…，２^m−２）が与えられる第３加算器
ＡＤ１０〜ＡＤ１ｉを有し、各第３加算器ＡＤ１０〜Ａ
Ｄ１ｉは、ＡαⁱおよびＢ（αⁱ）²の各ビットが与えら
れる各ビット毎の第６排他的論理和ゲートＥＲ７０〜Ｅ
Ｒ７_m-1と、第２ビット以降のビットａ１〜ａ_m-1，ｂ１
〜ｂ_m-1が与えられる第６排他的論理和ゲートＥＲ７１
〜ＥＲ７_m-1の出力が与えられる第２ＮＡＮＤゲートＧ
３と、第１ビットａ０，ｂ０が与えられる第６排他的論
理和ゲートＥＲ７０と、第２ＮＡＮＤゲートＧ３との出
力が与えられるＡＮＤゲートＧ２とを有する誤り位置指
示出力導出回路４４とを含む誤り位置検出回路５３と、 （ｅ）Ｓ１＝０，Ｓ３≠０のとき、訂正不可能な誤りが
生じたとして訂正出力をクリアする訂正制御回路１７
と、 （ｆ）ＢＣＨ符号信号をストアして誤り位置検出回路と
訂正制御回路の出力によって訂正を行って訂正後のＢＣ
Ｈ符号信号を得るデータレジスタ１８とを含むことを特
徴とする誤り訂正回路である。The present invention also provides (a) a first syndrome register 9 for dividing a BCH code signal by (x-α) to obtain a first syndrome S1, and (b) converting the BCH code signal to (x-α ³ And (c) a coefficient derivation circuit 12 for the error locator polynomial, wherein (c1) α is an m-th order Galois extended field GF (2 ^m ) Error correction (n, k) BC with α, α ³ as roots
In decoding the H code, (2 ^m -1) first α multipliers MX1 to MXi are connected in series, and the first stage first α multiplier M
By giving α0 to X1, the ^element αα of GF (2 ^m )
(c2) responding to the first syndrome S1 and the output of the element creation circuit 19, which creates α (2 ^m -1) (hereinafter, α represents the power of (2 ^m -1)); A power circuit 21 for calculating S1α to S1α (2 ^m -1), wherein (2 ^m -1) first adders AD
0 to ADi, and each of the adders AD0 to ADi is a first exclusive OR gate to which each bit a0 to a3 of S1 and each bit b0 to b3 of α1 to α (2 ^m -1) are given. E
R0 to ER3 and these first exclusive OR gates ER
0 to ER3 are applied to first NAND gate G0
And the first adders AD0 to ADi output L0 to L0.
A power circuit 21 for deriving a li, (c3) a first syndrome S1 and the GF (2 ^m) on the (2 ^m
-1) a first multiplication circuit 23 for multiplying the elements,
(C 4) a first multiplication circuit 23 that connects the (2 ^m −1) second α multipliers MX11 to MX1i in series and provides the first syndrome S1 to the first-stage second α multiplier MX11; results and, based on the result of the exponentiation circuit 21, obtains the S1 ² S1 ² search circuit 2
A first AND gate G10 to which the outputs of the second α multipliers MX11 to MX1i and the outputs L0 to Li of the first adders AD0 to ADi of the power circuit 21 are provided.
~G1i and, the output of the 1AND gate G10~G1i is given, a second exclusive-OR gate E outputs the S1 ²
And S1 ² search circuit 22 and a R10, (c5) S1 a inverse search circuit 25 for obtaining the inverse of, (2 ^m -1) pieces of third exclusive OR gate ER30
ER3i, each of the third exclusive OR gates ER3
⁰ to ER3i are supplied with α ⁰ and the outputs of the second multipliers MX11 to MX1i of the first multiplier circuit 23. The third exclusive OR gates ER30 to ER3i and the third exclusive OR gate ER30 to An inverse element search circuit 25 having all-zero detection circuits AZ0 to AZi realized by a NAND gate for detecting that all bits of each output of ER3i become logic "0"; (c6) second syndromes S3 and GF (2 ^m) on the (2 ^m
-1) a second multiplication circuit 27 for multiplying the elements,
A second multiplier circuit 27 that connects (2 ^m −1) third α multipliers MX21 to MX2i in series and provides a second syndrome S3 to the first-stage third α multiplier MX21; and (c7) a second multiplier circuit 27. Result and inverse element search circuit 25
S3 / S1 to obtain S3 / S1 based on the result from
(C7-1) (2 ^m -1) second AND gates G20
To G2i, each of the second AND gates G20 to G2i.
Are all zero detection circuits AZ0 to AZ of the inverse element search circuit 25.
i and the third α of the second multiplying circuit 27
A second AND gate G20 to G2i to which the output from the multipliers MX21 to MX2i is applied; and (c7-2) a fourth exclusive OR gate to which the output of the second AND gate G20 to G2i is applied to derive S3 / S1. and S3 / S1 search circuit 26 and a ER5, adds the result of (c8) S1 ² and S3 / S1 circuit 2
A 8, S1 ² second exclusive logical output S1 ² of OR gate ER10, S3 / S1 output S3 / S1 of the fourth exclusive OR gate ER5 the search circuit 26 of the search circuit 22
Is given for each bit, and (S1 ² + S3 / S1)
EXCLUSIVE-OR Gates ER60 to ER63 for Outputting
And (d) an error position detection circuit, wherein (d1) the error position polynomial is σ (z) = 1 + Az + Bz ² . Then, (2 ^m −2) fourth α multipliers MX31 to MX31
MX3i are connected in series, and a first-stage fourth α multiplier MX31
The second exclusive OR gate E of the S1 ² search circuit 22
By giving A which is the output S1 ² of R10, Aα ⁱ
The first arithmetic circuit 41 that outputs (i = 0, 1, 2,..., 2 ^m −2) is connected in series with (d2) (2 ^m −2) fifth α multipliers, and the first stage 5α to the multiplier, the output from the fifth exclusive OR gate ER60~ER63 of the adder circuit 28 (S1 ² +
S3 / S1) to give Bα ^j (j
= 0,1,2, ..., the second arithmetic circuit 42 for outputting a ^{2 m -2), (d3)} Bα k (k = 0,1,2, ..., 2 m -2) to the 6α multiplier MX41; MX51, MX52; MX6
, MX62, MX63; are connected to each other to output B (α ^k ) ^2. (D4) Based on the outputs of the first and third arithmetic circuits 41 and 43, A circuit for determining ^L where the error locator polynomial is σ (α ^L ) = 0 (L = 0, 1, 2,..., 2 ^m −2) and deriving an output indicating the error position of the received codeword 44, Aα ⁱ and B (α ⁱ )
² (i = 0, 1,..., 2 ^m −2) are provided, and the third adders AD10 to AD1i are provided.
D1i is, A.alpha ⁱ and B (α ⁱ⁾ for each bit, each bit of ² is given sixth exclusive OR gates ER70~E
R7 _m-1 and bits a1 to am _-1 , b1 after the second bit
Sixth exclusive OR gates ~b _m-1 is given ER71
To the output of ER7 _m-1
And an error position indication output deriving circuit 44 having an AND gate G2 to which an output of the sixth exclusive OR gate ER70 to which the first bits a0 and b0 are applied and an output of the second NAND gate G3. A detection circuit 53; (e) a correction control circuit 17 for clearing a correction output when S1 = 0, S3 ≠ 0, assuming that an uncorrectable error has occurred;
(F) storing the BCH code signal, performing correction by the output of the error position detection circuit and the correction control circuit, and correcting the corrected BC
An error correction circuit including a data register for obtaining an H code signal.

【００１０】[0010]

【００１１】[0011]

【００１２】[0012]

【作用】誤り位置多項式導出回路についてまず説明す
る。２重誤り訂正ＢＣＨ符号は、ガロア拡大体ＧＦ（２
^m）のαを原始元とするとき、α，α³を根にもつ。い
ま、誤り位置をＬ１，Ｌ２とするとき、シンドロームＳ
１，Ｓ３は、 Ｓ１ ＝ α^L1 ＋ α^L2 …（３） Ｓ３ ＝ α^3L1 ＋ α^3L2 …（４） となる。これを用いて誤り位置多項式は、 σ（ｘ） ＝ １ ＋ Ｓ１ｘ ＋ （Ｓ１² ＋Ｓ３／Ｓ１）ｘ² …（５） となる。ｘの係数Ｓ１は求められているので、（Ｓ１²
＋Ｓ３／Ｓ１）を求めればよい。この計算に、従来はＲ
ＯＭによる参照が行われていた。しかしゲート回路によ
り直接Ｓ１² およびＳ３／Ｓ１の演算は難しい。そこで
本発明では次のように構成する。Operation The error locator polynomial derivation circuit will be described first. The double error correcting BCH code is a Galois extended field GF (2
^When α in ^m ) is a primitive element, it has α and α ³ as roots. Now, when the error positions are L1 and L2, the syndrome S
1, S3 becomes ^{S1 = α L1 + α L2 ...} (3) S3 = α 3L1 + α 3L2 ... (4). Error position polynomial using this, the σ (x) = 1 + S1x + (S1 2 + S3 / S1) x 2 ... (5). Since the coefficient S1 of x has been obtained, (S1 ²
+ S3 / S1). Conventionally, this calculation uses R
References were made by OM. But it is difficult operations directly S1 ² and S3 / S1 by the gate circuit. Therefore, the present invention is configured as follows.

【００１３】まず、Ｓ１² であるが、Ｓ１はガロア拡大
体のＧＦ（２^m）上の（２^m−１）個の元のいずれかであ
る。よってα乗算回路ＭＸ１〜ＭＸｉを（２^m −１）個
直列につなぐことにより、[0013] First, an S1 ^2, S1 is either Galois extension field GF (2 ^m) on the (2 ^m -1) of the number of elements. Therefore, by connecting (2 ^m -1) α multiplication circuits MX1 to MXi in series,

【００１４】[0014]

【数１】 (Equation 1)

【００１５】を求めればＳ1²はこのうちのいずれかであ
る。今、Ｓ１＝αⁱとすると、 Ｓ１² ＝ Ｓ１αⁱ ｍｏｄ ２^m −１ …（６） であるから、前記グループＧＲ１のうち、αⁱの演算結
果がＳ１²になる。前述の式６においてｍｏｄは、元の
べき数の演算結果を２^m −１で割った剰余をとることを
意味する。By obtaining the [0015] S1 ² is any of this. Assuming that S1 = alpha ^i, since it is ^{S1 2 = S1α i mod 2 m} -1 ... (6), of the group GR1, the calculation result of alpha ⁱ is S1 ^2. In the above equation 6, mod means taking the remainder obtained by dividing the operation result of the original exponent by 2 ^m -1.

【００１６】一方、Ｓ３／Ｓ１を演算するにはＳ１の逆
元を求める必要がある。前述と同様にＳ１＝αⁱとする
と、αⁱの逆元α^jは、 αⁱ・α^j ＝ α^o ｍｏｄ ２^m −１ …（７） となるものであり、これによって、Ｓ３／Ｓ１は、 Ｓ３／Ｓ１ ＝ Ｓ３・α^-i ＝ Ｓ３・α^j ｍｏｄ ２^m −１ …（８） で求められる。On the other hand, to calculate S3 / S1, it is necessary to find the inverse of S1. When the same manner as described above S1 = alpha ^i, inverse alpha ^j of alpha ⁱ serves as a ^{α i · α j = α o} mod 2 m -1 ... (7), whereby, S3 / S1 is , S3 / S1 = S3 · α− ⁱ = S3 · ^αj mod 2 ^m −1 (8)

【００１７】まず、前述のグループＧＲ１と同様に、First, similarly to the aforementioned group GR1,

【００１８】[0018]

【数２】 (Equation 2)

【００１９】を求めておく。そしてグループＧＲ１の中
から Ｓ１α^j ＝ α^o ｍｏｄ ２^m −１ …（９） となるα^jを探す。そうすればα^jがＳ１の逆元であるか
らグループＧＲ２のうち、α^jによるＳ３との乗算結果
が求めるＳ３／Ｓ１である。## EQU1 ## And Find ^{S1α j = α o mod 2 m} -1 ... to become α ^j (9) from the group GR1. Then, since α ^j is the inverse element of S1, S3 / S1 is the result of multiplying S3 by α ^j in group GR2.

【００２０】以上のようにして演算したＳ１²とＳ３／
Ｓ１を加算すれば、それが式５のｘ²についての係数と
なる。S1 ² and S3 /
If added to S1, it is the coefficient for x ² of Formula 5.

【００２１】次に誤り位置検出回路について説明する。Next, the error position detecting circuit will be described.

【００２２】前述の式５に対して σ（αⁱ ） ＝ ０ （ｉ＝０，１，…，２^m −２） …（10） となるとき、 ｉ＋ｊ ｍｏｄ ２^m−１＝０ となるｊが誤りの位置を示す。よって誤り位置の導出に
は、αⁱ（ｉ＝１，２，…，２^m−２）を逐次代入し、σ
（αⁱ）＝０を調べればよい。When σ (α ⁱ ) = 0 (i = 0, 1,..., 2 ^m −2)... (10) with respect to equation (5) above, j = i + j mod 2 ^m −1 = 0 Indicates the location of the error. Therefore, in deriving the error position, α ⁱ (i = 1, 2,..., 2 ^m −2) is sequentially substituted, and σ
It is sufficient to check (α ⁱ ) = 0.

【００２３】これをハード的に実現するため、チエン探
索法が用いられるが、符号長分のクロックが必要とな
る。そこで、本発明では、次のようにした。To implement this in hardware, a chain search method is used, but a clock for the code length is required. Therefore, the present invention is as follows.

【００２４】まず、Ａ，Ｂに対し、α乗算回路を２^m−
２個直列に入力することでFirst, for A and B, an α multiplication circuit is set to 2 ^m −
By inputting two in series

【００２５】[0025]

【数３】 (Equation 3)

【００２６】が同時に計算できる。Ａα⁰，Ｂα⁰は、
Ａ，Ｂそのものと考える。Can be calculated simultaneously. Aα ⁰ and Bα ⁰ are
Consider A and B themselves.

【００２７】前述のグループＧＲ３は、式５の第２項目
をすべてのαⁱ（ｉ＝０，１，…，２^m−２）について計
算したものである。しかし式５の３項目を求めるには、
αⁱ（ｉ＝０，１，…，２^m−２）の２乗が必要である。The above-mentioned group GR3 is obtained by calculating the second item of Expression 5 for all α ⁱ (i = 0, 1,..., 2 ^m −2). However, to find the three items in Equation 5,
The square of α ⁱ (i = 0, 1,..., 2 ^m −2) is required.

【００２８】本発明では、前述のグループＧＲ４のＢα
ⁱ（ｉ＝０，１，…，２^m−２）に対し、α乗算器をｉ個
直列につなぐことにより、 （Ｂαⁱ）・αⁱ ＝ Ｂ（αⁱ）² (ｉ＝０，１，…，２^m−２) …（11） を得ている。According to the present invention, Bα of the aforementioned group GR4
^{For i} (i = 0, 1,..., 2 ^m −2), by connecting i multipliers in series, (Bα ⁱ ) · α ⁱ = B (α ⁱ ) ² (i = 0, 1 , ..., ^2m- 2) ... (11).

【００２９】Ａαⁱ，Ｂ（αⁱ）²（ｉ＝０，１，…，２^m
−２）が計算できたので、これを各々のｉについて加算
し、 １ ＋ Ａαⁱ ＋ Ｂ（αⁱ）² ＝ ０ …（12） つまり、 となれば、ｉ＋ｊ ｍｏｄ ２^m −１を満たすｊが誤り
の位置を示す。Aα ⁱ , B (α ⁱ ) ² (i = 0, 1,..., 2 ^m
Since −2) was calculated, this is added for each i, and 1 + Aα ⁱ + B (α ⁱ ) ² = 0 (12) Then, j satisfying i + j mod 2 ^m -1 indicates the position of the error.

【００３０】以上の演算はすべてのαⁱ（ｉ＝０，１，
…，２^m −２）に対し、同時に行うため、誤り位置の探
索が高速にできる。The above operation is performed for all α ⁱ (i = 0, 1,
, 2 ^m -2) are simultaneously performed, so that an error position can be searched at high speed.

【００３１】[0031]

【実施例】図１は、本発明の一実施例の誤り訂正回路の
全体の構成を示すブロック図である。ＢＣＨ符号信号
は、ライン８から入力され、（ｘ−α）によって割り算
してシンドロームＳ１を求めるｍビットのシンドローム
レジスタ９と、（ｘ−α³ ）によるＢＣＨ符号信号の割
り算を行ってシンドロームＳ３を求めるｍビットのシン
ドロームレジスタ１０とに与えられる。またこの誤り訂
正回路には、ＢＣＨ符号信号が与えられるｎビットデー
タレジスタ１１が備えられ、さらに各シンドロームレジ
スタ９，１０からのシンドロームＳ１，Ｓ３がそれぞれ
与えられる誤り位置多項式の係数導出回路１２が設けら
れる。この誤り位置多項式の係数導出回路１２の出力Ｓ
１，Ｓ１² ＋Ｓ３／Ｓ１は、チエン探索回路１３に与え
られ、排他的論理和ゲート１４は、チエン探索回路１３
の出力とデータレジスタ１１の出力とを演算して訂正後
のＢＣＨ符号信号を得る。こうしてｎビット符号語が読
み込まれた時点で、シンドロームレジスタ９，１０によ
ってシンドロームＳ１，Ｓ３が計算され、さらに誤り位
置多項式の係数も同時に計算される。その後、α^-i（ｉ
＝０，１，…，２^m −２）を代入してゆき、σ（αⁱ ）
＝０となるｉが誤り位置を表す。この演算は、チエン探
索回路１３で容易に実現することができる。チエン探索
回路は、たとえば今井秀樹著「符号理論」第１６６頁に
開示されている。FIG. 1 is a block diagram showing an entire configuration of an error correction circuit according to one embodiment of the present invention. The BCH code signal is input from a line 8 and is divided by (x-α) to obtain a syndrome S1. An m-bit syndrome register 9 is used to divide the BCH code signal by (x-α ³ ) to generate a syndrome S3. This is supplied to the m-bit syndrome register 10 to be obtained. The error correction circuit includes an n-bit data register 11 to which a BCH code signal is applied, and a coefficient derivation circuit 12 of an error locator polynomial to which syndromes S1 and S3 from the syndrome registers 9 and 10 are respectively provided. Can be The output S of the coefficient derivation circuit 12 for the error locator polynomial
1, S1 ² + S3 / S1 is applied to the chain search circuit 13, and the exclusive OR gate 14 is connected to the chain search circuit 13
And the output of the data register 11 are operated to obtain a corrected BCH code signal. When the n-bit code word is read in this way, the syndromes S1 and S3 are calculated by the syndrome registers 9 and 10, and the coefficients of the error locator polynomial are also calculated at the same time. Then, α ^-i (i
= 0, 1,..., 2 ^m −2), and σ (α ⁱ )
I where = 0 indicates an error position. This calculation can be easily realized by the chain search circuit 13. The chain search circuit is disclosed, for example, in "Code Theory", page 166, written by Hideki Imai.

【００３２】図２はまた、本発明の他の実施例の誤り訂
正回路の全体の構成を示すブロック図である。この実施
例は、図１に示される実施例に類似し、対応する部分に
は同一の参照符を付す。この実施例では、前述のチエン
探索回路１３を用いる代りに、誤り位置検出回路５３が
備えられる。誤り位置多項式係数導出回路１２からライ
ン１６には、Ｓ１＝０，Ｓ３≠０のとき、訂正不可能な
誤りが生じたとして訂正出力をクリアする信号を導出
し、訂正制御回路１７に与える。この訂正制御回路１７
の出力は、受信符号語のデータレジスタ１８に与えられ
る。このような図２に示される構成によれば、図１に示
される実施例におけるチエン探索回路１３を用いる必要
がなく、したがってチエン探索回路において必要とされ
る外部クロック信号が図２の実施例では不要となり、そ
のため誤り位置の検出がリアルタイムで可能となる。FIG. 2 is a block diagram showing the entire configuration of an error correction circuit according to another embodiment of the present invention. This embodiment is similar to the embodiment shown in FIG. 1 and corresponding parts are denoted by the same reference numerals. In this embodiment, an error position detection circuit 53 is provided instead of using the chain search circuit 13 described above. From the error locator polynomial coefficient deriving circuit 12, a signal for clearing the corrected output on the line 16 is determined as having an uncorrectable error when S1 = 0 and S3 ≠ 0, and is supplied to the correction control circuit 17. This correction control circuit 17
Is provided to the data register 18 of the received codeword. According to the configuration shown in FIG. 2, there is no need to use the chain search circuit 13 in the embodiment shown in FIG. 1, and therefore, the external clock signal required in the chain search circuit is not used in the embodiment shown in FIG. This is not necessary, and the error position can be detected in real time.

【００３３】図３は、図１および図２の各実施例におけ
る誤り位置多項式の係数導出回路１２の具体的な構成を
示すブロック図である。元作成回路１９は、ｍ次のガロ
ア拡大体ＧＦ（２^m）のすべての元を表す回路である。
この元作成回路１９は、（２^m−１）個のα乗算器ＭＸ
１〜ＭＸｉを直列に接続することによって実現される。
図３およびその他の図面における二重線矢印は、ガロア
拡大体ＧＦ（２^m ）上のｍビットの並列データの流れを
示している。FIG. 3 is a block diagram showing a specific configuration of the error derivation polynomial coefficient derivation circuit 12 in each of the embodiments shown in FIGS. The element creation circuit 19 is a circuit that represents all elements of the m-th order Galois extended field GF (2 ^m ).
The element creation circuit 19 includes (2 ^m -1) α multipliers MX
1 to MXi are connected in series.
Double arrows in FIG. 3 and other drawings indicate the flow of m-bit parallel data on the Galois extended field GF (2 ^m ).

【００３４】図４は、α乗算器ＭＸ１の具体的な構成を
示し、これは（１５，７）ＢＣＨ符号（ｍ＝４）におけ
る構成を示す。α乗算器ＭＸ１は、排他的論理和ゲート
２０を備え、随伴行列を用いることによって簡単な構成
によって実現することができる。FIG. 4 shows a specific configuration of the α multiplier MX1, which shows a configuration in the (15,7) BCH code (m = 4). The α multiplier MX1 includes the exclusive OR gate 20, and can be realized by a simple configuration by using an adjoint matrix.

【００３５】べき乗回路２１は、シンドロームＳ１とガ
ロア拡大体ＧＦ（２^m ）上の元を乗算するものであっ
て、シンドロームＳ１がガロア拡大体ＧＦ（２^m ）上の
どの元と等しいかを探す働きをする。The power circuit 21 is for multiplying the original on the syndrome S1 and the Galois extension field GF (2 ^m), look for whether the syndrome S1 is equal to any original on Galois extension field GF (2 ^m) Work.

【００３６】図５は、べき乗回路２１の具体的な構成を
示すブロック図である。このべき乗回路２１は、加算器
ＡＤ０〜ＡＤｉを有し、Ｓ１＝（ａ_m-1，…，ａ₀）、α
ⁱ ＝（ｂ_m-1，…，ｂ₀）としたとき、 ａⁱ ＝ （ｂｉ）（ｉ＝０，１，２，…，ｍ−１） …（14） となるαⁱ を求める構成を実現すればよいことになる。FIG. 5 is a block diagram showing a specific configuration of the power circuit 21. The exponentiation circuit 21 has adders AD0 to ADi, and S1 = (a _m−1 ,..., A ₀ ), α
^{When i} = (b _m−1 ,..., b ₀ ), a configuration for finding α ^{i such} that a ⁱ = (bi) (i = 0, 1, 2,..., m−1) (14) That is what we need to do.

【００３７】図６は、加算器ＡＤ０の具体的な構成を示
す。加算器ＡＤ０は、各ビットａ０〜ａ３，ｂ０〜ｂ３
を、排他的論理和ゲートＥＲ０〜ＥＲ３で演算し、全出
力が論理「０」であればよい。この図６の構成では、
（１５，７）ＢＣＨ符号（ｍ＝４）における構成を示
す。排他的論理和ゲートＥＲ０〜ＥＲ３の出力はＮＡＮ
ＤゲートＧ０に与えられる。各加算器ＡＤ０〜ＡＤｉの
出力ラインＬ０〜Ｌｉにおける制御信号は、 Ｓ１ ＝ αⁱ …（15） となるｉについてのみ後述のＳ１² サーチ回路２２に与
えられる制御信号が論理「１」になる。FIG. 6 shows a specific configuration of the adder AD0. The adder AD0 outputs the bits a0 to a3, b0 to b3
Is calculated by exclusive OR gates ER0 to ER3, and all outputs may be logic "0". In the configuration of FIG. 6,
The configuration in the (15, 7) BCH code (m = 4) is shown. The output of the exclusive OR gates ER0 to ER3 is NAN.
This is applied to D gate G0. Control signal at the output lines L0~Li of the adders AD0~ADi the control signal applied only to the S1 ² search circuit 22 to be described later for i to be S1 = α ⁱ ... (15) becomes a logic "1".

【００３８】第１乗算回路２３は、シンドロームＳ１と
ガロア拡大体ＧＦ（２^m）上の（２^m−１）個の元を乗算
する。この第１乗算回路２３は、（２^m −１）個のα乗
算器ＭＸ１１，ＭＸ１ｉを直列につないで実現され、そ
の構成は、前述の元作成回路１９のα乗算器ＭＸ１〜Ｍ
Ｘｉと同様である。The first multiplication circuit 23 multiplies the syndrome S1 by (2 ^m -1) elements on the Galois extended field GF (2 ^m ). The first multiplying circuit 23 is realized by connecting (2 ^m -1) α multipliers MX11 and MX1i in series, and the configuration thereof is the same as that of the α multipliers MX1 to MX1
Same as Xi.

【００３９】図７は、Ｓ１² サーチ回路２２の具体的な
構成を示すブロック図である。このＳ１² サーチ回路２
２は、第１乗算回路２３の結果と、べき乗回路２１の結
果とに基づいて、Ｓ１² を求めるもとのであって、Ｓ１
αⁱ（ｉ＝０，１，…，２^m−２）からＳ１² となるもの
を選ぶ働きをし、ＡＮＤゲートＧ１０〜Ｇ１ｉに、ライ
ンＬ０〜Ｌｉの制御信号が与えられ、また第１乗算回路
２３のα乗算器ＭＸ１１〜ＭＸ１ｉからの各出力がそれ
ぞれ与えられ、排他的論理和ゲートＥＲ１０に、それら
のＡＮＤゲートＧ１０〜Ｇ１ｉの出力が与えられ、こう
して排他的論理和ゲートＥＲ１０からライン１０には、
Ｓ１² の出力が導出される。FIG. 7 is a block diagram showing a specific configuration of the S1 ² search circuit 22. This S1 ² search circuit 2
2 is based on the result of the first multiplying circuit 23 and the result of the exponentiation circuit 21 to obtain S1 ^2.
α ⁱ (i = 0, 1,..., 2 ^m −2) to select S1 ² , control signals for lines L0 to Li are given to AND gates G10 to G1i, and the first multiplication is performed. The outputs from the α multipliers MX11 to MX1i of the circuit 23 are respectively provided, and the outputs of the AND gates G10 to G1i are provided to the exclusive OR gate ER10. Is
S1 output ² is derived.

【００４０】図８は、図７に示されるＳ１² サーチ回路
２２の一部をもっと具体的に示す電気回路図である。
（１５，７）ＢＣＨ符号（ｍ＝４）を用いるとき、前述
のＡＮＤゲートＧ１０は、ＡＮＤゲートＧ２０〜Ｇ２３
によって実現され、排他的論理和ゲートＥＲ２０〜ＥＲ
２３には、各ＡＮＤゲートＧ２０〜Ｇ２３の出力と、次
のＡＮＤゲートＧ１１に関連して接続される排他的論理
和ゲートの出力が与えられる。こうして排他的論理和ゲ
ートＥＲ２０〜ＥＲ２３は、出力Ｓ１² を導出する。FIG. 8 is an electric circuit diagram more specifically showing a part of the S1 ² search circuit 22 shown in FIG.
When the (15, 7) BCH code (m = 4) is used, the above-mentioned AND gate G10 is connected to AND gates G20 to G23.
And exclusive-OR gates ER20 to ER
The output of each of the AND gates G20 to G23 and the output of an exclusive OR gate connected in connection with the next AND gate G11 are given to 23. Thus exclusive OR gates ER20~ER23 derives an output S1 ^2.

【００４１】Ｓ１逆元サーチ回路２５は、Ｓ１α^k（ｉ
＝０，１，…，２^m−２）から Ｓ１αⁱ ＝ ｉ⁰ …（16） となるもの、つまりＳ１の逆元となるαⁱを求める。The S1 inverse element search circuit 25 calculates S1α ^k (i
= 0, 1,..., 2 ^m −2), S1α ⁱ = i ⁰ (16), that is, α ⁱ which is the inverse of S1 is obtained.

【００４２】図９は、Ｓ１逆元サーチ回路２５の具体的
な構成を示すブロック図である。Ｓ１逆元サーチ回路２
５は、前述の図７に示されるＳ１サーチ回路２２に類似
し、 Ｓ１αⁱ ＝（ａ_m-1，…，ａ₀）， α⁰ ＝（０，…，１） としたとき、前述の式１６が成立するαⁱ を求めればよ
い。したがって第１乗算回路２３の各α乗算器ＭＸ１１
〜ＭＸ１ｉからの出力は、排他的論理和ゲートＥＲ３０
〜ＥＲ３ｉに、α⁰ とともに与えられ、すなわち各ビッ
トを排他的論理和演算し、全出力が全零検知回路ＡＺ０
〜ＡＺｉで、論理「０」となることを検出し、その出力
をラインＬ２０〜Ｌ２ｉからそれぞれ導出する。FIG. 9 is a block diagram showing a specific configuration of the S1 inverse search circuit 25. S1 inverse element search circuit 2
5 is similar to the S1 search circuit 22 shown in FIG. 7 described above, and when S1α ⁱ = (a _m−1 ,..., A ₀ ) and α ⁰ = (0,. Α ⁱ that satisfies 16 may be obtained. Therefore, each α multiplier MX11 of the first multiplication circuit 23
To MX1i are output from an exclusive OR gate ER30.
ER3i together with α ⁰ , that is, exclusive OR operation is performed on each bit, and all outputs are all zero detection circuit AZ0
ＡAZi, it is detected that the logic becomes “0”, and the output is derived from the lines L20 to L2i, respectively.

【００４３】図１０は、排他的論理和ゲートＥＲ３０と
全零検知回路ＡＺ０の具体的な構成を示す電気回路図で
ある。FIG. 10 is an electric circuit diagram showing a specific configuration of the exclusive OR gate ER30 and the all-zero detection circuit AZ0.

【００４４】（１５，７）ＢＣＨ符号（ｍ＝４）の信号
処理のために、排他的論理和ゲートＥＲ３０には、各ビ
ット毎の排他的論理和ゲートＥＲ４０〜ＥＲ４４が備え
られ、また全零検知回路ＡＺ０は、ＮＡＮＤゲートによ
って実現される。前述の式１６が成立するｉについての
み、後述のＳ３／Ｓ１サーチ回路２６に与えられる制御
信号が論理「１」になる。For signal processing of the (15, 7) BCH code (m = 4), the exclusive OR gate ER30 is provided with exclusive OR gates ER40 to ER44 for each bit and all zeros. The detection circuit AZ0 is realized by a NAND gate. The control signal applied to the S3 / S1 search circuit 26 described later becomes logic "1" only for i for which the above-mentioned Expression 16 holds.

【００４５】第２乗算回路２７は、シンドロームＳ３と
ガロア拡大体ＧＦ（２^m）の（２^m−１）個の元を乗算す
る。この第２乗算回路２７は、α乗算器ＭＸ２１〜ＭＸ
２ｉを備え、その構成は、前述の元作成回路１９と同様
である。The second multiplication circuit 27 multiplies the syndrome S3 by (2 ^m -1) elements of the Galois extended field GF (2 ^m ). The second multiplying circuit 27 includes α multipliers MX21 to MX21
2i, and the configuration is the same as that of the original creation circuit 19 described above.

【００４６】Ｓ３／Ｓ１サーチ回路２６は、Ｓ３α
ⁱ（ｉ＝０，１，…，２^m−２）からＳ３／Ｓ１の演算結
果となるものを選ぶ働きをする。The S3 / S1 search circuit 26 generates S3α
ⁱ (i = 0, 1,..., 2 ^m −2) is used to select an S3 / S1 operation result.

【００４７】図１１は、Ｓ３／Ｓ１サーチ回路２６の全
体の構成を示すブロック図である。このＳ３／Ｓ１サー
チ回路２６は、前述のＳ１² サーチ回路２２の構成に類
似し、Ｓ１逆元サーチ回路２５のラインＬ２０〜Ｌ２ｉ
の出力と第２乗算回路２７の各α乗算器ＭＸ２１〜ＭＸ
２ｉの各出力とが与えられるＡＮＤゲートＧ２０〜Ｇ２
ｉと、排他的論理和ゲートＥＲ５とが備えられ、ライン
Ｌ３０からは、Ｓ３／Ｓ１が導出される。すなわち、ラ
インＬ２０〜Ｌ２１からの制御信号が論理「１」である
Ｓ３αⁱ がＳ３／Ｓ１であり、この出力だけが選択され
る。FIG. 11 is a block diagram showing the overall configuration of the S3 / S1 search circuit 26. The S3 / S1 search circuit 26 is similar to the configuration of the S1 ² search circuit 22 described above, and includes lines L20 to L2i of the S1 inverse search circuit 25.
And the α multipliers MX21 to MX2 of the second multiplication circuit 27
AND gates G20 to G2 supplied with respective outputs
i and an exclusive OR gate ER5, and S3 / S1 is derived from a line L30. That is, the control signal from the line L20~L21 is S3arufa ⁱ is S3 / S1 is a logic "1", only the output is selected.

【００４８】Ｓ１²サーチ回路２２のラインＬ１０から
の出力Ｓ１²と、Ｓ３／Ｓ１サーチ回路２６のラインＬ
３０からの出力Ｓ３／Ｓ１とは、排他的論理和ゲート２
８によって実現される加算回路２８に与えられ、これに
よって（Ｓ１² ＋Ｓ３／Ｓ１）が出力される。この排他
的論理和ゲート２８の具体的な構成は、（１５，７）Ｂ
ＣＨ符号（ｍ＝４）の場合、図１２に示されるように、
各ビット毎に排他的論理和ゲートＥＲ６０〜ＥＲ６３に
よって実現される。これらの排他的論理和ゲートＥＲ６
０〜ＥＲ６３の出力は、ラインＬ４０から導出されて、
（Ｓ１² ＋Ｓ３／Ｓ１）が得られる。[0048] S1 ² and the output S1 ² from the line L10 of the search circuit 22, S3 / S1 line L of the search circuit 26
The output S3 / S1 from the exclusive OR gate 2
8 to the adder circuit 28, which outputs (S1 ² + S3 / S1). The specific configuration of the exclusive OR gate 28 is (15,7) B
In the case of the CH code (m = 4), as shown in FIG.
This is realized by exclusive OR gates ER60 to ER63 for each bit. These exclusive OR gates ER6
The outputs of 0 to ER63 are derived from line L40,
(S1 ² + S3 / S1) is obtained.

【００４９】図１３は、チエン探索回路１３の具体的な
構成を示すブロック図である。Ｓ１² サーチ回路２２の
ラインＬ１０を介する出力Ｓ１² と、排他的論理和ゲー
ト２８のラインＬ４０からの出力（Ｓ１² ＋Ｓ３／Ｓ
１）とは、初期値としてそれらの値がストアされるｍビ
ットのデータレジスタ２９，３０にそれぞれストアされ
る。これらのレジスタ２９，３０には、カウンタによっ
て実現されるクロック発生器３１からのクロック信号が
与えられる。各レジスタ２９，３０には、α乗算器３２
およびα² 乗算器３３がそれぞれ接続されて閉ループ３
４，３５が構成され、それらの出力は、位数ｍのガロア
拡大体ＧＦ（２^m ）の加算回路３６に与えられ、ライン
３７から、前述の図１に示される排他的論理和ゲート１
４に与えられる。加算回路３６は、排他的論理和ゲート
によって実現される。FIG. 13 is a block diagram showing a specific configuration of the chain search circuit 13. As shown in FIG. The output S1 ² of the S1 ² search circuit 22 via the line L10 and the output of the exclusive OR gate 28 from the line L40 (S1 ² + S3 / S
1) are stored in m-bit data registers 29 and 30 in which those values are stored as initial values, respectively. A clock signal from a clock generator 31 realized by a counter is applied to these registers 29 and 30. Each register 29, 30 has an α multiplier 32
And α ² multiplier 33 are connected to form a closed loop 3
4 and 35 are provided, and their outputs are applied to an addition circuit 36 of a Galois extended field GF (2 ^m ) of order ^m, and an exclusive OR gate 1 shown in FIG.
4 given. The adding circuit 36 is realized by an exclusive OR gate.

【００５０】前述の図２に示される誤り位置検出回路５
３の具体的な構成は、図１４に示されている。第１の演
算回路４１には、誤り位置多項式係数導出回路１２に含
まれているＳ１² サーチ回路２２からラインＬ１０を介
してＳ１² が与えられる。この演算回路４１は、図１５
に示されるように、α乗算器ＭＸ３１，ＭＸ３２，…，
ＭＸ３ｉが直列に接続されて構成され、こうしてすべて
のαⁱ （ｉ＝０，１，…，２^m−２）に対してＡαⁱの演
算を行い、ラインＬ５０〜Ｌ５ｉにそれぞれ導出する。The error position detection circuit 5 shown in FIG.
FIG. 14 shows a specific configuration of No. 3. The first arithmetic circuit 41, S1 ² is given from the error position polynomial coefficient derivation is included in circuit 12 S1 ² search circuit 22 via a line L10. This arithmetic circuit 41 is provided in FIG.
, The α multipliers MX31, MX32,.
MX3i is constituted by connecting in series, thus all ^{α i (i = 0,1, ...} , 2 m -2) performs calculation of A.alpha ⁱ relative to derive respective line L50～L5i.

【００５１】もう１つの演算回路４２もまた、上述の演
算回路４１と同様な構成を有し、誤り位置多項式係数導
出回路１２の排他的論理和ゲート２８（前述の図３参
照）におけるラインＬ４０からの（Ｓ１² ＋Ｓ３／Ｓ
１）が与えられて、Ｂαⁱ （ｉ＝０，１，…，２^m−
２）を、ラインＬ６０〜Ｌ６ｉにそれぞれ導出する。Another arithmetic circuit 42 also has the same configuration as the above-described arithmetic circuit 41, and is connected to line L40 in exclusive OR gate 28 (see FIG. 3 described above) of error locator polynomial coefficient deriving circuit 12. Of (S1 ² + S3 / S
1), Bα ⁱ (i = 0, 1,..., 2 ^m −
2) are derived to lines L60 to L6i, respectively.

【００５２】演算回路４３は、演算回路４２からのＢα
ⁱの出力に応答して、Ｂ（αⁱ）² を求める。この演算回
路４３の具体的な構成は、図１６に示されている。Ｂα
¹ に対して、Ｂ（αⁱ）²を求めるには、Ｂαⁱ にｉ個の
α乗算器ＭＸ４１；ＭＸ５１，ＭＸ５２；ＭＸ６１，Ｍ
Ｘ６２，ＭＸ６３；…を用いる。これはｉ個のα乗算を
行列で用意しておき、αⁱ 回路を構成することで実現す
るようにしてもよい。The arithmetic circuit 43 calculates the value of Bα from the arithmetic circuit 42.
B (α ⁱ ) ² is obtained in response to the output of ⁱ . A specific configuration of the arithmetic circuit 43 is shown in FIG. Bα
Relative to ^1, B (α ⁱ⁾ to determine the ^2, i pieces of alpha multiplier ^{Bα i MX41; MX51, MX52;} MX61, M
X62, MX63; are used. This may be realized by preparing i α multiplications in a matrix and configuring an α ⁱ circuit.

【００５３】誤り位置検出器４４は、すべてのＡαⁱお
よびＢ（αⁱ）² （ｉ＝０，１，…，２^m −２）から前
述の式１０の条件を満たすｉを求める働きをする。この
誤り位置検出器４４の具体的な構成は、図１７に示され
る。The error position detector 44 functions to obtain i satisfying the condition of the above-mentioned expression 10 from all Aα ⁱ and B (α ⁱ ) ² (i = 0, 1,..., 2 ^m −2). . The specific configuration of the error position detector 44 is shown in FIG.

【００５４】図１７に示される誤り位置検出器４４は、
式１０の条件が満たされるｉについて論理「１」の信号
をラインＬ８０〜Ｌ８ｉに導出する働きをする。この働
きを達成するために、誤り位置検出器４４の各ビット毎
に加算器ＡＤ１０〜ＡＤ１ｉが設けられる。The error position detector 44 shown in FIG.
It serves to derive a logical "1" signal to lines L80-L8i for i for which the condition of Equation 10 is satisfied. In order to achieve this function, adders AD10 to AD1i are provided for each bit of the error position detector 44.

【００５５】図１８は、誤り位置検出器４４に備えられ
る加算器ＡＤ１０の具体的構成を示す電気回路図であ
る。各ビットＡ０〜Ａ_m-1およびＢ０〜Ｂ_m-1の出力は、
加算回路を構成する排他的論理和ゲートをＥＲ７０〜Ｅ
Ｒ７_m-1 にそれぞれ与えられ、それらの出力は、ＡＮＤ
ゲートＧ２およびＮＡＮＤゲートＧ３にそれぞれ与えら
れる。ＮＡＮＤゲートＧ３には、第２ビット以降のビッ
トａ１〜ａ_m-1，ｂ１〜ｂ_m-1が与えられる。ＡＮＤゲー
トＧ２には、第１ビットａ０，ｂ０が与えられる。FIG. 18 is an electric circuit diagram showing a specific configuration of the adder AD10 provided in the error position detector 44. The output of each bit A0 _- Am _-1 and B0 _- Bm _-1 is
Exclusive OR gates forming the adder circuit are designated by ER70 to ER70.
R7 _m-1 and their outputs are AND
Gate G2 and NAND gate G3, respectively. The second and subsequent bits a1 to am _-1 , b1 to bm _-1 are applied to the NAND gate G3. AND gate G2 is supplied with first bits a0 and b0.

【００５６】Ａαⁱ＝（ａ_m-1，ａ_m-2，…，ａ０）、 Ｂ（ａⁱ）²＝（ｂ_m-1，ｂ_m-2，…，ｂ０） としたとき、 ａ０＋ｂ０ ＝ １ ｍｏｄ ２ …（17） ａｊ＋ｂｊ ＝ ０ ｍｏｄ ２ (ｊ＝１，２，…，ｍ−１) …（18） の２つの条件が満たされれば、式１０が成立したことと
なり、論理「１」が出力される。[0056] _{^{Aα i = (a m-1}} , a m-2, ..., a0), B (a i) 2 = (b m-1, b m-2, ..., b0) when a, a0 + b0 = 1 mod 2... (17) aj + bj = 0 mod 2 (j = 1, 2,..., M−1) If the two conditions are satisfied, Expression 10 is satisfied, and the logic “1” is satisfied. Is output.

【００５７】 受信語Ｙ＝（ｙ_m-1，ｙ_m-2，…，ｙ０）（ｍ＝符号長） として、ラインＬ８０〜Ｌ８ｉからの出力のうち、ｉ＝
Ｌ１，ｉ＝Ｌ２が論理「１」、 ０ ≦ Ｌ１ ＜ Ｌ２ ＜ ２^m − ２ となれば、Assuming that the received word Y = (y _m−1 , y _m−2 ,..., Y 0) (m = code length), among the outputs from the lines L80 to L8i, i =
If L1 and i = L2 are logic “1” and 0 ≦ L1 <L2 <2 ^m −2,

【００５８】[0058]

【数４】 (Equation 4)

【００５９】のビットが誤りであり、それを反転すれば
よいことになる。この反転動作は、データレジスタ１８
において達成される。This bit is an error, and it is sufficient to invert it. This inversion operation is performed by the data register 18.
Is achieved.

【００６０】本発明は、上述の２重誤り訂正符号のため
だけでなく、もっと訂正数の大きい符号に対しても、ユ
ークリッド法、バーレカンプ・マツシイ法によって誤り
位置多項式の係数とシンドロームの関係を求めることに
よって、ハード化のために本発明を実施することができ
る。According to the present invention, the relationship between the coefficients of the error locator polynomial and the syndrome is obtained not only for the above-mentioned double error correction code but also for a code having a larger number of corrections by the Euclidean method and the Berlekamp-Matsushii method. Thus, the present invention can be implemented for hardware.

【００６１】[0061]

【発明の効果】以上のように本発明の誤り位置多項式の
係数導出回路によれば、ガロア拡大体ＧＦ（２^m ）上の
加算、乗算、および逆元の導出のための除算という操作
が、単純なゲート回路で実現され、したがってその演算
を高速度で行うことができる。またこのゲート回路など
の構成は、α乗算器を中心とする単純な回路構成である
という効果もまた、達成される。さらに本発明によれ
ば、外部のリードオンリメモリによるアクセスの必要が
なくなる。さらに本発明の構成は、集積回路によって実
現することが容易であり、またコストが低いという効果
もある。As described above, according to the error derivation polynomial coefficient derivation circuit of the present invention, the operations of addition, multiplication, and division for deriving the inverse element on the Galois extended field GF (2 ^m ) It is realized by a simple gate circuit, so that its operation can be performed at high speed. Further, the effect that the configuration such as the gate circuit is a simple circuit configuration centering on the α multiplier is also achieved. Further, according to the present invention, the need for access by an external read-only memory is eliminated. Further, the structure of the present invention can be easily realized by an integrated circuit, and has an effect of reducing cost.

【００６２】さらに本発明の誤り位置検出回路によれ
ば、誤り位置の検出をリアルタイムで行うことができ、
外部クロックを必要とせず、さらにまたゲート回路だけ
で構成することができ、集積回路化が容易であり、コス
トが低減されるという効果が達成される。このように本
発明によれば、具体的な回路構成によって、ＢＣＨ符号
信号の読み込みと同時に誤り位置の探索が可能になる。Further, according to the error position detecting circuit of the present invention, the error position can be detected in real time,
An external clock is not required, and furthermore, it can be constituted only by a gate circuit, so that an effect that the integration is easy and the cost is reduced is achieved. As described above, according to the present invention, it is possible to search for an error position simultaneously with reading of a BCH code signal by a specific circuit configuration.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例の誤り訂正回路の全体の構成
を示すブロック図である。FIG. 1 is a block diagram showing an entire configuration of an error correction circuit according to an embodiment of the present invention.

【図２】本発明の他の実施例の誤り訂正回路の全体の構
成を示すブロック図である。FIG. 2 is a block diagram showing an entire configuration of an error correction circuit according to another embodiment of the present invention.

【図３】誤り位置多項式の係数導出回路１２の具体的な
構成を示すブロック図である。FIG. 3 is a block diagram showing a specific configuration of an error locator polynomial coefficient derivation circuit 12;

【図４】元作成回路１９に含まれるα乗算器ＭＸ１の具
体的な構成を示す電気回路図である。FIG. 4 is an electric circuit diagram showing a specific configuration of an α-multiplier MX1 included in the element creating circuit 19.

【図５】べき乗回路２１の具体的構成を示すブロック図
である。FIG. 5 is a block diagram showing a specific configuration of a power circuit 21;

【図６】べき乗回路２１に含まれる加算器ＡＤ０の具体
的構成を示すブロック図である。FIG. 6 is a block diagram showing a specific configuration of an adder AD0 included in the power circuit 21.

【図７】Ｓ１² サーチ回路２２の具体的構成を示すブロ
ック図である。7 is a block diagram showing a specific structure of S1 ² search circuit 22.

【図８】図７に示されるＳ１² サーチ回路２２のもっと
具体的な構成を示す電気回路図である。8 is an electric circuit diagram showing a more specific configuration of the S1 ² search circuit 22 shown in FIG.

【図９】Ｓ１逆元サーチ回路２５の具体的構成を示すブ
ロック図である。FIG. 9 is a block diagram showing a specific configuration of the S1 inverse search circuit 25;

【図１０】図９に示されるＳ１逆元サーチ回路２５に含
まれる排他的論理和ゲートＥＲ３０および全零検知回路
ＡＺ０の具体的構成を示す電気回路図である。10 is an electric circuit diagram showing a specific configuration of an exclusive OR gate ER30 and an all-zero detection circuit AZ0 included in the S1 inverse element search circuit 25 shown in FIG.

【図１１】Ｓ３／Ｓ１サーチ回路２６の具体的な構成を
示すブロック図である。FIG. 11 is a block diagram showing a specific configuration of an S3 / S1 search circuit 26;

【図１２】加算回路２８の具体的な構成を示す電気回路
図である。FIG. 12 is an electric circuit diagram showing a specific configuration of an adding circuit 28.

【図１３】図１のチエン探索回路１３の具体的構成を示
すブロック図である。FIG. 13 is a block diagram showing a specific configuration of a chain search circuit 13 of FIG. 1;

【図１４】図２に示される誤り位置検出回路５３の具体
的構成を示す全体のブロック図である。14 is an overall block diagram showing a specific configuration of an error position detection circuit 53 shown in FIG.

【図１５】図１４に示される演算回路４１の具体的構成
を示すブロック図である。FIG. 15 is a block diagram showing a specific configuration of an arithmetic circuit 41 shown in FIG.

【図１６】２乗回路４３の具体的構成を示すブロック図
である。FIG. 16 is a block diagram showing a specific configuration of a squaring circuit 43.

【図１７】誤り位置検出器４４の具体的な構成を示すブ
ロック図である。FIG. 17 is a block diagram showing a specific configuration of the error position detector 44.

【図１８】図１７に示される誤り位置検出器４４に含ま
れる加算器ＡＤ１０の具体的構成を示す電気回路図であ
る。FIG. 18 is an electric circuit diagram showing a specific configuration of an adder AD10 included in the error position detector 44 shown in FIG.

【図１９】先行技術の誤り訂正回路の全体の構成を示す
ブロック図である。FIG. 19 is a block diagram showing the overall configuration of a prior art error correction circuit.

【符号の説明】[Explanation of symbols]

９，１０ シンドロームレジスタ １１ ｎビットデータレジスタ １２ 誤り位置多項式の係数導出回路 １３ チエン探索回路 １４ 加算回路 １７ 訂正制御回路 １８ データレジスタ １９ 元作成回路 ２１ べき乗回路 ２２ Ｓ１²サーチ回路 ２３ 乗算回路 ２５ Ｓ１逆元サーチ回路 ２６ Ｓ３／Ｓ１サーチ回路 ２７ 乗算回路 ２８ 加算回路 ４１，４２ 演算回路 ４３ ２乗回路 ４４ 誤り位置検出器 ５３ 誤り位置検出回路9,10 syndrome register 11 n-bit data register 12 error derivation polynomial coefficient derivation circuit 13 chain search circuit 14 addition circuit 17 correction control circuit 18 data register 19 element creation circuit 21 exponentiation circuit 22 S1 ² search circuit 23 multiplication circuit 25 S1 inverse Original search circuit 26 S3 / S1 search circuit 27 Multiplication circuit 28 Addition circuit 41, 42 Arithmetic circuit 43 Square circuit 44 Error position detector 53 Error position detection circuit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 11/10 330 H04L 1/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H03M 13/00 G06F 11/10 330 H04L 1/00

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 （ａ）ＢＣＨ符号信号を（ｘ−α）によ
って割り算して第１シンドロームＳ１を求める第１シン
ドロームレジスタ９と、 （ｂ）前記ＢＣＨ符号信号を（ｘ−α³ ）による割り算
を行って第２シンドロームＳ３を求める第２シンドロー
ムレジスタ１０と、 （ｃ）誤り位置多項式の係数導出回路１２であって、 （ｃ１）αをｍ次のガロア拡大体ＧＦ（２^m）の原始元
とし、α，α³を根にもつ２重誤り訂正（ｎ，ｋ）ＢＣ
Ｈ符号の復号において、（２^m −１）個の第１α乗算器
ＭＸ１〜ＭＸｉを直列につなぎ、初段の第１α乗算器Ｍ
Ｘ１にα⁰を与えることによって、ＧＦ（２^m）の元α〜
α（２^m−１）（以下、αの（２^m−１）乗を表す）を作
成する元作成回路１９と、 （ｃ２）第１シンドロームＳ１と元作成回路１９の出力
とに応答し、Ｓ１α〜Ｓ１α（２^m−１）を求めるべき
乗回路２１であって、 （２^m−１）個の第１加算器ＡＤ０〜ＡＤｉを有し、 各加算器ＡＤ０〜ＡＤｉは、 Ｓ１の各ビットａ０〜ａ３と、α１〜α（２^m−１）の
各ビットｂ０〜ｂ３とが与えられる第１排他的論理和ゲ
ートＥＲ０〜ＥＲ３と、 これらの第１排他的論理和ゲートＥＲ０〜ＥＲ３の出力
が与えられる第１ＮＡＮＤゲートＧ０とを有し、 各第１加算器ＡＤ０〜ＡＤｉは、出力Ｌ０〜Ｌｉを導出
するべき乗回路２１と、 （ｃ３）第１シンドロームＳ１とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第１乗算回路２３であって、
（２^m−１）個の第２α乗算器ＭＸ１１〜ＭＸ１ｉを直
列につなぎ、初段の第２α乗算器ＭＸ１１に第１シンド
ロームＳ１を与える第１乗算回路２３と、 （ｃ４）第１乗算回路２３の結果と、べき乗回路２１の
結果とに基づいて、Ｓ１² を求めるＳ１²サーチ回路２
２であって、 各第２α乗算器ＭＸ１１〜ＭＸ１ｉの出力と、べき乗回
路２１の各第１加算器ＡＤ０〜ＡＤｉの出力Ｌ０〜Ｌｉ
とが、与えられる第１ＡＮＤゲートＧ１０〜Ｇ１ｉと、 第１ＡＮＤゲートＧ１０〜Ｇ１ｉの出力が与えられ、Ｓ
１²を出力する第２排他的論理和ゲートＥＲ１０とを有
するＳ１²サーチ回路２２と、 （ｃ５）Ｓ１の逆元を求める逆元サーチ回路２５であっ
て、 （２^m−１）個の第３排他的論理和ゲートＥＲ３０〜Ｅ
Ｒ３ｉであって、各第３排他的論理和ゲートＥＲ３０〜
ＥＲ３ｉには、α⁰と、第１乗算回路２３の第２乗算器
ＭＸ１１〜ＭＸ１ｉの出力とが与えられる第３排他的論
理和ゲートＥＲ３０〜ＥＲ３ｉと、 第３排他的論理和ゲートＥＲ３０〜ＥＲ３ｉの各出力の
全ビットが論理「０」となることを検出するＮＡＮＤゲ
ートによって実現される全零検知回路ＡＺ０〜ＡＺｉと
を有する逆元サーチ回路２５と、 （ｃ６）第２シンドロームＳ３とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第２乗算回路２７であって、
（２^m−１）個の第３α乗算器ＭＸ２１〜ＭＸ２ｉを直
列につなぎ、初段の第３α乗算器ＭＸ２１に、第２シン
ドロームＳ３を与える第２乗算回路２７と、 （ｃ７）第２乗算回路２７の結果と逆元サーチ回路２５
からの結果とに基づいてＳ３／Ｓ１を求めるＳ３／Ｓ１
サーチ回路２６であって、 （ｃ７−１）（２^m−１）個の第２ＡＮＤゲートＧ２０
〜Ｇ２ｉであって、各第２ＡＮＤゲートＧ２０〜Ｇ２ｉ
は、逆元サーチ回路２５の各全零検知回路ＡＺ０〜ＡＺ
ｉの出力Ｌ２０〜Ｌ２ｉと、 第２乗算回路２７の第３α乗算器ＭＸ２１〜ＭＸ２ｉか
らの出力とが与えられる第２ＡＮＤゲートＧ２０〜Ｇ２
ｉと、 （ｃ７−２）第２ＡＮＤゲートＧ２０〜Ｇ２ｉの出力が
与えられ、Ｓ３／Ｓ１を導出する第４排他的論理和ゲー
トＥＲ５とを有するＳ３／Ｓ１サーチ回路２６と、 （ｃ８）Ｓ１² とＳ３／Ｓ１との結果を加算する回路２
８であって、 Ｓ１²サーチ回路２２の第２排他的論理和ゲートＥＲ１
０の出力Ｓ１²と、Ｓ３／Ｓ１サーチ回路２６の第４排
他的論理和ゲートＥＲ５の出力Ｓ３／Ｓ１とが、各ビッ
ト毎に与えられ、（Ｓ１²＋Ｓ３／Ｓ１）を出力する第
５排他的論理和ゲートＥＲ６０〜ＥＲ６３を有する加算
回路２８とを含む誤り位置多項式の係数導出回路１２
と、 （ｄ）前記誤り位置多項式の係数導出回路の出力に応答
してチエン探索を行い、誤り位置を表すチエン探索回路
１３と、 （ｅ）前記ＢＣＨ符号信号を受信してストアするデータ
のレジスタ１１と、 （ｆ）チエン探索回路の出力とデータレジスタの出力と
を演算して訂正後のＢＣＨ符号信号を得る演算回路１４
とを含むことを特徴とする誤り訂正回路。1. A first syndrome register 9 for dividing a BCH code signal by (x-α) to obtain a first syndrome S1; and (b) dividing the BCH code signal by (x-α ³ ). And (c1) a coefficient deriving circuit 12 for an error locator polynomial, wherein (c1) α is a primitive element of a Galois extension field GF (2 ^m ) of the m-th order And a double error correction (n, k) BC having α and α ³ as roots
In decoding the H code, (2 ^m -1) first α multipliers MX1 to MXi are connected in series, and the first stage first α multiplier M
By giving α0 to X1, the ^element αα of GF (2 ^m )
(c2) responding to the first syndrome S1 and the output of the element creation circuit 19, which creates α (2 ^m -1) (hereinafter, α represents the power of (2 ^m -1)); a power circuit 21 for obtaining the ^{S1α~S1α (2 m -1), (} 2 m -1) has a number of first adder AD0～ADi, the adders AD0～ADi, each bit a0 of S1 -A3 and bits b0-b3 of α1-α (2 ^m -1) are provided, and the outputs of these first exclusive-OR gates ER0-ER3 are Each of the first adders AD0 to ADi has a power circuit 21 for deriving outputs L0 to Li, and (c3) first syndromes S1 and (2m) on GF (2 ^m ). ^m
-1) a first multiplication circuit 23 for multiplying the elements,
(C 4) a first multiplication circuit 23 that connects the (2 ^m −1) second α multipliers MX11 to MX1i in series and provides the first syndrome S1 to the first-stage second α multiplier MX11; results and, based on the result of the exponentiation circuit 21, obtains the S1 ² S1 ² search circuit 2
2, the outputs of the second α multipliers MX11 to MX1i and the outputs L0 to Li of the first adders AD0 to ADi of the power circuit 21.
And the outputs of the first AND gates G10 to G1i are given.
And S1 ² search circuit 22 and a second exclusive OR gate ER10 for outputting 1 ^2, (c5) S1 a inverse search circuit 25 for obtaining the inverse of, (2 ^m -1) pieces of the 3 exclusive OR gates ER30-E
R3i, each of the third exclusive OR gates ER30 to ER30.
ER3i is provided with third exclusive OR gates ER30 to ER3i to which α ⁰ and outputs of the second multipliers MX11 to MX1i of the first multiplier circuit 23 are provided, and ER3i of the third exclusive OR gates ER30 to ER3i. An inverse element search circuit 25 having all-zero detection circuits AZ0 to AZi realized by a NAND gate for detecting that all bits of each output become logic "0"; (c6) second syndromes S3 and GF (2 ^m ) on (2 ^m
-1) a second multiplication circuit 27 for multiplying the elements,
A second multiplier circuit 27 that connects (2 ^m −1) third α multipliers MX21 to MX2i in series and provides a second syndrome S3 to the first-stage third α multiplier MX21; and (c7) a second multiplier circuit 27. Result and inverse element search circuit 25
S3 / S1 to obtain S3 / S1 based on the result from
(C7-1) (2 ^m -1) second AND gates G20
To G2i, each of the second AND gates G20 to G2i.
Are all zero detection circuits AZ0 to AZ of the inverse element search circuit 25.
second AND gates G20 to G2 to which outputs L20 to L2i of i and outputs from third α multipliers MX21 to MX2i of second multiplying circuit 27 are provided.
and i, and (C7-2) output is supplied first 2AND gate G20~G2i, S3 / S1 search circuit 26 and a fourth exclusive OR gate ER5 to derive S3 / S1, (c8) S1 2 2 for adding the results of S3 and S3 / S1
8, the second exclusive OR gate ER1 of the S1 ² search circuit 22
The output S1 ^{2 of} 0 and the output S3 / S1 of the fourth exclusive OR gate ER5 of the S3 / S1 search circuit 26 are given for each bit, and the fifth exclusive output that outputs (S1 ² + S3 / S1) is provided. Error locator polynomial coefficient deriving circuit 12 including an addition circuit 28 having logical OR gates ER60 to ER63
(D) a chain search circuit 13 for performing a chain search in response to an output of the coefficient derivation circuit of the error locator polynomial to indicate an error position; and (e) a register for receiving and storing the BCH code signal. And (f) an arithmetic circuit 14 for calculating the output of the chain search circuit and the output of the data register to obtain a corrected BCH code signal.
And an error correction circuit comprising: 【請求項２】 （ａ）ＢＣＨ符号信号を（ｘ−α）によ
って割り算して第１シンドロームＳ１を求める第１シン
ドロームレジスタ９と、 （ｂ）前記ＢＣＨ符号信号を（ｘ−α³ ）による割り算
を行って第２シンドロームＳ３を求める第２シンドロー
ムレジスタ１０と、 （ｃ）誤り位置多項式の係数導出回路１２であって、 （ｃ１）αをｍ次のガロア拡大体ＧＦ（２^m）の原始元
とし、α，α³を根にもつ２重誤り訂正（ｎ，ｋ）ＢＣ
Ｈ符号の復号において、（２^m −１）個の第１α乗算器
ＭＸ１〜ＭＸｉを直列につなぎ、初段の第１α乗算器Ｍ
Ｘ１にα⁰を与えることによって、ＧＦ（２^m）の元α〜
α（２^m−１）（以下、αの（２^m−１）乗を表す）を作
成する元作成回路１９と、 （ｃ２）第１シンドロームＳ１と元作成回路１９の出力
とに応答し、Ｓ１α〜Ｓ１α（２^m−１）を求めるべき
乗回路２１であって、 （２^m−１）個の第１加算器ＡＤ０〜ＡＤｉを有し、 各加算器ＡＤ０〜ＡＤｉは、 Ｓ１の各ビットａ０〜ａ３と、α１〜α（２^m−１）の
各ビットｂ０〜ｂ３とが与えられる第１排他的論理和ゲ
ートＥＲ０〜ＥＲ３と、 これらの第１排他的論理和ゲートＥＲ０〜ＥＲ３の出力
が与えられる第１ＮＡＮＤゲートＧ０とを有し、 各第１加算器ＡＤ０〜ＡＤｉは、出力Ｌ０〜Ｌｉを導出
するべき乗回路２１と、 （ｃ３）第１シンドロームＳ１とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第１乗算回路２３であって、
（２^m−１）個の第２α乗算器ＭＸ１１〜ＭＸ１ｉを直
列につなぎ、初段の第２α乗算器ＭＸ１１に第１シンド
ロームＳ１を与える第１乗算回路２３と、 （ｃ４）第１乗算回路２３の結果と、べき乗回路２１の
結果とに基づいて、Ｓ１² を求めるＳ１²サーチ回路２
２であって、 各第２α乗算器ＭＸ１１〜ＭＸ１ｉの出力と、べき乗回
路２１の各第１加算器ＡＤ０〜ＡＤｉの出力Ｌ０〜Ｌｉ
とが、与えられる第１ＡＮＤゲートＧ１０〜Ｇ１ｉと、 第１ＡＮＤゲートＧ１０〜Ｇ１ｉの出力が与えられ、Ｓ
１²を出力する第２排他的論理和ゲートＥＲ１０とを有
するＳ１²サーチ回路２２と、 （ｃ５）Ｓ１の逆元を求める逆元サーチ回路２５であっ
て、 （２^m−１）個の第３排他的論理和ゲートＥＲ３０〜Ｅ
Ｒ３ｉであって、各第３排他的論理和ゲートＥＲ３０〜
ＥＲ３ｉには、α⁰と、第１乗算回路２３の第２乗算器
ＭＸ１１〜ＭＸ１ｉの出力とが与えられる第３排他的論
理和ゲートＥＲ３０〜ＥＲ３ｉと、 第３排他的論理和ゲートＥＲ３０〜ＥＲ３ｉの各出力の
全ビットが論理「０」となることを検出するＮＡＮＤゲ
ートによって実現される全零検知回路ＡＺ０〜ＡＺｉと
を有する逆元サーチ回路２５と、 （ｃ６）第２シンドロームＳ３とＧＦ（２^m）上の（２^m
−１）個の元を乗算する第２乗算回路２７であって、
（２^m−１）個の第３α乗算器ＭＸ２１〜ＭＸ２ｉを直
列につなぎ、初段の第３α乗算器ＭＸ２１に、第２シン
ドロームＳ３を与える第２乗算回路２７と、 （ｃ７）第２乗算回路２７の結果と逆元サーチ回路２５
からの結果とに基づいてＳ３／Ｓ１を求めるＳ３／Ｓ１
サーチ回路２６であって、 （ｃ７−１）（２^m−１）個の第２ＡＮＤゲートＧ２０
〜Ｇ２ｉであって、各第２ＡＮＤゲートＧ２０〜Ｇ２ｉ
は、逆元サーチ回路２５の各全零検知回路ＡＺ０〜ＡＺ
ｉの出力Ｌ２０〜Ｌ２ｉと、 第２乗算回路２７の第３α乗算器ＭＸ２１〜ＭＸ２ｉか
らの出力とが与えられる第２ＡＮＤゲートＧ２０〜Ｇ２
ｉと、 （ｃ７−２）第２ＡＮＤゲートＧ２０〜Ｇ２ｉの出力が
与えられ、Ｓ３／Ｓ１を導出する第４排他的論理和ゲー
トＥＲ５とを有するＳ３／Ｓ１サーチ回路２６と、 （ｃ８）Ｓ１² とＳ３／Ｓ１との結果を加算する回路２
８であって、 Ｓ１²サーチ回路２２の第２排他的論理和ゲートＥＲ１
０の出力Ｓ１²と、Ｓ３／Ｓ１サーチ回路２６の第４排
他的論理和ゲートＥＲ５の出力Ｓ３／Ｓ１とが、各ビッ
ト毎に与えられ、（Ｓ１²＋Ｓ３／Ｓ１）を出力する第
５排他的論理和ゲートＥＲ６０〜ＥＲ６３を有する加算
回路２８とを含む誤り位置多項式の係数導出回路１２
と、 （ｄ）誤り位置検出回路であって、 （ｄ１）その誤り位置多項式を σ（ｚ） ＝ １ ＋ Ａｚ ＋ Ｂｚ² としたとき、（２^m −２）個の第４α乗算器ＭＸ３１〜
ＭＸ３ｉを直列につなぎ、初段の第４α乗算器ＭＸ３１
に、Ｓ１²サーチ回路２２の第２排他的論理和ゲートＥ
Ｒ１０の出力Ｓ１²であるＡを与えることによってＡαⁱ
（ｉ＝０，１，２，…，２^m−２）を出力する第１演算
回路４１と、 （ｄ２）（２^m −２）個の第５α乗算器を直列につな
ぎ、初段の第５α乗算器に、加算回路２８の第５排他的
論理和ゲートＥＲ６０〜ＥＲ６３からの出力（Ｓ１²＋
Ｓ３／Ｓ１）であるＢを与えることによってＢα^j（ｊ
＝０，１，２，…，２^m−２）を出力する第２演算回路
４２と、 （ｄ３）Ｂα^k（ｋ＝０，１，２，…，２^m−２）に対し
第６α乗算器ＭＸ４１；ＭＸ５１，ＭＸ５２；ＭＸ６
１，ＭＸ６２，ＭＸ６３；…をｋ個つなぐことによって
Ｂ（α^k）²を出力する第３演算回路４３と、 （ｄ４）第１演算回路４１と第３演算回路４３との出力
に基づいて、前記誤り位置多項式が、 σ（α^L）＝０ （Ｌ＝０，１，２，…，２^m−２） となるＬを判別し、受信符号語の誤り位置を指示する出
力を導出する回路４４であって、ＡαⁱおよびＢ（αⁱ）
²（ｉ＝０，１，…，２^m−２）が与えられる第３加算器
ＡＤ１０〜ＡＤ１ｉを有し、 各第３加算器ＡＤ１０〜ＡＤ１ｉは、 ＡαⁱおよびＢ（αⁱ）²の各ビットが与えられる各ビッ
ト毎の第６排他的論理和ゲートＥＲ７０〜ＥＲ７
_m-1と、 第２ビット以降のビットａ１〜ａ_m-1，ｂ１〜ｂ_m-1が与
えられる第６排他的論理和ゲートＥＲ７１〜ＥＲ７_m-1
の出力が与えられる第２ＮＡＮＤゲートＧ３と、 第１ビットａ０，ｂ０が与えられる第６排他的論理和ゲ
ートＥＲ７０と、第２ＮＡＮＤゲートＧ３との出力が与
えられるＡＮＤゲートＧ２とを有する誤り位置指示出力
導出回路４４とを含む誤り位置検出回路５３と、 （ｅ）Ｓ１＝０，Ｓ３≠０のとき、訂正不可能な誤りが
生じたとして訂正出力をクリアする訂正制御回路１７
と、 （ｆ）ＢＣＨ符号信号をストアして誤り位置検出回路と
訂正制御回路の出力によって訂正を行って訂正後のＢＣ
Ｈ符号信号を得るデータレジスタ１８とを含むことを特
徴とする誤り訂正回路。2. (a) a first syndrome register 9 for dividing a BCH code signal by (x-α) to obtain a first syndrome S1; and (b) dividing the BCH code signal by (x-α ³ ). And (c1) a coefficient deriving circuit 12 for an error locator polynomial, wherein (c1) α is a primitive element of a Galois extension field GF (2 ^m ) of the m-th order And a double error correction (n, k) BC having α and α ³ as roots
In decoding the H code, (2 ^m -1) first α multipliers MX1 to MXi are connected in series, and the first stage first α multiplier M
By giving α0 to X1, the ^element αα of GF (2 ^m )
(c2) responding to the first syndrome S1 and the output of the element creation circuit 19, which creates α (2 ^m -1) (hereinafter, α represents the power of (2 ^m -1)); a power circuit 21 for obtaining the ^{S1α~S1α (2 m -1), (} 2 m -1) has a number of first adder AD0～ADi, the adders AD0～ADi, each bit a0 of S1 -A3 and bits b0-b3 of α1-α (2 ^m -1) are provided, and the outputs of these first exclusive-OR gates ER0-ER3 are Each of the first adders AD0 to ADi has a power circuit 21 for deriving outputs L0 to Li, and (c3) first syndromes S1 and (2m) on GF (2 ^m ). ^m
-1) a first multiplication circuit 23 for multiplying the elements,
(C 4) a first multiplication circuit 23 that connects the (2 ^m −1) second α multipliers MX11 to MX1i in series and provides the first syndrome S1 to the first-stage second α multiplier MX11; results and, based on the result of the exponentiation circuit 21, obtains the S1 ² S1 ² search circuit 2
2, the outputs of the second α multipliers MX11 to MX1i and the outputs L0 to Li of the first adders AD0 to ADi of the power circuit 21.
And the outputs of the first AND gates G10 to G1i are given.
And S1 ² search circuit 22 and a second exclusive OR gate ER10 for outputting 1 ^2, (c5) S1 a inverse search circuit 25 for obtaining the inverse of, (2 ^m -1) pieces of the 3 exclusive OR gates ER30-E
R3i, each of the third exclusive OR gates ER30 to ER30.
ER3i is provided with third exclusive OR gates ER30 to ER3i to which α ⁰ and outputs of the second multipliers MX11 to MX1i of the first multiplier circuit 23 are provided, and ER3i of the third exclusive OR gates ER30 to ER3i. An inverse element search circuit 25 having all-zero detection circuits AZ0 to AZi realized by a NAND gate for detecting that all bits of each output become logic "0"; (c6) second syndromes S3 and GF (2 ^m ) on (2 ^m
-1) a second multiplication circuit 27 for multiplying the elements,
A second multiplication circuit 27 that connects (2 ^m -1) third α multipliers MX21 to MX2i in series and provides a second syndrome S3 to the first-stage third α multiplier MX21; and (c7) a second multiplication circuit 27. Result and inverse element search circuit 25
S3 / S1 to obtain S3 / S1 based on the result from
(C7-1) (2 ^m -1) second AND gates G20
To G2i, each of the second AND gates G20 to G2i.
Are all zero detection circuits AZ0 to AZ of the inverse element search circuit 25.
second AND gates G20 to G2 to which outputs L20 to L2i of i and outputs from third α multipliers MX21 to MX2i of second multiplying circuit 27 are provided.
and i, and (C7-2) output is supplied first 2AND gate G20~G2i, S3 / S1 search circuit 26 and a fourth exclusive OR gate ER5 to derive S3 / S1, (c8) S1 2 2 for adding the results of S3 and S3 / S1
8, the second exclusive OR gate ER1 of the S1 ² search circuit 22
The output S1 ^{2 of} 0 and the output S3 / S1 of the fourth exclusive OR gate ER5 of the S3 / S1 search circuit 26 are given for each bit, and the fifth exclusive output that outputs (S1 ² + S3 / S1) is provided. Error locator polynomial coefficient deriving circuit 12 including an addition circuit 28 having logical OR gates ER60 to ER63
If, (d) an error position detecting circuit, (d1) when the error position polynomial σ and (z) = 1 + Az + Bz 2, (2 m -2) pieces of the 4α multiplier MX31~
MX3i are connected in series, and a first-stage fourth α multiplier MX31
The second exclusive OR gate E of the S1 ² search circuit 22
By giving A which is the output S1 ² of R10, Aα ⁱ
The first arithmetic circuit 41 that outputs (i = 0, 1, 2,..., 2 ^m −2) is connected in series with (d2) (2 ^m −2) fifth α multipliers, and the first stage 5α to the multiplier, the output from the fifth exclusive OR gate ER60~ER63 of the adder circuit 28 (S1 ² +
S3 / S1) to give Bα ^j (j
= 0,1,2, ..., the second arithmetic circuit 42 for outputting a ^{2 m -2), (d3)} Bα k (k = 0,1,2, ..., 2 m -2) to the 6α multiplier MX41; MX51, MX52; MX6
, MX62, MX63; are connected to each other to output B (α ^k ) ^2. (D4) Based on the outputs of the first and third arithmetic circuits 41 and 43, A circuit for determining ^L where the error locator polynomial is σ (α ^L ) = 0 (L = 0, 1, 2,..., 2 ^m −2) and deriving an output indicating the error position of the received codeword 44, Aα ⁱ and B (α ⁱ )
² (i = 0, 1,..., 2 ^m −2) are provided, and each of the third adders AD10 to AD1i is provided with each of Aα ⁱ and B (α ⁱ ) ² . Sixth exclusive OR gates ER70 to ER7 for each bit to which a bit is applied
sixth exclusive OR gates ER71 to ER7 _{m-1 to which m-1} and the second and subsequent bits a1 to am _-1 , b1 to bm _-1 are given.
Error position indicating output having a second NAND gate G3 to which the output of the second NAND gate G3 is applied, a sixth exclusive OR gate ER70 to which the first bits a0 and b0 are applied, and an AND gate G2 to which the output of the second NAND gate G3 is applied. An error position detection circuit 53 including a derivation circuit 44; and (e) a correction control circuit 17 for clearing a correction output as an uncorrectable error has occurred when S1 = 0 and S3 ≠ 0.
(F) storing the BCH code signal, performing correction by the output of the error position detection circuit and the correction control circuit, and correcting the corrected BC
An error correction circuit comprising: a data register for obtaining an H code signal.