JPS60245266A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60245266A JPS60245266A JP59100463A JP10046384A JPS60245266A JP S60245266 A JPS60245266 A JP S60245266A JP 59100463 A JP59100463 A JP 59100463A JP 10046384 A JP10046384 A JP 10046384A JP S60245266 A JPS60245266 A JP S60245266A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＰチャンネルＭＯ８）ランジスタ（以下、Ｐ−
ＭＯＳ）ランジスタという。）とＮチャンネルＭＯ８）
ランジスタ（以下、Ｎ−ＭＯＳ）ランジスタという。）
を上下に配置してなる３次元相補形ＭＯＳデバイス（以
下、３次元ＣＭＯＳデバイスという。）に係わる半導体
装置およびその製造方法に関するものである。
ＭＯＳ）ランジスタという。）とＮチャンネルＭＯ８）
ランジスタ（以下、Ｎ−ＭＯＳ）ランジスタという。）
を上下に配置してなる３次元相補形ＭＯＳデバイス（以
下、３次元ＣＭＯＳデバイスという。）に係わる半導体
装置およびその製造方法に関するものである。
ＭＯＳデバイスの微細化により短チャンネル化すると、
ソース、ドレイン領域の拡散層抵抗が太ぎくなり、機能
の向上、特に高速化をはかるうえで大きな問題となって
いる。そこで、拡散層をシリサイド化して拡散層抵抗の
低減を図り動作速度を向上させようとする方法がＮ−Ｍ
ＯＳ）ランジスタに対して提案されている。これはＮチ
ャンネルＭＯ８）ランジスタ（以下、Ｎ−ＭＯＳ）ラン
ジスタ）のソース、ドレインの拡散層形成領域上に高融
点金属（Ｍｏ）を被着し、これを通してＡｓイオンを打
込んで熱処理をして高融点金属をシリサイド化すると共
に、Ａｓイオンの打込みによりソース、ドレインの拡散
層を形成することにより、前記拡散層表面にシリサイド
層を形成して拡散層抵抗を低減させる方法である（１９
８２年１２月発行のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ−ｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、ｐｐ５５６−
５５９ ）。
ソース、ドレイン領域の拡散層抵抗が太ぎくなり、機能
の向上、特に高速化をはかるうえで大きな問題となって
いる。そこで、拡散層をシリサイド化して拡散層抵抗の
低減を図り動作速度を向上させようとする方法がＮ−Ｍ
ＯＳ）ランジスタに対して提案されている。これはＮチ
ャンネルＭＯ８）ランジスタ（以下、Ｎ−ＭＯＳ）ラン
ジスタ）のソース、ドレインの拡散層形成領域上に高融
点金属（Ｍｏ）を被着し、これを通してＡｓイオンを打
込んで熱処理をして高融点金属をシリサイド化すると共
に、Ａｓイオンの打込みによりソース、ドレインの拡散
層を形成することにより、前記拡散層表面にシリサイド
層を形成して拡散層抵抗を低減させる方法である（１９
８２年１２月発行のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ−ｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、ｐｐ５５６−
５５９ ）。
一方、ＣＭＯＳデバイスの高集積化に伴なう微細化によ
りソース、ドレイン領域の拡散層抵抗の低減を図るべく
、ＣＭＯＳデバイスにおける拡散層のシリサイド化が是
非とも必要となってきた。
りソース、ドレイン領域の拡散層抵抗の低減を図るべく
、ＣＭＯＳデバイスにおける拡散層のシリサイド化が是
非とも必要となってきた。
そこで、通常のＣＭＯＳデバイスのソース、ドレイン領
域の拡散層のシリサイド化に適用してみるとＰチャンネ
ルＭＯ８）ランジスタ（以下、Ｐ−ＭＯＳ）ランジスタ
）形成側とＮ−ＭＯＳ）ランジスク形成側双方のソース
、ドレイン領域の拡散層のシリサイド化を、Ｐ−ＭＯＳ
トランジスタ形成側とＮ−ＭＯＳ）ランジスク形成側
とで夫々個別に行なう必要があり、またゲートと拡散層
との分離用の絶縁膜（サイドウオール）を夫々必要とす
るなど、製造プロセスが大変複雑で、コスト高となると
いう問題が生じるということが本発明者によって明らか
とされた。
域の拡散層のシリサイド化に適用してみるとＰチャンネ
ルＭＯ８）ランジスタ（以下、Ｐ−ＭＯＳ）ランジスタ
）形成側とＮ−ＭＯＳ）ランジスク形成側双方のソース
、ドレイン領域の拡散層のシリサイド化を、Ｐ−ＭＯＳ
トランジスタ形成側とＮ−ＭＯＳ）ランジスク形成側
とで夫々個別に行なう必要があり、またゲートと拡散層
との分離用の絶縁膜（サイドウオール）を夫々必要とす
るなど、製造プロセスが大変複雑で、コスト高となると
いう問題が生じるということが本発明者によって明らか
とされた。
本発明の目的は、３次元ＣＭＯＳデバイスのソース、ド
レイン領域（の拡散層）表面にメタルシリサイド層を形
成することにより、ソース、トレーイン領域の（拡散Ｆ
り抵抗の低減を図り、高速動作を達成できると共に、通
常の横形ＣＭＯＳデバイスに比べ太幅にスペースの縮小
ができ、高集積化を一層可能にするようにした半導体装
置を提供することにある。
レイン領域（の拡散層）表面にメタルシリサイド層を形
成することにより、ソース、トレーイン領域の（拡散Ｆ
り抵抗の低減を図り、高速動作を達成できると共に、通
常の横形ＣＭＯＳデバイスに比べ太幅にスペースの縮小
ができ、高集積化を一層可能にするようにした半導体装
置を提供することにある。
また本発明の他の目的は、上側のＭＯＳ）ランジスタの
ソース、ドレイン領域（の拡散層）表面にメタルシリサ
イド層を形成してなる３次元ＣＭＯＳデバイスを、簡単
な製造プロセスにより容易に、従って安価に得ることが
できるようにした半導体装置の製造方法を提供すること
にある、本発明の前記ならびにそのほかの目的と新規な
４？徴は、本明細書の記述および添付図面からあきらか
になるであろう。
ソース、ドレイン領域（の拡散層）表面にメタルシリサ
イド層を形成してなる３次元ＣＭＯＳデバイスを、簡単
な製造プロセスにより容易に、従って安価に得ることが
できるようにした半導体装置の製造方法を提供すること
にある、本発明の前記ならびにそのほかの目的と新規な
４？徴は、本明細書の記述および添付図面からあきらか
になるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単忙説明すれば、下記のとおりである。
を簡単忙説明すれば、下記のとおりである。
すなわち、本発明の第１の発明は、３次元ＣＭＯＳデバ
イスのソース、ドレイン領域（の拡散層）表面にメタル
シリサイド層を形成することにより、ソース、ドレイン
領域の（拡散層）抵抗の低減を図り、高速動作を達成す
ると共に、通常の横形ＣＭＯＳデバイスに比べ太幅にス
ペースの縮小化を図り高集積化を一層可能にするもので
ある。
イスのソース、ドレイン領域（の拡散層）表面にメタル
シリサイド層を形成することにより、ソース、ドレイン
領域の（拡散層）抵抗の低減を図り、高速動作を達成す
ると共に、通常の横形ＣＭＯＳデバイスに比べ太幅にス
ペースの縮小化を図り高集積化を一層可能にするもので
ある。
また本発明の第２の発明は、半導体基板に構成した一導
電形ＭＯ８）ランジスタのゲート電極を共通のゲート電
極として、他の導電形ＭＯ８）ランジスタのソース、ド
レイン領域を形成するための半導体層を、前記−導電形
ＭＯ８）ランジスタの上側に形成し、この半導体層上に
メタルな被着し、このメタルを連して前記他の導電形不
純物イオンを打込んで前記半導体層に前記他の導電形Ｍ
Ｏ３）ランジスタのソース、ドレイン領域を形成し、こ
の後熱処理を施して前記メタルをシリサイド化すること
により、ソース、ドレイン領域表面圧メタルシリサイド
層を形成してなる３次元ＣＭＯＳデバイスを簡単な製造
プロセスにより容易に、従って安価に製造できるもので
ある。
電形ＭＯ８）ランジスタのゲート電極を共通のゲート電
極として、他の導電形ＭＯ８）ランジスタのソース、ド
レイン領域を形成するための半導体層を、前記−導電形
ＭＯ８）ランジスタの上側に形成し、この半導体層上に
メタルな被着し、このメタルを連して前記他の導電形不
純物イオンを打込んで前記半導体層に前記他の導電形Ｍ
Ｏ３）ランジスタのソース、ドレイン領域を形成し、こ
の後熱処理を施して前記メタルをシリサイド化すること
により、ソース、ドレイン領域表面圧メタルシリサイド
層を形成してなる３次元ＣＭＯＳデバイスを簡単な製造
プロセスにより容易に、従って安価に製造できるもので
ある。
法の一実施例を示し、特にＣＭＯＳインバータにＮ形シ
リコン基板１の主面に選択酸化法によりフィールド酸化
膜２を形成する一力、活性領域忙第１のゲート酸化膜３
を形成する。更に全面に多結晶シリコンをＣＶＤ法によ
り被着した後、隣［Ｐｌ処理をして多結晶シリコン中に
隣ＩＰＩを導入する。次いで通常のホトエツチング法に
より多結晶シリコンをパターニングしてゲート電極４を
形成する。
リコン基板１の主面に選択酸化法によりフィールド酸化
膜２を形成する一力、活性領域忙第１のゲート酸化膜３
を形成する。更に全面に多結晶シリコンをＣＶＤ法によ
り被着した後、隣［Ｐｌ処理をして多結晶シリコン中に
隣ＩＰＩを導入する。次いで通常のホトエツチング法に
より多結晶シリコンをパターニングしてゲート電極４を
形成する。
この状態でＰ形不純物イオンたとえばボロン０３１イオ
ンを高濃度に、ゲート電極４をマスクにして全面に打込
んで、ソース、ドレイン領域を構成するＰ＋拡散層５を
形成する。次に熱酸化を行なってゲート電極４上に第２
のゲート酸化膜３′を図示のリングラフィ）法により、
ドレイン領域のＰ＋拡散層５上の酸化膜に穴を形成し、
シリコン基板を（Ｓｅｅｄｉｎｇ Ｅｐｉｔａｘｉａｌ
法）によりゲート電極４上ニングし、ゲート電極４の上
方にＳｉｎ、膜７′を得る。
ンを高濃度に、ゲート電極４をマスクにして全面に打込
んで、ソース、ドレイン領域を構成するＰ＋拡散層５を
形成する。次に熱酸化を行なってゲート電極４上に第２
のゲート酸化膜３′を図示のリングラフィ）法により、
ドレイン領域のＰ＋拡散層５上の酸化膜に穴を形成し、
シリコン基板を（Ｓｅｅｄｉｎｇ Ｅｐｉｔａｘｉａｌ
法）によりゲート電極４上ニングし、ゲート電極４の上
方にＳｉｎ、膜７′を得る。
次に１ｉＨ１ｆ＋に示すよう妃、全面にたとえばＭ。
などの高融点金属８を蒸着し、Ｎ形不純物イオンたとえ
ばＡｓイオンを高融点金属８を通してイオン打込みする
。このとき打込ろエネルギーを適当に設定してＳｉｎ、
膜７′のパターンの下部には打込みイオンが入らないよ
うにする。このようにしてエピタキシャル層６の一部に
、即ちＮ−ＭＯＳトランジスタのソース、ドレイン形成
領域ＶＣＮ＋拡散層６′を形成する。次に非酸化性雰囲
気（たとえばＨｅ ）中で熱処理を施して、打込みイオ
ンを活性化させ、エピタキシャル層６のうちＮ＋拡散層
６り上の高融点金属８のろシリサイド化し、シリサイド
化しない高融点金属部分即ちＳｉｎｇ膜７′上りリケー
ドガラス（ＰＳＧ）膜９をＣＶＤ法により被着し、ホト
エツチング法によりコンタクトホール１０を形成し、ア
ルミニウム（ＡＩ！、）を全面に蒸着した後、これをホ
トエツチング法によりパターニングしＡμ配線１１を形
成する。この後図示しないが通常の方法によりパッシベ
ーション膜を形成し、３次元ＣＭＯＳデバイス（Ｓｔａ
ｃｋｅｄＣＭＯ８）を完成する。
ばＡｓイオンを高融点金属８を通してイオン打込みする
。このとき打込ろエネルギーを適当に設定してＳｉｎ、
膜７′のパターンの下部には打込みイオンが入らないよ
うにする。このようにしてエピタキシャル層６の一部に
、即ちＮ−ＭＯＳトランジスタのソース、ドレイン形成
領域ＶＣＮ＋拡散層６′を形成する。次に非酸化性雰囲
気（たとえばＨｅ ）中で熱処理を施して、打込みイオ
ンを活性化させ、エピタキシャル層６のうちＮ＋拡散層
６り上の高融点金属８のろシリサイド化し、シリサイド
化しない高融点金属部分即ちＳｉｎｇ膜７′上りリケー
ドガラス（ＰＳＧ）膜９をＣＶＤ法により被着し、ホト
エツチング法によりコンタクトホール１０を形成し、ア
ルミニウム（ＡＩ！、）を全面に蒸着した後、これをホ
トエツチング法によりパターニングしＡμ配線１１を形
成する。この後図示しないが通常の方法によりパッシベ
ーション膜を形成し、３次元ＣＭＯＳデバイス（Ｓｔａ
ｃｋｅｄＣＭＯ８）を完成する。
このようにしてソース、ドレイン領域の拡散層表面に高
融点金属シリサイド層８′が形成された３次元ＣＭＯＳ
デバイスは、従来の３次元ＣＭＯＳデバイスにおける上
部のＭＯＳ）ランジスクここではＮ−ＭＯＳ）ランジス
タのソース、ドレイン領域のＮ＋拡散層６′を形成する
ためのイオン打込ロノマスクとなるＳｉ２．膜７′のパ
ターンを高融点金属シリサイド層８′の分離に兼用して
いるため、従来の３次元ＣＭＯ８構造プロセスに簡単な
工程（高融点金属被着工程やシリサイド化しない高融点
金属８を除去する工程等）を追加するだけでソース、ド
レイン領域の拡散層６′のシリサイド化が可能となる。
融点金属シリサイド層８′が形成された３次元ＣＭＯＳ
デバイスは、従来の３次元ＣＭＯＳデバイスにおける上
部のＭＯＳ）ランジスクここではＮ−ＭＯＳ）ランジス
タのソース、ドレイン領域のＮ＋拡散層６′を形成する
ためのイオン打込ロノマスクとなるＳｉ２．膜７′のパ
ターンを高融点金属シリサイド層８′の分離に兼用して
いるため、従来の３次元ＣＭＯ８構造プロセスに簡単な
工程（高融点金属被着工程やシリサイド化しない高融点
金属８を除去する工程等）を追加するだけでソース、ド
レイン領域の拡散層６′のシリサイド化が可能となる。
また現在提案されているＮ−ＭＯＳ）ランジスタのソー
ス、ドレイン領域の拡散層のメタルシリサイド化方法で
は、ゲート電極と拡散層とを分離する必要上、ゲート電
極の側面に５ｉ０２等の金属と反応しな（・絶縁膜によ
るスペーサ（サイドウオール）を設ける必要がある。そ
して通常の横形ＣＭＯＳデバイスではソース、ドレイン
領域の拡散層のシリサイド化匠当っては、Ｐ−ＭＯＳ）
ランジスタ形成側とＮ−ＭＯＳ）ランジスタ形成側双方
のソース、ドレイン領域の拡散層をシリサイド化する必
要があり、しかもゲート電極と拡散層とを分離するサイ
ドウオールもＰ−ＭＯＳ）ランジスタ形成側とＮ−ＭＯ
Ｓ）ランジスタ形成側双方必要となる。これに対して本
発明に係る３次元ＣＭＯＳデバイスでは、まずゲート電
４ａ４を共通ゲート電極として使用することができ、ま
たゲート電極４とソース、ドレイン領域の拡散層５，６
′とを分離するサイドウオールが不要であり、ソース。
ス、ドレイン領域の拡散層のメタルシリサイド化方法で
は、ゲート電極と拡散層とを分離する必要上、ゲート電
極の側面に５ｉ０２等の金属と反応しな（・絶縁膜によ
るスペーサ（サイドウオール）を設ける必要がある。そ
して通常の横形ＣＭＯＳデバイスではソース、ドレイン
領域の拡散層のシリサイド化匠当っては、Ｐ−ＭＯＳ）
ランジスタ形成側とＮ−ＭＯＳ）ランジスタ形成側双方
のソース、ドレイン領域の拡散層をシリサイド化する必
要があり、しかもゲート電極と拡散層とを分離するサイ
ドウオールもＰ−ＭＯＳ）ランジスタ形成側とＮ−ＭＯ
Ｓ）ランジスタ形成側双方必要となる。これに対して本
発明に係る３次元ＣＭＯＳデバイスでは、まずゲート電
４ａ４を共通ゲート電極として使用することができ、ま
たゲート電極４とソース、ドレイン領域の拡散層５，６
′とを分離するサイドウオールが不要であり、ソース。
ドレイン領域の拡散層のシリサイド化も一方のＭＯＳト
ランジスタ即ち上側のＮ−ＭＯＳ）ランジスタについて
のみ行なえばよい。これにより本発明ではＣＭＯＳデバ
イスの拡散層シリサイド化を通常の横形ＣＭ 、０’
Ｓデバイスに適用するよりも、３次元ＣＭＯＳデバイス
に適用した方が製造工程が簡単となり、メタルを通して
イオン打込みをしてソース、ドレイン領域の拡散層をシ
リサイド化しくなる３次元ＣＭＯＳデバイスを容易にか
つ安価に製造できる。
ランジスタ即ち上側のＮ−ＭＯＳ）ランジスタについて
のみ行なえばよい。これにより本発明ではＣＭＯＳデバ
イスの拡散層シリサイド化を通常の横形ＣＭ 、０’
Ｓデバイスに適用するよりも、３次元ＣＭＯＳデバイス
に適用した方が製造工程が簡単となり、メタルを通して
イオン打込みをしてソース、ドレイン領域の拡散層をシ
リサイド化しくなる３次元ＣＭＯＳデバイスを容易にか
つ安価に製造できる。
また３次元ＣＭＯＳデバイスにおけるソース。
ドレイン領域の拡散層をメタルシリサイド化し、これに
より拡散層抵抗を低減させることができ、従ってデバイ
スの動作速度を一層高速化させることができると共に、
ＭＯＳデバイスの微細化が通常の横形ＣＭＯＳデバイス
に比して一層可能となり３次元ＣＭＯＳデバイスによる
集積度の向上を図ることができる。
より拡散層抵抗を低減させることができ、従ってデバイ
スの動作速度を一層高速化させることができると共に、
ＭＯＳデバイスの微細化が通常の横形ＣＭＯＳデバイス
に比して一層可能となり３次元ＣＭＯＳデバイスによる
集積度の向上を図ることができる。
本発明を用いれば次のような種々の効果を奏する。
＋１１ ３次元ＣＭＯＳデバイスのソース、ドレイン領
域表面にメタルシリサイド層を形成することにより、ソ
ース、ドレイン領域の（拡散層）抵抗の低減を図ること
ができ、動作速度の高速化を達成することができる。
域表面にメタルシリサイド層を形成することにより、ソ
ース、ドレイン領域の（拡散層）抵抗の低減を図ること
ができ、動作速度の高速化を達成することができる。
１２１ 通常の横形ＣＭＯＳデバイスに比べ、大幅にス
ペースの縮小ができ、高集積化を一層図ることができる
。
ペースの縮小ができ、高集積化を一層図ることができる
。
（３） ソース、ドレイン領域のメタルシリサイド化に
当って、通常の横形ＣＭＯＳデバイスの場合では、ゲー
ト電極とソース、ドレイン領域（拡散層）とを分離する
サイドウオールを必要とし、また両方のＭＯＳ）ランジ
スタ（Ｐ−ＭＯＳ）ランジスタとＮ−ＭＯＳ）ランジス
タ）のソース、ドレイン領域のメタルシリサイドを必要
としているのに対し、本発明では前記サイドウオールが
不璧であり、しかも上１則である一方のＭＯＳ）ジンジ
スタのソース、ドレイン領域のメタルシリサイド化を行
なうだけでよく、更にゲート電極を共通ゲート電極とし
て共用できるので、簡単な製造プロセスにより、ソース
、ドレイン領域表面にメタルシリサイド層を形成してな
る３次元ＣＭＯＳデバイスを容易に従って安価に得るこ
と力（できる。
当って、通常の横形ＣＭＯＳデバイスの場合では、ゲー
ト電極とソース、ドレイン領域（拡散層）とを分離する
サイドウオールを必要とし、また両方のＭＯＳ）ランジ
スタ（Ｐ−ＭＯＳ）ランジスタとＮ−ＭＯＳ）ランジス
タ）のソース、ドレイン領域のメタルシリサイドを必要
としているのに対し、本発明では前記サイドウオールが
不璧であり、しかも上１則である一方のＭＯＳ）ジンジ
スタのソース、ドレイン領域のメタルシリサイド化を行
なうだけでよく、更にゲート電極を共通ゲート電極とし
て共用できるので、簡単な製造プロセスにより、ソース
、ドレイン領域表面にメタルシリサイド層を形成してな
る３次元ＣＭＯＳデバイスを容易に従って安価に得るこ
と力（できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、実施例では
下側のＭＯＳ）ランジスタとしてＰ−ＭＯＳ）ランジス
タを形成し、上側のＭＯＳ）ランジスタとしてＮ−ＭＯ
Ｓ）ランジスタを形成しているが、本発明はこれに限定
されることなく下側のＭＯＳ）ランジスタとしてＮ−Ｍ
ＯＳ）ランジスタを形成し、上側のＭＯＳトランジスタ
としてＰ−ＭＯＳトランジスタを形成してもよい、この
場合には、メタルシリサイド層（高融点金属シリサイド
層）及びＰ−ＭＯＳ）ランジスタのソース、ドレイン領
域の拡散層形成のため、Ｐ形不純物イオンをメタル（高
融点金属）を通してエピタキシャル層（Ｎ一層）に打込
むことになる。また本発明のメタルシリサイド層は実施
例の如き高融点金属シリサイド層に限定されるものでは
ない。また３次元ＣＭＯＳデバイスのゲート構造として
上記実施例に限定されることなくオフセットゲート構造
を用いてもよ（・。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、実施例では
下側のＭＯＳ）ランジスタとしてＰ−ＭＯＳ）ランジス
タを形成し、上側のＭＯＳ）ランジスタとしてＮ−ＭＯ
Ｓ）ランジスタを形成しているが、本発明はこれに限定
されることなく下側のＭＯＳ）ランジスタとしてＮ−Ｍ
ＯＳ）ランジスタを形成し、上側のＭＯＳトランジスタ
としてＰ−ＭＯＳトランジスタを形成してもよい、この
場合には、メタルシリサイド層（高融点金属シリサイド
層）及びＰ−ＭＯＳ）ランジスタのソース、ドレイン領
域の拡散層形成のため、Ｐ形不純物イオンをメタル（高
融点金属）を通してエピタキシャル層（Ｎ一層）に打込
むことになる。また本発明のメタルシリサイド層は実施
例の如き高融点金属シリサイド層に限定されるものでは
ない。また３次元ＣＭＯＳデバイスのゲート構造として
上記実施例に限定されることなくオフセットゲート構造
を用いてもよ（・。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳインバータ
に適用した場合について説明したが、それに限定される
ものではな（、たとえばＣＭＯＳゲートアレーなとＣＭ
ＯＳデバイスを用いた半導体集積回路全般に適用できる
。
をその背景となった利用分野であるＣＭＯＳインバータ
に適用した場合について説明したが、それに限定される
ものではな（、たとえばＣＭＯＳゲートアレーなとＣＭ
ＯＳデバイスを用いた半導体集積回路全般に適用できる
。
法の一実施例を示す工程断面である。
１・・・Ｎ形シリコン基板、４・・ゲート電極、５・・
・Ｐ” 拡散層、６・・・エピタキシャル層（Ｐ一層）
、６′・・・１拡散層、８・・・高融金属、８′・・・
高融点金属シリサイド層。
・Ｐ” 拡散層、６・・・エピタキシャル層（Ｐ一層）
、６′・・・１拡散層、８・・・高融金属、８′・・・
高融点金属シリサイド層。
第１図
「／
Claims (1)
- 【特許請求の範囲】 ■、共通ゲート電鞭な中央にして、互いに逆導電形のＭ
ＯＳ）ランジスタを上下圧配置してなる３次元相補形Ｍ
ＯＳデバイスであって、上側のＭＯＳトランジスタのソ
ース、ドレイン領域表面にメタルシリサイド層を形成す
るようにしたことを特徴とする半導体装置。 ２ 前記メタルシリサイド層を高融点金属シリサイドで
構成してなる特許請求の範囲第１項記載の半導体装置。 ８、下側のＭＯＳ）ランジスタをＰチャンネル間Ｏ８）
ランジスタで構成し、上側のＭＯＳ）ランジスタなＮチ
ャンネルＭＯ８）ランジスタで構成してなる特許請求の
範囲第１項または第２項記載の半導体装置。 ４、半導体基板に構成した一導電形ＭＯ８）ランジスタ
のゲート電極を共通ゲート電極として、他の導電形ＭＯ
８）ランジスタのソース、ドレイン領域を形成するため
の半導体層を前記−導電形ＭＯ８）ランジスタの上側に
形成し、この半導体層上にメタルを被着し、このメタル
を通して前記他の導電形不純物イオンを打込んで前記半
導体層に前記他の導電形ＭＯ８）ランジスタのソース、
ドレイン領域を形成し、この後熱処理を施して前記メタ
ルなシリサイド化して前記ソース、ドレイン領域表面に
メタルシリサイド層を形成し、これにより３次元相補形
ＭＯＳデバイスを製造するようにしたことを特徴とする
半導体装置の製造方法。 ５、前記半導体層として前記半導体基板からの結晶成長
法により前記ゲート電極上およびその周辺に形成したエ
ピタキシャル層を用いてなる特許請求の範囲第４項記載
の半導体装置の製造方法。 ６、前記メタルとして高融点金属を用いてなる特許請求
の範囲第４項または第５項記載の半導体装置の製造方法
。 ７、前記−導電形ＭＯ８）ランジスタをＰチャンネル間
Ｏ８）ランジスダで構成し、前記他の導電形ＭＯ８）、
）ンジスタをＮチャンネルＭＯ８）７ンジスタで本゛ｌ
成してなる特許請求の範囲第４項ないし第６項のいずれ
かに記載の半導体装置の製造方法。 ｔＰ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100463A JPS60245266A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100463A JPS60245266A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245266A true JPS60245266A (ja) | 1985-12-05 |
Family
ID=14274598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100463A Pending JPS60245266A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268792A (ja) * | 1988-08-10 | 1990-03-08 | Internatl Business Mach Corp <Ibm> | メモリ・セルの製造方法 |
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1984
- 1984-05-21 JP JP59100463A patent/JPS60245266A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268792A (ja) * | 1988-08-10 | 1990-03-08 | Internatl Business Mach Corp <Ibm> | メモリ・セルの製造方法 |
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6337236B2 (en) | 1991-03-27 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6589829B2 (en) | 1991-03-27 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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