JPS60230192A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS60230192A JPS60230192A JP59086468A JP8646884A JPS60230192A JP S60230192 A JPS60230192 A JP S60230192A JP 59086468 A JP59086468 A JP 59086468A JP 8646884 A JP8646884 A JP 8646884A JP S60230192 A JPS60230192 A JP S60230192A
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- Japan
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- vram
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビットマツプディスプレイ方式ニよる表示装
置に用いることができる表示制御装置に関するものであ
る。
置に用いることができる表示制御装置に関するものであ
る。
従来例の構成とその問題点
近年、パーソナルコンピュータある腔はワードプロセッ
サといった情報処理機器の表示においては、文字のみな
らずグラフ、図面といった自由な描画を行なうために、
表示用メモリ（以下、ＶＲＡＭと記す）は文字コードを
記憶し、そのコードを文字パターンに変換して表示を行
なうテキストモード方式ではなく、表示画面の画素単位
がＶＲＡＭに対応する、いわゆるビットマツプディスプ
レイ方式が広く用いられるようになってきた。
サといった情報処理機器の表示においては、文字のみな
らずグラフ、図面といった自由な描画を行なうために、
表示用メモリ（以下、ＶＲＡＭと記す）は文字コードを
記憶し、そのコードを文字パターンに変換して表示を行
なうテキストモード方式ではなく、表示画面の画素単位
がＶＲＡＭに対応する、いわゆるビットマツプディスプ
レイ方式が広く用いられるようになってきた。
第１図は従来のビットマツプディスプレイ方式による表
示装置のブロック図である。第１図において、１は表示
制御部であり、ＶＲＡＭのアドレス４およびディスプレ
イの制御信号７を発生する。
示装置のブロック図である。第１図において、１は表示
制御部であり、ＶＲＡＭのアドレス４およびディスプレ
イの制御信号７を発生する。
２はＶＲＡＭであシ、表示する内容をビットイメージで
書き込む。３はＶＲＡＭ２から読み出されたデータ５を
パラレル入力し、シリアル出力６を生成するシストレジ
スタであり、出力６はディスフレイへ入力される。テキ
ストモードにおいては、通常、ＶＲＡＭ２には表示文字
のコードおよび、その属性、例えばカラー情報、ブリン
ク、アンダ−ラインといった情報を合わせて記憶し、文
字単位でこれらの処理を行なっていた。ところがビット
マツプディスプレイ方式による表示装置においては、Ｖ
ＲＡＭの内容そのものが表示画面に対応し、文字単位の
制御は容易ではなく、任意の領域（例えばある−文字）
のブリンクを行なうためには画素単位の属性メモＩＪ
を持つか、あるいはマイクロプロセッサ等の処理装置が
直接ＶＲＡＭを書き替える必要がある。前者の場合は、
各画素に対応した属性メモリが必要であシ、使用ＶＲＡ
Ｍが大きくなるという欠点があシ、また後者の場合には
、処理装置はその実行時間のほとんどを画面処理に費や
し、全体としての処理速度が低下するという欠点がある
。
書き込む。３はＶＲＡＭ２から読み出されたデータ５を
パラレル入力し、シリアル出力６を生成するシストレジ
スタであり、出力６はディスフレイへ入力される。テキ
ストモードにおいては、通常、ＶＲＡＭ２には表示文字
のコードおよび、その属性、例えばカラー情報、ブリン
ク、アンダ−ラインといった情報を合わせて記憶し、文
字単位でこれらの処理を行なっていた。ところがビット
マツプディスプレイ方式による表示装置においては、Ｖ
ＲＡＭの内容そのものが表示画面に対応し、文字単位の
制御は容易ではなく、任意の領域（例えばある−文字）
のブリンクを行なうためには画素単位の属性メモＩＪ
を持つか、あるいはマイクロプロセッサ等の処理装置が
直接ＶＲＡＭを書き替える必要がある。前者の場合は、
各画素に対応した属性メモリが必要であシ、使用ＶＲＡ
Ｍが大きくなるという欠点があシ、また後者の場合には
、処理装置はその実行時間のほとんどを画面処理に費や
し、全体としての処理速度が低下するという欠点がある
。
発明の目的
本発明の目的は、ビットマツプディスプレイ方式による
表示装置の任意領域のブリンクを可能にする表示制御装
置を提供することである。
表示装置の任意領域のブリンクを可能にする表示制御装
置を提供することである。
発明の構成
上記目的を達成するために、本発明は、表示用メモリに
記憶される内容を順次読み出して表示を行なう表示装置
において、設定時間間隔で状態を更新するカウンターと
、書き込み可能なレジスタを具備し、前記表示用メモリ
に与えるアドレスの少なくとも一部を前記レジスタに設
定された値で置き替えるか加算することによって得られ
た値と、前記表示用メモリに与えるアドレスの値のいず
れか一方を前記カウンターの出力信号によって選択して
表示用メモリアドレスとするように構成したものであり
、これにより、処理装置は、オン状態の画面とオフ状態
の画面を用意し、ＶＲＡＭ上における各々の先頭番地、
およびカウンタの周期を設定することによシ、表示制御
装置が２画面を設定周期で切り替えて表示するため、任
意領域のブリンクが可能となるものである。
記憶される内容を順次読み出して表示を行なう表示装置
において、設定時間間隔で状態を更新するカウンターと
、書き込み可能なレジスタを具備し、前記表示用メモリ
に与えるアドレスの少なくとも一部を前記レジスタに設
定された値で置き替えるか加算することによって得られ
た値と、前記表示用メモリに与えるアドレスの値のいず
れか一方を前記カウンターの出力信号によって選択して
表示用メモリアドレスとするように構成したものであり
、これにより、処理装置は、オン状態の画面とオフ状態
の画面を用意し、ＶＲＡＭ上における各々の先頭番地、
およびカウンタの周期を設定することによシ、表示制御
装置が２画面を設定周期で切り替えて表示するため、任
意領域のブリンクが可能となるものである。
実施例の説明
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第２図は本発明の一実施例に係る表示制御装置のブロッ
ク図を示すものである。従来の構成でらった表示制御装
置における表示制御部１よシ出力されるＶＲＡＭアドレ
ス４にアドレス変換部８を挿入して新たなるアドレス９
を生成するように構成している。その他のブロックにつ
いては第１図で説明したものと同様である。
ク図を示すものである。従来の構成でらった表示制御装
置における表示制御部１よシ出力されるＶＲＡＭアドレ
ス４にアドレス変換部８を挿入して新たなるアドレス９
を生成するように構成している。その他のブロックにつ
いては第１図で説明したものと同様である。
第３図は第２図におけるアドレス変換部８の詳細を示す
ブロック図である。第３図において、１０は設定時間間
隔でオン、オフを繰り返すカウンターであり、出力１４
は１ｍ ０１１ 、 ＩＩ １ ”’ｉｉ＝繰り返す。
ブロック図である。第３図において、１０は設定時間間
隔でオン、オフを繰り返すカウンターであり、出力１４
は１ｍ ０１１ 、 ＩＩ １ ”’ｉｉ＝繰り返す。
１１は書き込み可能なレジスタであり、加算器１２はレ
ジスタ１１の出力１５と表示制御部１の出力するメモリ
アドレス４を加算して出力１６を生成する。１３はデー
タセレクタであり、カウンタ１０の出力１４によって、
入力１６，４をセレクトして出力９とする。
ジスタ１１の出力１５と表示制御部１の出力するメモリ
アドレス４を加算して出力１６を生成する。１３はデー
タセレクタであり、カウンタ１０の出力１４によって、
入力１６，４をセレクトして出力９とする。
以上のように構成された本実施例の表示制御装置につい
て、以下その動作を説明する。ここでは、ＶＲＡＭ容量
は６４にバイトであり、第４図に示すように前半Ｓａ
１番地以後３２にノくイトにオン状態の画面を、後半ｓ
ａ ２番地以後３２Ｋ）Ｚイトにオフ状態の画面がある
とする。また、メモリアドレスは１６ビツト、レジスタ
１１も１６ビツトであり、（８０００）、６が設定され
ているものとする。第２図における表示制御部１は第４
図に示す２画面を制御するのではなく、単に３２にバイ
トの表示メモリ１画面を制御するものとしてＶＲＡＭア
ドレス４およびディスプレイ制御信号７を生成する。即
ち、ＶＲＡＭアドレス４は先頭アドレスＳａ １より順
次３２にバイト分出力され、再び先頭アドレスＳａ １
になる様に繰り返されもそのため通常は第４図において
は、Ｓａ １以後のオン状態画面のみが表示され、Ｓａ
２以後のオフ状態画面は表示されない。そこで、第３
図に示したアドレス変換部８ｔ−動作させることにより
、次 −の様になる。
て、以下その動作を説明する。ここでは、ＶＲＡＭ容量
は６４にバイトであり、第４図に示すように前半Ｓａ
１番地以後３２にノくイトにオン状態の画面を、後半ｓ
ａ ２番地以後３２Ｋ）Ｚイトにオフ状態の画面がある
とする。また、メモリアドレスは１６ビツト、レジスタ
１１も１６ビツトであり、（８０００）、６が設定され
ているものとする。第２図における表示制御部１は第４
図に示す２画面を制御するのではなく、単に３２にバイ
トの表示メモリ１画面を制御するものとしてＶＲＡＭア
ドレス４およびディスプレイ制御信号７を生成する。即
ち、ＶＲＡＭアドレス４は先頭アドレスＳａ １より順
次３２にバイト分出力され、再び先頭アドレスＳａ １
になる様に繰り返されもそのため通常は第４図において
は、Ｓａ １以後のオン状態画面のみが表示され、Ｓａ
２以後のオフ状態画面は表示されない。そこで、第３
図に示したアドレス変換部８ｔ−動作させることにより
、次 −の様になる。
ＶＲＡＭアドレス４は加算器１２により、レジスタ１１
に設定された値（８０００）、６が加算されるため、そ
の出力１６はＶＲＡＭアドレス４の最上位ビットが′０
”から′１ ″に置き替えられる。カウンタ１０は設定
時間間隔でオン、オフを繰り返し、出力１４は°゛０”
、パ１”を繰シ返すため、データセレクタ１３はセレク
ト信号１４が”０”の時にＶＲＡＭＡを出力９とし １
１１ １νの時に加算結果１６を出力９とする。そのた
め、カウンタ１０の周期を例えば１秒に設定しておくと
、データセレクタ１３の出力９は０．６秒車位で、その
最上位ビットがパ０”、′１ ”となり、そのため第４
図においては、最上位ビットが１ ”の間はＳａ ２以
後のオフ画面状態が表示され、逆に最上位ビットがパ０
”の間はＳａ １以後のオン状態画面が表示されること
に対応する。従って、０．６秒ごとにオン状態画面とオ
フ状態画面が表示さ也ブリンク画面が得られる。また、
カウンタ１０の出力１４’ｉ”Ｏ”あるいは１ ”に固
定することによシ、ＶＲＡＭ２画面のいずれか一方のみ
を表示することも可能である。ここでは、ＶＲＡＭアド
レスを変更するために加算器を用いたが、データセレク
タによシ、必要なビット数をレジスタに設定された値で
置き替える回路構成にしても同様な結果を得ることがで
きる。
に設定された値（８０００）、６が加算されるため、そ
の出力１６はＶＲＡＭアドレス４の最上位ビットが′０
”から′１ ″に置き替えられる。カウンタ１０は設定
時間間隔でオン、オフを繰り返し、出力１４は°゛０”
、パ１”を繰シ返すため、データセレクタ１３はセレク
ト信号１４が”０”の時にＶＲＡＭＡを出力９とし １
１１ １νの時に加算結果１６を出力９とする。そのた
め、カウンタ１０の周期を例えば１秒に設定しておくと
、データセレクタ１３の出力９は０．６秒車位で、その
最上位ビットがパ０”、′１ ”となり、そのため第４
図においては、最上位ビットが１ ”の間はＳａ ２以
後のオフ画面状態が表示され、逆に最上位ビットがパ０
”の間はＳａ １以後のオン状態画面が表示されること
に対応する。従って、０．６秒ごとにオン状態画面とオ
フ状態画面が表示さ也ブリンク画面が得られる。また、
カウンタ１０の出力１４’ｉ”Ｏ”あるいは１ ”に固
定することによシ、ＶＲＡＭ２画面のいずれか一方のみ
を表示することも可能である。ここでは、ＶＲＡＭアド
レスを変更するために加算器を用いたが、データセレク
タによシ、必要なビット数をレジスタに設定された値で
置き替える回路構成にしても同様な結果を得ることがで
きる。
以上のように、本実施例によれば第３図に示したアドレ
ス変換部を用いることによって、ビットマツプディスプ
レイ方式による表示装置のブリンク機能を実現すること
ができる。
ス変換部を用いることによって、ビットマツプディスプ
レイ方式による表示装置のブリンク機能を実現すること
ができる。
発明の効果
以上のように本発明は、設定時間間隔で状態を更新する
カウンターと、書き込み可能なレジスタを導入し、ＶＲ
ＡＭアドレスを一定時間間隔でレジスタに設定された値
で変換するよう構成しているので、マイクロプロセッサ
等の処理を必要とすることなく独自にブリンク機能を有
する表示制御装置が実現され、その効果は大きいものが
ある。
カウンターと、書き込み可能なレジスタを導入し、ＶＲ
ＡＭアドレスを一定時間間隔でレジスタに設定された値
で変換するよう構成しているので、マイクロプロセッサ
等の処理を必要とすることなく独自にブリンク機能を有
する表示制御装置が実現され、その効果は大きいものが
ある。
第１図は従来の表示制御装置のブロック図、第２図は本
発明の一実施例に係る表示制御装置の１１・・・・・・
表示制御部、２・・・・・・表示用メモリ（ＶＲＡＭ）
、３・・・・・・シフトレジスタ、８・・・・・アドレ
ス変換部、１ｏ・・・・・・カウンター、１１・・・・
・・書き込み可能なレジスタ、１２・・・・・・加算器
、１３・・・・・・データセレクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
発明の一実施例に係る表示制御装置の１１・・・・・・
表示制御部、２・・・・・・表示用メモリ（ＶＲＡＭ）
、３・・・・・・シフトレジスタ、８・・・・・アドレ
ス変換部、１ｏ・・・・・・カウンター、１１・・・・
・・書き込み可能なレジスタ、１２・・・・・・加算器
、１３・・・・・・データセレクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 表示用メモリに記憶される内容を順次読み出して表示を
行なう表示装置において、設定時間間隔で状態を更新す
るカウンターと、書き込み可能なレジスタを具備し、前
記表示用メモリに与えるアドレスの少なくとも一部を前
記レジスタに設定された値で置き替えるか加算すること
によって得られた値と、前記表示用メモリに与えるアド
レスの値のいずれか一方を前記カウンターの出力信号に
よって選択して表示用メモリアドレスとすることを特徴
とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086468A JPS60230192A (ja) | 1984-04-27 | 1984-04-27 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086468A JPS60230192A (ja) | 1984-04-27 | 1984-04-27 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230192A true JPS60230192A (ja) | 1985-11-15 |
Family
ID=13887786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086468A Pending JPS60230192A (ja) | 1984-04-27 | 1984-04-27 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230192A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161892A (en) * | 1981-03-31 | 1982-10-05 | Gen Corp | Crt flash display unit |
| JPS57161891A (en) * | 1981-03-31 | 1982-10-05 | Gen Corp | Crt flash display method |
-
1984
- 1984-04-27 JP JP59086468A patent/JPS60230192A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161892A (en) * | 1981-03-31 | 1982-10-05 | Gen Corp | Crt flash display unit |
| JPS57161891A (en) * | 1981-03-31 | 1982-10-05 | Gen Corp | Crt flash display method |
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