JPS6022540B2 - 伝送制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、一方向性伝送システムにおける情報の伝送制
御方式に関する。

ここでは説明を具体的にするため、ループ伝送システム
を例にとり説明する。ループ伝送システムの基本的構成
は、第１図に示すように、１本の伝送路Ｌをループ状に
構成しただけの簡単なものである。

計算後、端末等からなる各機器Ｐ，，Ｐ２・・・・・・
、Ｐｍは、この１本のループ伝送路Ｌを時分割的に共同
利用することによって、データを送受信する。通信制御
装置からなるステーションＣ，，Ｃ２…・・・、Ｃｎを
、ループ伝送路Ｌの任意の位置に設置しておき、各機器
Ｐ，，Ｐ２・・・・・・、Ｐｍを最寄りのステーション
に接続する。各ステーションＣ，，Ｃ２……、Ｃｎには
、必ずしも機器が接続されなくても良い。たとえば、第
１図のステーションＣ５，Ｃ８のようにである。ち，Ｃ
８のように機器が接続されていないステーションは、等
価的に単なる伝送路Ｌと同じ働きをする。ループ伝送路
Ｌには、ヒット’シリアルな形のデータＤが矢印で示す
一方向に巡回している。各ステ−ションは、ループ伝送
路Ｌ上に回るデータの内、自ステーションあてのデータ
だけを自ステーションに接続されている機器に転送する
制御機能と、自ステーションに接続されている機器から
の送信データを、ループ伝送路Ｌに乗せる制御機能を有
する。従来のステーションでは、送信データをループ伝
送路に伝送するとき、ループ伝送路を回っているデータ
と重ならないように、送信データをループ伝送路に伝送
するいくつかの方法が採用されている。

このいくつかの方法のうち、ループ伝送路の混み具合し
、にかかわらず、送信データをほとんど待たずに伝送で
きる方法として、シフト。レジスタ，インサート法と呼
ばれる方法がある。この方法では、どんな過負荷時にお
いても、ステーションでの待ち時間が、データの１ブロ
ック分の時間以下である。ステーションのハードウェア
の構成は、第２図に示すように、受信シフトレジスタＲ
ＳＲ、送信シフトレジスタＴＲＳ、およびスイッチＳＷ
からなる。通常スイッチは端子「１００」に接続され、
バイパス状態にある。

ループ伝送路上のデータブロックは絶えず受信シフトレ
ジスタＲＳＲで監視されている。いま、ステーションの
入力に、第３図ａに示すような、データブロックＡおよ
びブロックＡに連続したデータブロックＢが入力される
ものとする。ステーションのスイッチＳＷのところを「
ブ。

ックＡが通過中のとき、ブロック○の送信要求が発生し
、それを送信シフトレジスタＴＳＲにセットしたところ
とする。ブロックＡの最後のビットが通過した時に、ス
イッチＳＷを端思１０２に切り換える。この状態でルー
プ伝送路上に送信データブロックＤが送り込まれてゆく
。これと並行して、受信シフトレジスタＲＳＲには、デ
ータブロックＢのビットが順次入力されてゆく。データ
ブロックＤの送信が終了した時点で、スイッチＳＷは端
子１０１に切り換えられ、受信シフトレジスタＲＳＲに
一旦入力されたデータブロックＢが、つづいて、ループ
伝送路に送出される。したがって、ステーションの出力
は、第３図ｂに示すように、送信データブロックＤが、
データブロックＡとＢとの間に挿入されて、ブロックＡ
？○，Ｂ順の出力となる。受信シフトレジスタＲＳＲが
空となったとき、あるいは自分が送出したデータが戻っ
てきたとき、スイッチＳＷを端子１００‘こ切り換え、
初期状態に戻す。この方法では、受信中のブロックの最
終ビットを送信してからでないと、送信ブロックＤが送
信できないため「受信中のデータブロック長が長いもの
であると、送信ブロックＤが送信できるまでの待ち時間
も長くなる欠点がある。

本発明は、上記従釆技術の欠点を解消するためになされ
たものであり、受信中のブ。

ックの最終ビットの送信を待たずに、送信データブロッ
クＤを伝送路に送信できる簡便な情報の伝送制御方式を
提供するものである。本発明の特徴は、受信データブロ
ックＡの途中のビットを送信中に、送信ブロックＤの送
信要求が発生した場合は、その後受信される受信ブロッ
クＡの残りのビットの送信を中断し、送信ブロックＤを
まず送信し、しかる後に、送信を中断した受信ブロック
Ａを先頭ビットから最終ビットまで送信するようにした
ことにある。

まず、本発明の原理について、第４図ａ，ｂおよびｃに
もとづいて説明する。

今、ステーションは、同図ａに示す受信データブロック
Ｘ，Ａ，Ｂ，Ｙを順次受信するものとする。受信データ
ブロックＸはそのまま、同図ｃに示すように送信される
。ブロック長の長い受信ブロックＡを受信中に、同図ｂ
のＴに示すタイミングで送信データブロックＤの送信要
求が発生したとする。すでに受信した受信データブロッ
クＡの部分、すなわちブロックＡの先頭部分Ａ′は「同
図ｃに示すように、すでに送信済であるが、ループ伝送
路から受信されるデータブロックＡの残りの部分をつづ
けて送信することを中断し、送信データブロックＤを同
図ｃに示すように送信する。しかる後に、受信ブロック
データＡの、先頭ビットから最終ビットまでの全ビット
を送信する。そして、受信データブロックＡにつづく受
信ブロックＢ，Ｙを同図ｃに示すように送信する。なお
、第４図における不完全なデータブロックＡ′をステー
ションで受信したときは、これを除く方法は公知である
ので、ここでは説明を省略する。

以下、本発明を実施例により詳細に説明する。

第５図は、本発明の実施例の説明図であり、ステーショ
ンＣｉの構成を示すものである。ステーションＣｉの内
のデータの流れにもとづいて、ステーションＣ，を５個
の糸に分けると次のようになる。■バイパスライン系 左側のループ伝送路Ｌ、受信器１０、パラレル信号線１
１、セレクタ２０、送信器３０、右側のループ伝送路Ｌ
からなる系であって、ステーションＣｉが受信したデー
タをそのまま送信するための糸。

■ 受信データ時記憶系 パラレル信号線１１から受信データを受信データ記憶装
置４４に書き込むための系で、記憶装置４４に受信デー
タを書き込むための処理装置４０、記憶装置４４のアド
レスを記憶するためのアドレスレジスタ４１，４２、受
信データ記憶装置４４からなる系。

■ 受信データ取り込み系 受信データ記憶装置４４に記憶された受信データのうち
、機器Ｐ；に送るべきデータを読み出して、機器Ｐｉに
送信するために系であって、複数のアドレスレジスタ５
０、記憶装置４４の読み出しアドレスを記憶するための
アドレスレジスタ７１、および処理装置８０からなる系
。

■ 送信データ一時記憶系 機器Ｐｉからの送信データを送信データ記憶装置８２に
セットするための系であって、記憶装置８２に送信デー
タを書き込むための処理装置８０、記憶装置８２のアド
レスを記憶するためのアドレスレジスタ８１，８４から
なる系。

■ 送信データおよび受信データの送信制御系送信デー
タを受信データに優先して送信制御するための、本発明
の主要部に対応する系であって、送信制御するための処
理装置６０、受信データ記憶装置４４から受信データを
読み出すためのアドレスを記憶するアドレスレジスタ７
０、送信データ記憶装置８２から送信データを読み出す
ためのアドレスを記憶するアドレスレジスタ６２、複数
のアドレスレジスタ８３からなる系。

○｝まず、バイパスライン系の動作を説明する。

第５図の左側のループ伝送路Ｌから時系的に送られてく
る受信データを、受信器１０は受信し、この時系列の受
信データを８ビット単位のパラレルの受信データに変換
し、８本の線からなる信号線１１に出力する。パラレル
変換された受信データは信号線１１に結合されたセレク
タ２０に印加される。セレク夕２０１こは、詳しくは後
述する処理袋直６０からのパラレルの情報を印加するた
めの８本の緩からなる信号線６４も接続されている。セ
レクタ２０は、信号線６５のフラク信号（詳しくは後述
）にもとづいて、信号線１１のデータか信号線６４のデ
ータか、いずれかのデータを送信器３川こ選択出力する
。フラグ信号が０のとき、信号線１１のデータが選択さ
れ、１のとき信号線６４のデータが選択される。送信器
３０は、セレクタ２０を介して送られてきたパラレルの
データをシリアルのデータに変換し、同図右側のループ
伝送路Ｌに送信する。したがって、信号線６５のフラグ
信号が０のとき、ステーションＣｉの受信データは、信
号線１１、セレクタ２０の順にバイパスされ、フラグ信
号が１のとき、受信データはバイパスがセレクタ２０‘
こより阻止される。第４図のａ，ｂおよびｃに対応して
、バイパスライン系の動作を説明すれば、同図ａに示す
受信データ×が受信されたとき、フラグ信号は０であり
、セレクタ２０を介して受信データのバイパスが行なわ
れ、受信データ×の受信タイミングとほぼ同じタイミン
グで、同図ｃに示すように、データＸが送信される。と
ころが、受信データＡを受信中に、同図ｂのＴに示すタ
イミングで、送信データＤの送信要求が発生すると、フ
ラグ信号は０から１に変化し、受信データのバイパスが
阻止される。この状態は、受信データブロックＢの送信
を完了するまでつつく。受信データＢの送信を完了する
と、フラグ信号は再び０に戻り、受信データのバイパス
が可能となり、受信データＹのバイパスが行なわれる。
‘２｝ 次に受信データ一時記憶系についての動作を第
５図〜第８図ａ，ｂ，ｃ，（を用いて説明する。

処理装置４川ま、第８図ａ，ｂ，ｃ，ｄの流れ図に従っ
た処理をして、受信データを受信データ記憶装置４４に
書き込む。処理装置４０には、図示を省略してあるが、
内部に（処理袋贋４０のみが使用する）記憶装置を設け
てある。また、受信データ記憶装置４４は、伝送路Ｌを
流れるデータ量によりオーバーフローしないだけ充分な
記憶容量（最小アドレスをＲＡＲｍｉｍ、最大アドレス
をＲＡＲｍａｘとする。

）を有している。処理装置４川ま、第８図ａに示すよう
に、スタート４０１でステーションＣｉの電源が投入さ
れると、初期値設定のための処理４０２〜４０４を実行
し、レジスタ４２，４１、ＧＡＲ５０に初期値設定を行
なう。アドレスレジスタ４２，４１には、処理装置４０
内部に記憶されている受信データ記憶装置４４の最小ア
ドレス値ＲＡＲｍｉｎが設定される。一方、複数のアド
レスレジスタよりなるアドレスレジスタ群ＯＡＲ５０は
０クリアされる。この時、０クリアされたＧＡＲ５０の
値は、ＲＡＲｍｉｎ〜ＲＭＲｍａｘの範囲外のものであ
り、ＯＡＲ５０にセットされる可能性のあるＲＡＲｍｉ
ｎ〜ＲＡＲｍａｘの範囲の値と明確に区別できる。アド
レスレジスタ４２の値ＲＡＲ，は、現在データを受信中
のときは、受信中のデータブロック、現在受信中でない
ときは、これから受信するデータブロック、これが送信
済になったかどうかを示すフラグ（以下、送信フラグ信
号と称す）の、受信データ記憶エリアのアドレスを示す
。アドレスレジスタ４１の値ＲＡＲ２は、パラレル線１
１を介して受信器１０から現在送出されている８ビット
データを記憶装置４４に書き込むときの記憶エリアを指
定するためのアドレスである。次に処理４０５を実行し
、レジスタ亀１の値ＲＡＲ２をレジスタ４２の値ＲＡＲ
に１を加えるものにする。電源投入直後は、必ずＲＡＲ
２＜ＲＡＲｍａｘであるが「繰り返しデータを受信して
ゆくと、受信データ記憶装置４４の最終アドレスＲＡＲ
ｍａｘまで使用するので、その判別を処理４０６を実行
して行なう。

結果として、ＲＡＲ２＞ＲＡＲｍａｘの場合、処理装置
４０内部の記憶エリアのオーバーフローフラグをＯＮに
し、ＲＡＲ，４ １＝ＲＡＲｍｉｎにする処理４０７，
４０８を実行する。さらにＲＡＲ２４１の内容を１だけ
更新する処理４０９を実行し、処理４０６〜４０８と同
様の処理４１０〜４１２を実行する。このようにして、
各データブロックごとに、値ＲＡＲ，，ＲＡＲ，十１の
アドレス番地に、それぞれ送信フラグ、データブロック
のデータ長を記憶するための記憶エリアを確保する。続
いて、信号線１１にデータが印加されているか否かを処
理４１３を実行することにより判定する。受信データが
無い場合は、処理装置６０１こ対する信号４５（以下、
これをピジ−信号と呼ぶ）を、処理４１４により、リセ
ットする。一方、受信データがある場合は、第８図ｂに
示す処理４１５により、ピジー信号４５を１にセットす
る。受信デー外ま第７図に示すように、その１バイト目
が発信元アドレスを示す。発信元アドレスは、送信元ス
テーションが自ステーションのアドレスを付加したもの
である。第８図Ｍこ戻って説明を続ける。処理４１６に
より、受信データの１バイト目が目ステーションアドレ
スか否かを判定する。先づ、自発信データの場合につい
て説明する。自発債データの場合、処理４２７〜４３０
を実行する。すなわち、処理４２８，４２９を実行する
際、処理装置６０に対する信号４６（以下「 セレクタ
切換要請信号と呼ぶ）に１にセットしておく。セレクタ
切換要請信号が１ならば処理装置６０‘ま強制的にフラ
グ信号６５を１とする。処理４２８，４２９によって、
受信データをデータブロック完了するまで空読み（入力
はするが、記憶装置には書込まない）する。この処理４
２７〜４２９を別の観点から説明すると、次の意味があ
る。本伝送システムはループ上であるため、送信された
デ−夕は、ループ上のどこかで消去されねばならない。
そこで本方法では、データがループ上を一巡し、発信元
ステーションに戻った時、データを消去する。しかし、
処理４２７を実行する時には、すでにアドレス部（第７
図の例で示す１バイト目）は、もし、セレクタ２０がフ
ラグ信号６５により、信号１１を選択していたなら、再
びル−ブ上に送信される。次に、処理４１６において、
受信データ自発債データでない場合、処理４１７以降を
実行する。

まず処理４１７により、アドレスレジスタ４１の値ＲＡ
Ｒ２が示す、受信データ記憶装置４４のアドレス番地に
８ビットの受信データを書込む。次にアドレスレジスタ
４１の値ＲＡＲ２を１だけ増加ししその値が受信データ
記憶装置４４の最終アドレスＲＡＲｍａｘこえたならば
、処理４２０，４２１を実行し、オーバーフラグＯＮ、
アドレスレジスタ４１の値ＲＡＲ２に初期値ＲＡＲｍｉ
ｎを設定する。こえなければ、処理４２２に移る。次に
、１バイト目を受信した時点で、データブロック受信完
了か否かを処理４２２により判定する。まず、１バイト
のみの受信データの場合、処理４２３〜４２６を実行し
、アドレジスタ４１値ＲＡＲ２を１だけ減少する。また
、処理４２０，４２１を実行している場合は、処理４２
５，４２６を実行し、データ受信直前の状態にもどし、
処理４１３に戻り、次の受信データが来るまで待つ。本
処理は、前述の処理４２７〜４２８を実行する場合、再
びループ上に送信されたアドレス部のみの受信データを
除去するためのものである。次に、通常の受信データの
場合について説明する。

処理４２２の判定の結果、データブロック受信完了でな
い場合、第８図ｃに示す処理４３１へつづく。処理４３
１〜４３７を実行することにより、受信データを受信デ
ータ記憶装置４４に次々に書込む。アドレスレジスタの
更新等は、すでに説明した方法と同様であるので省略す
る。データブロックの受信を完了したなら、次に処理装
置６０の出力であるフラグ信号６５が有無を、処理４３
８により判定し、フラグ信号６５が１の場合１を、０の
場合０（以下、送信フラグと呼ぶ）を、アドレスレジス
タ４２の値ＲＡＲ，が示す受信データ記憶装置４４の該
当アドレスにセットする処理４３９あるいは４４０を実
行する。次に、受信データ長を、処理４４１を実行しオ
ーバーフｏーフラグのＯＮ、ＯＦＦにより、処理４４２
，４４３を実行することにより求める。続いて、処理４
４４により、アドレスレジスタＲＡＲ，４２の内容を複
数のアドレスレジスタからなるアドレスレジスタ群ＧＡ
Ｒ５０の空きレジス夕（リセット状態にあるレジスタ）
にセットする。続いて、処理４４５〜４４７を実行し、
アドレスレジスタ４２の値ＲＡＲ，を１だけ増加し、こ
の増加した値ＲＡＲ，が示す受信データ記憶装置４４の
該当アドレスに、先ほど求めたデータ長を書込む。最後
に処理４４９，４５０を実行し、アドレスレジスタＲＡ
Ｒ，４２、オーバーフローフラグを初期化し、処理４０
５へ戻り、次の受信データブロックの受信処理に入る。
このような一連の処理により、たとえば第７図に示す受
信データＡ（Ａ，〜ん）を受信し、最初レジスタ４２の
値ＲＡＲ，が１であったとすると、受信データ記憶装置
４４には第６図に示すように、１番地に送信フラグ、２
番地にデータ長（この場合のデータ長は、７）、３〜９
番地にデータＡ，〜Ａ７が書込まれる。なおデータ長は
鋤ｉｔを１単位とする。‘３’ 次に受信データ取込み
系の動作説明を第９図にもとづいて行なう。

第９図の示す処理は第５図に示す処理装置８川こよって
実行され、受信データ記憶装置４４に書込まれている受
信データを機器Ｐｉへ送出する処理である。ステーショ
ンＣｉに電源投入されると、処理装置８０はスタート８
０１となり、レジスタの初期設定処理８０２〜８０５を
実行する。処理８０２〜８０４は、後述する送信処理の
ための初期化であって、処理８０２，８０３は、アドレ
スレジス夕８４，８１に送信データ記憶装置８２の最小
アドレスＴＡＲｍｉｎを設定する。処理８０４は、複数
のアドレスレジスタ群ＯＡＴ８３の０クリアを実行する
。処理８０５は、受信データ記憶装置４４の内容を読出
するためのアドレスレジスタ７１を初期化する。次に処
理８０６を実行し、アドレスレジスタ群ＧＡＲ５０内に
、アドレスレジスタ７１の値ＭＡＲと同一値が記憶され
ているか否かを判定する。アドレスレジスタ７１の値Ｍ
ＡＲと同一値があれば、処理８０７により、レジスタ７
１の値ＭＡＲを処理装置８０内の記憶エリアＴｏｐに書
込む。また、値ＭＡＲが示す受信データ記憶装置４４の
アドレス番地には送信フラグが記憶されており、その送
信フラグを、処理装置内記億エリアＦＬＧに書き込む処
理８０８を実行する。次に処理８０９〜８ １ １によ
り値ＭＡＲを更新する。この時、受信データ記憶装置４
４の最大アドレスＲＡＲｍａｘを値ＭＡＲが越えたなら
、処理装置６０により設定される１ビットレジスタＦＦ
１、９０の内容により、処理８１３あるいは８１４を実
行する。処理８１２〜８１４により実行される１ビット
レジスタＦＦ１、９０、ＦＦ２、９１の動作は次のよう
になる。処理装置８０，６０のいずれが受信データ記憶
装置４４の最後アドレスＲＡＲｍａｘまで先に続出した
かを示すものであり、処理装置８０が先に議出したなら
、ＦＦＩ：０、ＦＦ２＝１、処理装置６０が先に議出し
たなら、ＦＦＩ＝１、ＦＦ２＝０となる。また、後から
読み出した処理装置により、ＦＦＩ＝０、ＦＦ２＝０と
される。次に処理８１５を実行し、受信データのデータ
ブｏツクのバイト長を処理装置８０内記億エリアＣＮＴ
へ書込む。次に、処理８１６〜８２１を実行し、アドレ
スレジスタ７ １値ＭＡＲの更新、ＦＦ１、９０、ＦＦ
２、９１のセット、リセツト操作をしながら処理８２２
，８２３を実行し、受信データ記憶装置４４よりデータ
を読み出し、機器Ｐ，へ送出する。この一連の処理を、
処理８２４，８２５を実行し、ＣＮＴ＝０となるまで繰
返し、受信データブロックの読み出しを完了する。デー
タブロックの読み出しが完了したなら「処理８２６〜８
３１を実行し、アドレスレジスタ７ １の値ＭＡＲの更
新、ＦＦ１，９０，ＦＦ２，９１のセット、リセット操
作をした後、ＦＬＧを処理８３２により判定する。ＦＬ
Ｇは受信データブロックの送信フラグを示しており、Ｆ
ＬＧｉｏの時は、該当データの消去、１の時は該当デー
タの消去禁止を示す。したがって、ＦＬＧ＝０の時「処
理８３４を実行し、処理装置８０内記億エリアＴｏｐの
内容を同一内容のアドレスレジスタ群ＧＡＲ５０内のレ
ジスタをクリアする。以上で、一連のデータブロックの
読み出しが完了する。続いて、次の受信データブロック
読み出しのために処理８０６に戻る。｛４｝ 次に送信
データ一時記憶系の動作を第１０図ａおよびｂにもとづ
いて説明する。

第１０図ａおよびｂに示す処理は、処理装置８０におい
て実行される。前述した受信データ取込み系の実行中、
機器Ｐｉからの送信要求信号７５の割込により、処理８
５０のスタートに入る。先ず、予め初期設定されている
アドレスレジス夕８１，８４の値、ＴＡＲ２，ＴＡＲ，
により、処理８５１を実行する。次に受信データ記憶系
のアドレスレジスタ処理と同様に、処理８５２〜８５４
，８５５〜８５８を実行し、アドレスレジスタＴＡＲ２
８１の更新を２回繰り返す。この時、送信データ記憶装
置８２の最終アドレスＴＡＲｍａｘをアドレスレジスタ
８１の値ＴＡＲ２が越えた時、処理装置８０内記億エリ
アのオーバーフローフラグをＯＮする。続いて、処理８
５９を実行し、送信データが信号線７６に印放されてい
るか杏かを判定する。送信データが無い場合、送信デー
タが準備されるまで処理８５９を繰り返す。処理８５９
において、送信データが有の場合、処理８６０を実行し
、送信データを、アドレスレジスタ８１の値ｎＡＲ２が
示す送信データ記憶装置８２のアドレス番地に書き込む
。続いて、アドレスレジスタ８１の値げＡＲ２の更新を
処理８６１〜８６４により実行し、処理８６５の実行に
よるデータブロック完了まで、処理８５９より繰返し実
行する。次に、処理８６６を実行し、オーバーフローフ
ラグのＯＮ，ＯＦＦにより、処理８６７あるいは８６８
を実行し、データ長を計算する。処理８６９を実行し〜
アドレスレジスタ８４の値ＴＡＲ，を複数のアドレス
レジスタ群ＧＡＴ８３の空きレジスタにセットする。次
に、アドレスレジスタ８４の値忙ＡＲ，の更新を「処理
８７０〜８７２の実行によって行ない、先ほど求めたデ
ータ長をアドレスレジスタ８４の値ＴＡＲ，が示す送信
データ記憶装置８２のアドレス番地に書き込む。最後に
、処理８７４〜８７５を実行し、値ＴＡＲ２をレジスタ
８４の値ＴＡＲ，にセットし、また、オーバーフローフ
ラグを○ＦＦして、一蓬の動作を終了する。

処理装置８０の動作は、処理８７６を実行することによ
り、送信要求信号７５の割込が発生した時の受信データ
取込み系の処理に戻り続行する。｛５１ 最後に、送信
データおよび受信デ−夕の送信制御系を動作を第１１図
ａ〜ｈ‘こもとづいて説明する。

第１１図ａ〜ｈの一連の処理は処理装置６川こよって実
行する。処理６０１において、ステーションＣｉの電源
が投入されると、受信データ記憶装置４４議出し用アド
レスレジスタ７０の値ＱＴＲ、送信データ記憶装置８２
講出し用アドレスレジスタ６２の値ＰＴＲを、それぞれ
の最小アドレス値ＲＡＲｍｉｎ、ＴＡＲｍｉｎによる初
期設定の処理６０２，６０３により実行する。次に処理
６０４を実行し、レジスタ６２の値ＰＴＲと同一の値が
アドレスレジスタ群８３に有るか否かを判定する。本処
理６０４は、送信データ記憶装置８２に送信データが書
き込まれているか否かの判定処理である。送信データが
無い場合は、第１１図ｃに示す処理６２２の実行に移る
。一方、送信データが有る場合、アドレスレジスタ６２
の値ＰＴＲを処理装置６０内の記憶エリアＴｏｐＡに書
き込む。続いて、アドレスレジスタ６２の値ＰＴＲの更
新のために、処理６０６〜６０８を実行する。次に、送
信データのデータ長を送信デ−タ記憶装置８２より議出
し、処理装置６０内記億装置のエリアＣＮＴＡへ書込む
。ここでセレク夕２０および処理装置４川こ対し、フラ
グ信号６５として１を出力する。次に、処理６１１〜６
１３の実行によるアドレスレジス夕６２の値ＰＴＲの更
新、送信データ記憶装置８２より、送信データを読み出
し、セレクタ２０へ送出するために、信号線６４に読み
出した送信データを出力する処理６１４，６１５を、処
理６１６の実行によるＣＮＴＡの更新後、処理６１７の
実行によりＣＮＴＡ＝川こなるまで繰返す。以上で送信
データブロックを送信できる。次にアドレスレジスタ６
２の値ＰＴＲを、処理６１８〜６２０により更新し、最
後に、送信完了したデータに対応するＴＯＰＡの値と一
致するアドレスレジスタ群ＧＡＴ８３内のレジスタの値
を０リセツトする。続いて、処理６０４に戻り、次の送
信データの処理を実行する。次に、処理６０４を実行後
、送信データが無い場合の処理について説明する。

まず、第１１図ｃに示す処理６２２を実行し、複数のア
ドレスレジスタ群ＧＡＲ５０がすべてリセット状態にあ
るか杏かを判定、すなわち受信データブ。ツクの内、再
び送信すべきデータブロックがあるか否かを判定する。
受信データの再送信が必要な場合は、第１１図ｄに示す
処理６２６に移る。再送信すべき受信データが無い場合
は、処理６２３〜６２５を実行し、処理６０４に戻る。
処理６２３の実行により、処理装置４０が、自発信デー
タブロックを受信号に出力するセレクタ切換要請信号４
６が１にセットされているか否かを判定し、セレクタ切
換要請信号４６が１の場合、フラグ信号のリセット処理
６２５を実行しない。同様に、処理６２４を実行し、処
理装置４０が受信処理中である時世力するビジー信号４
５のセット状態を判定する。もし、ビジー信号が１にセ
ットされているなら、フラグ信号６５のリセット処理６
２５を実行しない。上記の条件、すなわちセレクタ切換
要請信号４６、ビジー信号４５が共に０の場合、フラグ
信号をリセットする。これにより、セレクタ２川ま、信
号線１１を送信器３０に接続するように切換を行なう。
次に、複数のアドレスレジス夕群ＯＡＲ５０に、受信デ
ータが書き込まれている受信データ記憶装置４４のアド
レスがセットされている場合について、その動作を説明
する。

先づ、第１１図ｄに示す処理６２６を実行し、アドレス
レジスタ７０の値ＱＴＲを処理装置６０内記億エリアＳ
ＴＡへ書き込む。次に、複数のアドレスレジスタ群ＧＡ
Ｒ５０のレジスタの内、アドレスレジスタ７０の値ＱＴ
Ｒと同一値を有するレジスタの有無を判定する。有の場
合、第１１図ｅに示す処理６３５に移る。無の場合、処
理６３４の実行により、アドレスレジスタ７０の値ＱＴ
ＲがＳＴＡの内容と一致する（ＱＴＲは、ＲＡＲｍｉｎ
からＲＡＲｍａｘまで、一巡する）か、処理６２７の実
行により、アドレスレジスタ７０の値ＱＴＲと同一値を
有するレジスタが複数のアドレスレジスタ群ＧＡＲ５０
に有ると判定するまで、処理６２８〜６３３を実行する
。処理６２８〜６３０はアドレスレジスタ７０の値ＱＴ
Ｒの更新処理である。また、アドレスレジスタ７０の値
ＱＴＲが受信データ記憶装置４４の最終アドレスＲＡＲ
ｍＡｘを越えた時、処理６３１〜６３３を実行する。処
理６３１を実行し、ＦＦ２，９１に１がセットされてい
る場合は、処理装置８０の動作により、アドレスレジス
タ７１の値ＭＡＲが、アドレスレジスタ７０の値ＱＴＲ
より先にＲＡＲｍａｘを越えたことを示しており、既述
の規約に従い、ＦＦ２、を０にリセットする。一方、Ｆ
Ｆ２＝０の場合はＦＦＩ：１にセットする。ここで、処
理６３４において、アドレスレジスタ７０の値ＱＴＲが
ＳＴＡと一致したなら、処理６０４に戻る。次に、受信
データ記憶装置４４に書き込まれている受信データの先
頭アドレスを見つけた場合について、説明する。

アドレスレジスタ７０の値ＱＴＲがそのアドレスを示す
受信データ記憶装置４４のデータを読み出す処理６３５
を実行し、処理６３６を実行し、フラグ付データか否か
を判定する。フラグ付きデータとは、処理装置４０が受
信データと受信データ記憶装置４４に書込み中、フラグ
信号６５がセットされたこと示すもので、再送肩が必要
なデータである。再送債が必要なデータ（フラグ付デー
タ）は処理６３５実行後、その値が１になっている。こ
の時、処理６３６を実行後「処理６４３に移る。一方「
フラグ付データでない場合、処理６３７〜６４２を実
行し、アドレスレジスタ７０の値ＱＴＲの更新、１ビッ
トシジスタＦＦ１，ＦＦ２のセットあるいはリセット処
理を行ない、処理６０４に戻る。次にフラグ付データ（
再送信すべきデータ）が有る場合の動作について説明す
る。

先ず、処理６４３を実行し、アドレスレジスタ７０の値
ＱＴＲを処理装置６８内記億装置のエリアＴＯＰＢに書
込む。

次の既述の方法と同様にして、処理６４４〜６４９を実
行し、アドレスレジス夕７０の値ＱＴＲ更新、１ビット
レジスタＦＦ１，ＦＦ２の操作を行なう。続いて、デー
タ長を、アドレスレジスタ７０の値ＱＴＲがアドレスを
示す受信データ記憶装臓４４より議出し、処理装置６０
内記億エリアＣＮＴＢに書込む。次に、処理６５１〜６
５６を実行し「アドレスレジスタ７０の値ＱＴＲ更新、
１ビットレジス夕ＦＦ１，ＦＦ２の操作、さらに、処理
６５７，６５８を実行しアドレスレジスタＴ８の値ＱＴ
Ｒがアドレスを示す受信データ記憶装置４４よりデータ
を議出し「そのデータをセレクタ２０を通じて、送信器
３川こより送信することを、処理６５９，６６０の実行
により〜ＣＮＴＢ：０となるまで繰返す。一連のデータ
を送信完了したならば、処理６６１〜６６６を実行し、
アドレスレジスタＴＯの値ＱＴＲの更新および１ビット
レジスタＦＦ１，ＦＦ２の操作を行なう。続いて、処理
６６７〜６６隻を実行することにより、処理６７８，６
７亀のいずれかの処理を選択する。処理６７０さよ、複
数のアドレスレジスタ群５０内のＴＯＰＢと同一内容の
レジスタをクリアする処理、処理６７１は、ＴＯＰＢが
そのアドレスを示す受信データ記憶装置４４内のデータ
（フラグ）をクリアする処理である。換言すると、処理
６７川ま再送信完了した受信データのクリアに等価であ
り、処理６７１は、受信データの再送信は完了したが、
処理装置８０が取込みを完了していないデータであり、
フラグのみを消去し、処理装贋８０が取込み完了後、受
信データをクリアできるようにする処理である。まず処
理６７０を実行するためには「処理６６７〜６６９の実
行を通じて、ＦＦ２＝１の場合、ＦＦＩ：ＦＦ２＝０か
つＱＴＲＳＭＡＲの場合である。第１の場合は、処理装
瞳８０の動作に伴なうアドレスレジスタ７１の値ＭＡＲ
処理装置６０の動作に伴なうアドレスレジスタ７０の値
ＱＴＲよりも先に受信データ記憶装置亀４の最終番地に
到達したことを示し、受信データの再送信よりも機器Ｐ
Ｉへの取込みが先に行なわれたことを現わす。また第２
の場合も、第１の場合と同様であるが、この場合は、ア
ドレスレジスタ７０の値ＱＴＲ、アドレスレジスタ７
１の値ＭＡＲの両方共に、受信データ記憶装置４４の最
終アドレスに到達していない場合である。一方「処理６
７１の実行するためには、ＦＦＩ＝１の場合「ＦＦＩ＝
ＦＦ２＝０かつＱＴＲ＞ＭＡＲの場合である。これは、
処理６７０を実行する時の状態と背反しているだけであ
る。以上の処理の実行により、受信データの再受信がデ
ータブロックにつき完了し、処理６０４の実行に戻る。
最後に「処理装置６０におけるセレクタ功換要請信号４
６に関する動作について、第１２図にもとずし、て説明
する。

処理装置６０が、前述の第１１図ａ〜ｈ‘こ示す処理を
実行中、処理装置４０が自発信データを検出し、セレク
タ切換要請信号４６を出力したなら、その信号立上りで
処理装置６０１こ割込が発生し、第１２図の処理６９０
のみを実行して、フラグ信号６５をセットし、割込発生
時の第１１図ａ〜ｈ中の処理の実行にもどる。処理６９
０の実行によるフラグ信号６５のセットは、仮にフラグ
信号６５はすでにセット中であるなら、何も状態変化を
発生しない。一方、リセット状態なら、フラグ信号６５
は１にセットされる。また、フラグ信号６５のリセット
は第１１図ｃの処理６２６を実行した時のみ実現される
。以上で、ステーションＣｉに関するすべての動作説明
を終えるが、本説明で引用した各処理装置４０，６０，
８０内記億装鷹の図示は省略してある。

これらの処理装置内記億装置は、電源ＯＦＦ時にも内容
が消去されない不揮発性メモリとし書き換え可能なメモ
リの２種により構成される。前者は、各アドレスレジス
タの初期設定などに用いる受信データ記憶装置４４、送
信データ記憶装置８２の最小アドレス値、最終アドレス
値などを記臆している。後者は、各処理過程で用いるデ
ータ長などを記憶している。以上説明したように、本発
明によれば、受信中のデータブロックの最終ビットが送
信されるまで送信を待たずに、送信データのブロックを
送信でき、しかも、その際、受信中であった受信データ
ブロックも確実にループ伝送路に送信でき「複雑な処理
をしなくてもその受信データブロックを容易に受信でき
る。

【図面の簡単な説明】

第１図はループ伝送システムの図、第２図は従釆のステ
ーションの構成図、第３図は従来の伝送方法の説明図、
第４図は本発明の伝送方式の原理説明図、第５図は本発
明の方式の実施するためのステーションの構成図、第６
図は受信データ記憶層に受信データが記聡されるようす
を１例として示すための図、第７図は伝送路Ｌを流れる
データの１例を示す図、第８図ａ？ ｂ，ｃ，ｄは受信
データ記憶装置に受信データを書き込むための処理のフ
ロー図、第９図ａ，ｂは、受信データ記憶装置から受信
データを読み出し「機器へ送る処理のフロー図、第１０
図ａ， ｂは送信データ記憶装置に、機器から送られて
くる送信データを書き込む処理のフロー図、第１１図ａ
〜ｈは、送信データ記憶装置および受信データ記億装置
よりデータをセレクタ、送信器を介して送信する処理の
フロー図、第１２図は、ステーションＣ，発信のデータ
がループを一巡してきた時の信号切換処理のフロー図を
示す。 １０：受信器、２０：セレクタ、３０：送信器、４０：
処理装置、４４：受信データ記憶装置、６０：処理装置
、８０：処理装置、８２：送信データ記憶装置。 第１図 第２図 第３図 第４図 第６図 第７図 第８図ａ 図 船 第８図ｂ 第８図ｃ 第８図ｄ 第９図ａ 第９図ｂ 第１０図ａ 第１０図ｂ 第１１図ｅ 第１１図ａ 第１１図ｂ 第１１図ｃ 第１１図ｄ 第１１図ｆ 第１１図ｇ 第１１図ｈ 第１２図

Claims (1)

1. 【特許請求の範囲】 １ 伝送路に接続された複数の機器間で、データブロツ
   クを伝送する方式において、該機器の各々において各受
   信するデータブロツク全ビツトを他の機器に転送すると
   ともに記憶する手段と該受信データブロツクの転送途中
   で自己の送信データブロツクを送信する要求が発生した
   とき上記受信データブロツクの転送を中断して該送信デ
   ータブロツクを送信する手段と、該送信の完了後に転送
   が中断された上記受信データブロツクを先頭ビツトから
   最終ビツトまで全ビツト再転送する手段を有することを
   特徴とする伝送制御方式。 ２ １方向性伝送路に接続された複数の機器間で、デー
   タブロツクを伝送する方式において、上記機器の各々に
   おいて、上流側の機器からの受信データブロツクを下流
   側に転送するとともに、記憶する手段と、該受信データ
   ブロツク転送途中で、該機器から送信データブロツクの
   送信要求が発生したとき、上記受信データブロツクの転
   送を中断して上記送信データブロツクを送信する手段と
   、該送信データブロツクの送信完了後に、上記一時記憶
   され、送信が中断された受信データブロツクの全ビツト
   を再度送信する手段を有することを特徴とする伝送制御
   方式。 ３ 各機器間の割込優先度が平等な第１項または第２項
   記載の伝送制御方式。 ４ データブロツクの先頭および最終を示す識別符号を
   同一とした第１項ないし第３項から選ばれる１つの項記
   載の伝送制御方式。