JPS581465B2 - デ−タ信号の緩衝方式 - Google Patents

デ−タ信号の緩衝方式

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JPS581465B2
JPS581465B2 JP55024241A JP2424180A JPS581465B2 JP S581465 B2 JPS581465 B2 JP S581465B2 JP 55024241 A JP55024241 A JP 55024241A JP 2424180 A JP2424180 A JP 2424180A JP S581465 B2 JPS581465 B2 JP S581465B2
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buffer
circuit
signal
unit
burst
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テド・アンソニー・リヘイジ
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers

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Description

【発明の詳細な説明】 本発明はデータ信号の緩衝方式、更に詳細に説明すれば
広帯域の緩衝方式を提供することに係る。
データ速度が互いに異なる複数のユニット又は複数のシ
ステム間で速度変換を行なうためにデータ信号を緩衝す
ることは、当該技術分野では周知である。
このような方式の緩衝機能を高めるために採用された１
つの技法に、２つの緩衝ユニットを交互に切替えるとい
うものがある。
即ち、第１の緩衝ユニットが緩衝すべき信号を受信して
いる間、第２の緩衝ユニットは前以って受信された信号
を送信し、そして第１の緩衝ユニットが充満し且つ第２
の緩衝ユニットが空になると、それらの機能が互いに切
替えられるというものである。
このような緩衝方式は米国特許第３０２０３２５号に開
示されている。
どのような緩衝方式でも、データ転送の帯域幅をできる
だけ低いコストで可能な限り広くすることが望ましいの
は言うまでもない。
帯域幅を広くするには緩衝ユニットを一層大きくすれば
よいが、そうするとそのコストが増加してしまう。
従って、最小のコストで最大のパフォーマンスを達成す
るためには、最小のサイズを有する緩衝ユニットの帯域
幅を相対的に広くすることが望ましい。
本発明に従って構成された交互式緩衝装置はそれぞれ複
数のレジスタから成る複数のバツファ及び切替手段を含
み、該手段はこれらのバツファを交互にアクセスしてデ
ータ信号の受信及び送信を行なわしめる。
アドレス手段は各バツファにおける予定数のレジスタが
データ信号を有する場合を指示する。
各バツファはレディ手段を含み、該手段は予定数のレジ
スタがデータ信号を有しており、従って他のバツファが
空になるときこれらのレジスタが切替可能な状態にある
ことを指示する。
この結果、充満状態になる前に前記のようにして切替え
られたバツファが信号を送信する間、空のバツファは信
号を受信することができ、これによりデータの帯域幅を
広くすることができるのである。
複数のポートを備えた本発明の緩衝方式は複数のバツフ
ァを含み、これらの広帯域バツファを介して高速共通ユ
ニットへ種々の入力を加えることにより複数のポートを
通して行なわれるデータ転送を強化するように、即ち高
速共通ユニットが各ポートへ一層頻繁にアクセス可能と
なるように動作することができる。
以下図面を参照して本発明の実施態様を説明する。
なお各図面で同じ参照番号を付されている部分はそれぞ
れ同じ構成を有することに注意されたい。
第１図を参照するに、ランダム・アクセス記憶ユニット
でもよい高速共通ユニット１０（Ｈｉ−ｇｈＳｐｅｅｄ
Ｃｏｍｍｏｎ Ｕｎｉｔ ：以下「ＨｓｃＵ」と略
す）は複数のバースト駆動ポート （ ＢｕｒｓｔＤｒ
ｉｖｅｒ Ｐｏｒｔ ：以下「ＢＤＰ」と略す）を介
して該ポートに対応する複数のデータ・バースト・ユニ
ット（ ＤａｔａＢｕｒｓｔＵｎｉｔ ：以下「ＤＢＵ
」と略す）へ接続される。
ＤＢＵは、磁気テープ・ユニット、デイジタル計算機、
低速のランダム・アクセス記憶ユニット、通信線その他
を含み得る。
ＨＳＣＵ １０のオペレーションは、他のＤＢＵがＨ
ＳＣＵ１０を使用していたとしても、ＤＢＵの各々がＨ
ＳＣＵ １０の排他的アクセスを外見的に有するような
ものであることが望ましい。
この外見的な排他性は、ＤＢＵの各々とＨＳＣＵ１０の
間にそれぞれＢＤＰを設けることによって達成される。
例えば、所与のＤＢＵは第２図に示すように記憶ユニッ
ト（ＳＵ）へ接続された記憶制御ユニット（ＳＣＵ）を
含む。
記憶ユニットは記憶媒体アセンブリ（ＳＭＡ）を含む磁
気テープ又はディスク・ユニットでもよい。
一般に、このようなユニットは信号転送時の効率を最大
にするために長い信号バーストを必要とするものである
。
というのは、間欠的オペレーションは時間を浪費する機
械的運動を必要とし、そのためユニットの効率が低下す
るからである。
第３図はデータ・バーストを収容する両方向通信用のＢ
ＤＰを示す。
データ流の方向はこのＢＤＰの外部にある手段（図示せ
ず）によって選択される。
図示された実施態様では、ＢＤＰは２つのバツファ１２
及び１３から成り、これらは１つの論理バツファに見え
るように制御される。
バツファ１２及び１３は、ＨＳＣＵ１０に記憶すべきデ
ータを累積する。
従って、ＤＢＵのデータ速度とＨＳＣＵ１０のデータ速
度の比率によって決まる数のＤＢＵをＨＳＣＵ１０へ接
続することができる。
１実施態様では、バツファ１２及び１３の各々は１６個
のレジスタ（ＲＥＧ）を有する。
これらのレジスタの各々は、データを記憶するための予
定数のビット位置と、エラー検出及び訂正ビットを記憶
するための比較的少数のビット位置と、マーク・ビット
を記憶するための追加ビット位置を有する。
マーク・ビットはデータ転送の論理的終結、即ちデータ
・ブロックの終りを指示する。
これらのレジスタの数はＨＳＣＵ１０のアクセス時間に
よって決まり、該アクセス時間は各ＤＢＵのデータ速度
及びデータ信号がＢＤＰに到着する速度によって決まる
。
バツファ１２及び１３にあるレジスタの各々は、アドレ
ス回路（ＡＤＤＲ）１４及び１５を介してそれぞれアク
セスされる。
解読回路（ＤＥＣ）１６及び１７は対応するアドレス回
路１４及び１５へそれぞれ接続され、バツファ１２及び
１３のどのレジスタがＨＳＣＵ１０の如き受信ユニット
へ送信すべきデータを記憶しているかを指示する。
解読回路１６及び１７は解読信号を制御回路（ＣＴＬ）
１８へ供給し、該制御回路はこれに応じてスイッチ（Ｓ
Ｗ）２０及び２１を動作させることにより、バツファ１
２及び１３と外部ユニットとの間のデータ転送を交互に
切替える。
即ち、バツファ１２がＨＳＣＵ１０へ信号を送信してい
．るときは、バツファ１３はＤＢＵから信号を受信して
おり、その逆も同様である。
交互式切替えは前記機能を切替えることによって行なわ
れる。
ＨＳＣＵ１０から所与のＤＢＵへ信号を転送している間
も、これと同様の切替えが生ずる。
スイッチ２０及び２１の各々は信号を転送するために第
１図に例示される如きデータ・バス２３及び２４へそれ
ぞれ接続される。
バス２３及び２４に含まれる線の数はバツファ１２及び
１３の各レジスタに保持されるデータ・ビットの数に等
しいことが．望ましい。
通常のエラー訂正回路及び他の制御回路は、図面を簡潔
にするため図示されていない。
解読回路１６及び１７は、この緩衝方式の帯域幅を増加
させるため、バツファ１２及び１３が充満状態にはない
がそれらを切替えるに十分なデー，タ信号を受信してい
る状況を検出する。
このため、バツファ１２及び１３の各々は４つのレジス
タ・セクションへ分割され、該セクションの各々はバツ
ファ１２及び１３の間のデータ転送方向を交互に切換え
るための切替点を構成する。
即ち、各レ．ジスタ・セクションの境界（切替点）で、
解読回路１６及び１７は制御回路１８を作動させて、バ
ツファ１２及び１３の一方が空であるか否かを決定させ
ることができる。
解読回路１６又は１７からの空信号は、制御回路１８を
作動させるために、他の解読回路からのレディ信号と結
合される。
例えば、バツファ１２が切替えのための準備を完了して
いるときバツファ１３が空であれば、制御回路１８によ
ってスイッチ２０及び２１を作動させることによりバツ
ファ１２及び１３が切替えられる。
この点でバツファ１３がデータ信号の受信を開始するの
に対し、バツファ１２はデータ信号の送信を開始する。
次いで、バツファ１３が切替点に達するまでデータ信号
を受信すると、解読回路１７からレディ信号が生ぜられ
、かくて制御回路１８は解読回路１６からの空信号に応
答してスイッチ２０及び２１を作動させる。
従って、受信中のバツファ１２又は１３をその切替前に
完全に充満させる必換はない。
受信中のバツファが充満する前に両バツファの機能を切
替えるようにすると、受信されたばかりのデータ信号を
比較的速かに送信することができ、かくて緩衝方式の帯
域幅を広くすることができる。
ここで注意すべきは、本発明はバツファ１２及び１３の
如き２バツファ間の交互式切替えに限定されるものでは
なく、３以上のバツファを逐次的に走査して切替えるこ
ともその範囲内にあるということである。
バツファ１２及び１３は互いに独立しているから、それ
らの書込及び読出オペレーションを同時的に行なうこと
ができる。
本発明の方式は、１つのタイム・スライス式物理的バツ
ファが用いられた場合に必要とされる，時間よりも長い
サイクル時間でバツファ１２及び１３を動作させること
ができる。
従って、受信中のバツファが完全に充満状態になる前に
該バツファを送信状態へ切替えると、この緩衝方式へ供
給されるデータのアクセス時間を減少させることができ
る。
この方式はまた到来データの速度の変動をも補償するこ
とができる。
図示された実施態様では４つの切替点が存在するけれど
も、本発明はこれに限られるものではなく、帯域幅の切
替えを最大にするため任意のレジスタ境界でも切替えを
行なうことができる。
第４図は本発明に従った制御回路１８を示し、特に解読
回路１６を詳細に示す。
解読回路１７はこれと同様の構成を有するので、簡単に
しか示されていない。
アドレス回路１４及び１５については、解読回路１６及
び１７との接続が詳細に示されている。
アドレス回路１４及び１５の各々は、データ信号を受信
するレジスタを指示するための書込カウンタ（ＷＲ Ｃ
ＴＲ）３０並びにデータ信号を送信するレジスタを指示
するための読出カウンタ（ＲＤ ＣＴＲ）３１を備えて
いる。
データ転送オペレーションの際には、アドレス回路１４
及び１５の各々にある書込カウンタ３０又は読出カウン
タ３１が使用される。
バツファ選択ラツチ３２を含む制御回路１８は使用すべ
きカウンタを選択する。
制御回路１８において、バツファ１２はバツファＡとし
て指定され、バツファ１３はバツファＢとして指定され
る。
ＷＡ，ＲＢ状態にあるバツファ選択ラツチ３２は、デー
タ信号がバツファ１２（バツファＡ）へ書込まれ且つそ
の間にバツファ１３（バツファＢ）からデータ信号が読
出されることを指示する。
線３３上の活勢信号（ＷＡ，ＲＢ）はアドレス回路１４
中のＡＮＤ回路３４を活勢化し、かくて線３５を介して
書込信号が受取られるたびに書込カウンタ３０をステッ
プさせる。
即ち、データ信号を供給するＤＢＵ又はＨＳＣＵ１０は
書込線３５を活勢化することによってデータ信号が利用
可能となる時点を指示する。
この場合、データ信号はバツファ１２（バツファＡ）へ
書込まれ、そしてそれと同時に、バツファ１３（バツフ
ァＢ）からデータ信号が読出される。
両方向通信の場合には、線３５上の書込信号はＨＳＣＵ
１０又はＤＢＵから与えられる。
データ転送の方向を選択することは本発明の要旨に関係
ないが、これはデータ処理の分野では周知である。
線３５上の書込信号は、次のデータ信号を受信すべきバ
ツファ１２中の次のレジスタを選択するために、ＡＮＤ
回路３４を通過して書込カウンタ３０を歩進させる。
この状況ではバツファ１３（バツファＢ）の読出機能も
遂行する必要があるから、線３３はアドレス回路１５に
も接続され、ＡＮＤ回路（図示せず）を活勢化してアド
レス回路１５中の読出力ウンタ（図示せず）を作動させ
る。
アドレス回路１５はアドレス回路１４と同じ構成を有す
る。
アドレス回路１４のＡＮＤ回路３７は、読出力ウンタ３
１を作動させてアクセスすべき次のレジスタを指示する
ために、ＨＳＣＵ １０又はＤＢＵから線３８を介して
与えられる読出信号を受取る。
書込カウンタ３０及び読出力ウンタ３１並びにアドレス
回路１４及び１５は、線３９のリセット信号によってリ
セット可能である。
これはカウンタ３０及び３１をオペレーションの開始時
における基準状態ヘセットするために行なわれる。
バツファ１３（バツファＢ）へ書込み且つバツファ１２
（バツファＡ）から読出すために、バツファ選択ラツチ
３２は反対の状態へトリガされる。
そうすると、このラツチ３２から線４２を介してアドレ
ス回路１４のＡＮＤ回路３７及びアドレス回路１４のＡ
ＮＤ回路３４に対応するアドレス回路１５のＡＮＤ回路
（図示せず）へ活勢信号が供給される。
かくて、線３３には脱勢信号が現われてＡＮＤ回路３４
をデゲートするとともに、アドレス回路１４を読出モー
ドへセットする。
解読回路１６及び１７は同じ構成を有しており、それぞ
れ３つの回路、即ちレディ回路（ＲＤＹ）、４４、空回
路（ＥＭＰＴＹ）４５及び充満回路（ＦＵＬＬ）４６か
ら成る。
解読回路１６のオペレーションは解読回路１７のそれと
同じであるから、以下では前者の各回路についてのみ詳
述する。
レディ回路４４及び充満回路４６の各々は対応するバツ
ファ１２又は１３が信号を受信している場合に動作し、
空回路４５は対応するバツファ１２又は１３が信号を送
信している場合に動作する。
バツファ１２が信号を受信しているとき、レディ回路４
４はバツファ１２のレジスタが切替点まで充満されたか
否かを決定するために書込カウンタ３０の内容を受取る
。
既に説明したように、切替点の選択はバツファの帯域幅
を決定する。
従って、レディ回路４４は、４つのレジスタごとに又は
Ｍ個のレジスタごとに切替点を選択するように、単極双
投のプログラミング・スイッチ４８によってプログラム
することができる。
例えば、制御卓（図示せず）からケーブル４９を介して
受取られる信号によってＭの値を選択することができる
。
プログラミング・スイッチ４８が状態４ヘセットされて
いるものと仮定すると、各切替点は４レジスタの境界ご
とに設定される。
従って、バツファ１２が１６個のレジスタを含む場合に
は、切替点は４つである。
これらの切替点は書込カウンタ３０から線５１及び５２
を介してビット０及びビット１信号を受取るＡＮＤ回路
５０によって解読される。
プログラミング・スイッチ４８から線５３に与えられる
信号はＡＮＤ回路５０を活勢化し、かくて線５１及び５
２上の切替点指示はＡＮＤ回路５０及びＯＲ回路５４を
介してレディ信号として線５５に現われる。
線５５のレディ信号は制御回路１８へ供給され、そこで
後述する様式で使用される。
解読回路１７のレディ回路４４は線５５′を介して第２
のレディ信号を供給する。
切替点の数を４以上の数へ変更する場合、プログラミン
グ・スイッチ４８は端子Ｍヘセットされ、これにより線
６１にレディ信号を発生する比較回路（ＣＯＭＰ＝）６
０を選択する。
線６１のレデイ信号はＯＲ回路５４を介して線５５に現
われる。
この場合、書込カウンタ３０の全ビットは比較回路６０
へ供給され、該回路はまたケーブル４９を介して供給さ
れる信号を受取る。
ケーブル４９上のビット・パターンが書込カウンタ３０
のビット・パターンと等しいときは、線６１にレディ信
号が発生される。
切替えを行なう第２の条件は、データ信号を送信する他
のバツファ１３が空になる場合である。
注意すべきは、データ信号がバツファ１２へ書込まれて
いる場合にのみそれに対応する書込カウンタ３０が作動
されるということである。
バツファ１２がデータ信号を送信しているときは、書込
カウンタ３０の内容はそのままに留まる。
従って、このような状況では、書込カウンタ３０はデー
タ信号を保持する処の最後のレジスタ位置を指示する。
この指示はケーブル６５を介して空回路４５へ供給され
、そこで読出力ウンタ３１の数値内容ト比較される。
バツファ１２から信号が転送されるとき、読出カウンタ
３１が歩進されて書込カウンタ３０の内容に近付く。
切替速度に限度があるために、バツファ１２とバツファ
１３の間の切替えにあたって１レジスタのルックアヘッ
ドを有することが望ましい。
＋１回路（ＲＤ＋１）６６は読出力ウンタ３１の内容を
ケーブル６７を介して受取り、この内容に１を加算し、
その結果をケーブル６８を介して比較回路６９へ供給す
る。
比較回路６９はまた線６５を介して書込カウンタ３０の
内容を受取る。
ＡＮＤ回路３７が読出カウンタ３１へ歩進パルスを供給
するたびに、このパルスは比較回路６９を作動させるた
めに線７０を介して供給される。
線６８上の内容が書込カウンタ３０の内容と等しいとき
、比較回路６９は線７１を介して作動信号を供給するこ
とによりフリツプフロツプ７２を活勢状態ヘセットする
ので、該フリツプフロツプは線７３を介して制御回路１
８へ空信号を供給する。
同様に、解読回路１７の空回路４５はそれと同様の空信
号を線７３′を介して制御回路１８へ供給する。
本発明の他の実施態様では、フリツプフロツプ７２はＤ
型フリツプフロツプとすることができるが、この場合に
は、線７０はＤ型フリツプフロツプのＣ入力へ接続され
且つ線７１はＤ入力へ接続される。
また比較回路６９はケーブル６８の信号と書込カウンタ
３０の内容を比較するようなＤＣ変換器であってもよい
。
制御回路１８は解読回路１６及び１７に応答してバツフ
ァ１２及び１３を切替える。
ＡＮＤ−ＯＲ（ＡＯ）回路８０は、バツファ選択ラツチ
３２をトリガしてこのような切替えを行なわしめるため
に、解読回路１６及び１７からのレディ信号及び空信号
を解読する。
ＡＯ回路８０のＡＮＤ部分Ａ１は、線５５のレディ信号
及び線７３′の空信号に応答してバツファ選択ラツチ３
２へ活勢化信号を供給する。
この場合、線３３の信号が活勢であったので、バツファ
選択ラツチ３２は線４２を活勢化するように切替えられ
る。
線３３を再び活勢にするため、ＡＯ回路８０のＡＮＤ部
分Ａ２は線７３の空信号及び線５５′のレディ信号に応
答してバツファ選択ラツチ３２をトグルする。
代替的な接続は、ＡＮＤ部分Ａ１をラツチ３２のリセッ
ト入力Ｒへ接続し且つＡＮＤ部分Ａ２をラツチ３２のセ
ット入力Ｓへ直接的に接続することである。
線３３及び４２の信号はまたスイッチ２０及び２１に供
給され、該スイッチを周知の様式で作動させる。
さらに、線５５及び５５′の信号はＯＲ回路８２で結合
されてスイッチ２０及び２１へ単一のレディ信号を供給
する。
これは空信号を受取るときスイッチ２０及び２１が直ち
に切替わるように該スイッチを準備させておくためであ
る。
ＡＮＤ回路３４がその第１パルスを書込カウンタ３０へ
供給するとき、即ち第１データが書込カウンタ３０によ
って指示されたバツファ１２の所与のレジスタへ書込ま
れているとき、空ラツチ７２がリセットされて線７３上
の空信号を取除く。
この場合、バツファ１２はもはや空ではないから、線７
３の空信号は取消さねばならない。
どのような状況でも、重ね書きが生ずることがありうる
。
このエラーを防止するため、充満回路４６の各々は、デ
ータ信号を受信しているバツファ１２又は１３の全レジ
スタが充満状態にあることを、アドレス回路１４又は１
５を介して検出する。
次いで、充満回路４６は線８６及びＯＲ回路８１を介し
てＨＳＣＵ１０及びＤＢＵの両者へ書込停止（ＳＴＰ
ＷＲ）信号を供給する。
これと同様に、解読回路１７の充満回路４６も線８６′
を介して書込停止信号を供給する。
充満回路４６の各々は比較回路９０を含む。
解読回路１６の比較回路９０は書込カウンタ３０の内容
に１を加えた値とケーブル６７を介して受取られる読出
カウンタ３１の内容とを比較し、両者の一致に応答して
停止ラツチ９２を活勢状態ヘセットする。
ラツチ９２は線８６を介して停止信号を供給し、これに
よりバツファ１２への書込みを停止させる。
停止ラツチ９２はＡＮＤ回路３７が活勢パルスを供給し
て読出カウンタ３１を歩進させるときにリセットされ、
該カウンタは次に書込まれる筈のレジスタからデータを
取除く。
書込停止信号が取除かれると、次のデータ信号を選択さ
れたバツファへ直ちに書込むことができる。
このようにして、書込カウンタ３０は重ね書きを防止し
つつ読出カウンタ３１にぴったり追従することができる
のである。
ケーブル６５，６５’及び６７，６７’の信号によって
表わされる書込カウンタ３０及び読出力ウンタ３１の内
容は、バツファ１２及び１３を周知の様式でアドレスす
るために使用される。
解読回路１７の充満回路４６はアドレス回路１５につい
て同じ様式で動作する。
第３図では線３５及び３８は２つの部分へ分割されてい
るけれども、第４図に示すようにこれらの線の信号を結
合するために１つのＡＮＤ−ＯＲ回路（図示せず）が用
いられることは明らかであろう。
第５図は第４図の回路について説明した論理的オペレー
ションを示す。
この点に関連して、第４図に図示された制御回路は、プ
ログラマブル・ロジック・アレイ、ミニ計算機のプログ
ラム・シーケンス、又は他のプログラム式論理装置で実
現できることに注意されたい。
このようなすべての実現形式は本発明の範囲内にある。
第５図の流れ図は、バツファＢがデータ信号を最初にロ
ードされていることを想定している。
開始ブロツク１００は各バイト転送が行なわれる前の入
口を表わす。
第１のオペレーション・ブロック１０１は、その表記内
容ＷＡＲＢで示されているように、バツファＡへの書込
み（ＷＡ）とバツファＢからの読出し（ＲＢ）を行なう
。
もちろん、最初に開始するバツファＢが空であって、そ
の読出しが行なわれなければ、ブロック１０１ではバツ
ファＡへの書込み（ＷＡ）だけが行なわれる。
次いで、プログラム・ユニット（図示せず）は判断ブロ
ック１０２でバツファＡが充満しているか否かを決定す
る。
もしバツファＡが充満しておれば、判断ブロック１０４
でセンスされるバツファＢの空指示をブロック１０３で
待機しなければならない。
もしバツファＡが充満していなければ、プログラム・ユ
ニットは判断ブロック１０５でデータが供給されるのか
否かを決定する。
もしそうでなければ、判断ブロック１０２及び１０５を
含む待機ループに入る。
しかしながら、もし線３５（第４図）の書込信号によっ
て指示されるようにデータが利用可能であれば、データ
信号はバツファＡへ書込まれる。
次に、プログラム・ユニット（図示せず）は判断ブロッ
ク１０７でバツファＡがレディであるか否かを決定する
。
これは線５５のレディ信号を検出することに対応する。
もしバツファＡがレディでなければ、他のデータ信号は
バツファＡへ記入される。
しかしながら、もし判断ブロック１０７でレディ信号が
活勢であれば、プログラム・ユニフト（図示せず）は判
断ブロック１０８でバツファＡが充満しているか否かを
決定する。
もしバツファＡが充満しておれば、オペレーション・ブ
ロック１０９でバツファＡ充満（ＡＦ）フラグがセット
され、判断ブロック１０４に進む。
もしバツファＡが充満していなければ、判断ブロック１
０４に直接的に進む。
バツファＡ及びＢの切替えは、バツファＡがレディで且
つバツファＢが空である場合にのみ、判断ブロック１０
４から開始する。
もしバツファＢが判断ブロック１０４で空であると判定
されるならば、オペレーション・ブロック１１０でバツ
ファＢの書込（ＷＢ）及びバツファＡの読出し（ＲＡ）
をセットすることによってこれらのバツファが切替えら
れる。
参照番号１２０で一括して表わされた諸ブロックは、各
図面の内容から明らかなようにバツファＡ及びＢのオペ
レーションがたがいに逆になっている点を除けば、前記
したブロック１０１乃至１０９と同じである。
ＨＳＣＵ１０が複数のポートについて動作している場合
は、或る種の優先順位が決定されねばならない。
ＨＳＣＵ １０がＤＢＵの４倍の速度を有するものとす
れば、優先順位の決定は簡単になる。
但し、この速度比はピーク速度ではなく平均速度の比を
表わすものとする。
従って、各ポートはＨＳＣＵ１０の４タイム・スライス
のうち優先回路１３０によって決定された１つのタイム
・スライスを有することになる。
優先回路（ＰＲＩ）１３０は、記憶部（ＳＴＲ）１３２
を制御するためにＨＳＣＵインターフエイス回路１３１
を活勢化するようなタイム・スライサでもよい。
優先回路１３０は、参照番号１３３で一括して示された
アクセス要求線を介して、記憶部１３２に対するアクセ
ス要求を受取る。
これらのアクセス要求は第１図のＢＤＰ−１乃至ＢＤＰ
−４から送られるものである。
もちろん、効率が同等でありさえすれば、他の形式の優
先回路をも使用することができる。
ＨＳＣＵＩＯが所与の平均データ速度を有する場合、Ｄ
ＢＵ−１乃至ＤＢＵ−４の各々はこれよりも速いピーク
速度を有することがあるということを理解されたい。
また、本発明の原理は高速ユニットが複数のバースト・
ユニットを監視するような任意の形式の緩衝方式に関連
して説明することができ、そして各ＢＤＰの緩衝方式は
個々に又は他の同様のユニットと協同して使用すること
ができるということも理解されたい。
さらに、ＤＢＵの速度が変動すると、種々のポートにお
けるバツファのサイズ及び切替点は種々のＤＢＵの特性
に適応することができる。
【図面の簡単な説明】
第１図は高速共通ユニット（ＨＳＣＵ）、データ・バー
スト・ユニット（ＤＢＵ）及びバースト駆動ポート（Ｂ
ＤＵ）から成る本発明の緩衝方式を示す図、第２図は記
憶サブシステムとして構成された第１図の高速共通ユニ
ットを示す図、第３図は第１図のバースト駆動ポートの
概略構成を示す図、第４図は第１図のバースト駆動ポー
トの詳細構成を示す図、第５図は第１図のバースト駆動
ポートのオペレーションを示す論理流れ図、第６図は第
２図に図示された記憶ユニットの形式を有する高速共通
ユニットと優先回路との間の接続様式を示す図である。 １０・・・・・・高速共通ユニット、ＢＤＰ・・・・・
・バースト駆動ポート、ＤＢＵ・・・・・・データ・バ
ースト・ユニット、１２．１３・・・・・・バツファ、
１４．１５・・・・・・アドレス回路、１６，１７・・
・・・・解読回路、１８・・・・・・制御回路、２０，
２１・・・・・・スイッチ。

Claims (1)

  1. 【特許請求の範囲】 １ １つの高速ユニットを複数のバースト信号ユニット
    へ接続するためのデータ信号の緩衝方式であって； 前記複数のバースト信号ユニットに関連して設けられ、
    該関連するバースト信号ユニットから受取られるバース
    ト信号を蓄積して該蓄積されたバースト信号を前記高速
    ユニットへ転送するか、又は前記高速ユニットから受取
    られるバースト信号を蓄積して該蓄積されたバースト信
    号を前記関連するバースト信号ユニットへ転送するため
    の複数の蓄積手段と； 前記蓄積手段を優先順位に応じて選択的に作動させるた
    めの手段とを備え； 前記蓄積手段の各々は、前記バースト信号の蓄積又は転
    送を行なうように切替可能な複数の緩衝手段、該緩衝手
    段に関連してそれぞれ設けられた複数のレディ指示手段
    及び空指示手段を含み、該レディ手段は関連する緩衝手
    段によって受取られている前記バースト信号が該手段の
    中間位置まで蓄積されたときそのレディ状態を指示し、
    該空指示手段は関連する緩衝手段によって転送されてい
    る前記バースト信号が該手段になくなったときその空状
    態を指示するように構成されており；さらに前記レディ
    指示手段及び前記空指示手段に応答して、レディ状態に
    ある前記緩衝手段がそこに蓄積されたバースト信号を前
    記高速ユニット又は関連する前記バースト信号ユニット
    へ転送し且つ空状態にある前記緩衝手段が関連する前記
    バースト信号ユニット又は前記高速ユニットから受取ら
    れる前記バースト信号を蓄積するようにこれらの緩衝手
    段を切換えるための制御手段とを備えて成る、データ信
    号の緩衝方式。
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