JPS60176176A - 高速フ−リエ変換装置 - Google Patents
高速フ−リエ変換装置Info
- Publication number
- JPS60176176A JPS60176176A JP59031773A JP3177384A JPS60176176A JP S60176176 A JPS60176176 A JP S60176176A JP 59031773 A JP59031773 A JP 59031773A JP 3177384 A JP3177384 A JP 3177384A JP S60176176 A JPS60176176 A JP S60176176A
- Authority
- JP
- Japan
- Prior art keywords
- input data
- gain control
- shifter
- maximum value
- fast fourier
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はレーダ信号処理装置に用いる実時間高速フー
リエ変換装置に関するものである。
リエ変換装置に関するものである。
レーダ信号処理装置に用いる高速フーリエ変換装置は受
信信号のドツプラ成分の周波数解析を行うことKより、
不要信号成分を抑圧しSZN比を改善して目標検出を行
うことに用いる。
信信号のドツプラ成分の周波数解析を行うことKより、
不要信号成分を抑圧しSZN比を改善して目標検出を行
うことに用いる。
この発明は上記高速フーリエ変換装置において演算中の
アンダーフローによる小信号データの消失を最小限に抑
える飽和利得制御装置において、パフファメモリを用い
て入力データに対して完全に利得制御を行うことにより
、高速フーリエ変換演算中にオーバー・フローが起こる
ことを紡ぐことを特徴としてhる。
アンダーフローによる小信号データの消失を最小限に抑
える飽和利得制御装置において、パフファメモリを用い
て入力データに対して完全に利得制御を行うことにより
、高速フーリエ変換演算中にオーバー・フローが起こる
ことを紡ぐことを特徴としてhる。
第1図に上記高速フーリエ変換装置を用いたレーダ信号
処理装置の一例を示す。第1図においてアンテナ(1)
から廃射された電波は目標から反射して、その反射エコ
ーの一部は再びアンテナ(1)によって受信され、受信
機(幻によって検波される。受信機(2)の出力である
ビデオ信号は前段信号処理装置(3)に入力される。前
段信号処理装置(3)においてビデオ信号はディジタル
信号に変換され、不要信号であるクラッタの抑圧やパル
ス圧縮等の処理を行う。前段信号処理装置(3)の出力
は本発明である高速フーリエ変換装置(4)へ入力され
、ここで時間窓関数を乗じたのち。
処理装置の一例を示す。第1図においてアンテナ(1)
から廃射された電波は目標から反射して、その反射エコ
ーの一部は再びアンテナ(1)によって受信され、受信
機(幻によって検波される。受信機(2)の出力である
ビデオ信号は前段信号処理装置(3)に入力される。前
段信号処理装置(3)においてビデオ信号はディジタル
信号に変換され、不要信号であるクラッタの抑圧やパル
ス圧縮等の処理を行う。前段信号処理装置(3)の出力
は本発明である高速フーリエ変換装置(4)へ入力され
、ここで時間窓関数を乗じたのち。
演算を行い周波数成分に分解される◎高速7−リエ変換
装置(4)の出力は各周波数ビンに分けられた距離方向
の情報を持ったものであり、後段信号処理装置(5)へ
入力される。後段信号処理装置(5)はクラッタ成分を
含む周波数ビンの内容を除去したのち各周波数ビン内で
目標の自動検出を行い、目標の位置や速度の導出を可能
とする上記高速フーリエ変換装置(4)において、その
演算は乗算と加算の繰シ返しである。その際。
装置(4)の出力は各周波数ビンに分けられた距離方向
の情報を持ったものであり、後段信号処理装置(5)へ
入力される。後段信号処理装置(5)はクラッタ成分を
含む周波数ビンの内容を除去したのち各周波数ビン内で
目標の自動検出を行い、目標の位置や速度の導出を可能
とする上記高速フーリエ変換装置(4)において、その
演算は乗算と加算の繰シ返しである。その際。
レーダ信号処理等の高速処理の場合浮動小数点演算は困
難であシ1通常固定小数点演算を行っている。そのため
演算中にデータがオーバフローする加能性があるので、
加算の度にその出力を1 bitシフトダウンするとと
Kよジオ−パフ0−を防いでいる。
難であシ1通常固定小数点演算を行っている。そのため
演算中にデータがオーバフローする加能性があるので、
加算の度にその出力を1 bitシフトダウンするとと
Kよジオ−パフ0−を防いでいる。
しかしながら小信号が入力されている場合は前記シフト
ダウンで1 bit切り捨てられることによシ、演算中
忙信号が消失してしまうことがある@この不具合を解決
するため、上記オーバフローを防ぐと同時に信号の消失
を最小限に抑える機能を持つ飽和利得制御回路がある。
ダウンで1 bit切り捨てられることによシ、演算中
忙信号が消失してしまうことがある@この不具合を解決
するため、上記オーバフローを防ぐと同時に信号の消失
を最小限に抑える機能を持つ飽和利得制御回路がある。
本発明はこの飽和利得制御回路に関するものである第2
図は従来から用いられている飽和利得制御回路を使用し
た高速フーリエ変換装置の一例である。第2図において
、飽和利得制御回路:6)は入力データ(7)を10P
1 (coherent processingin
teryal :フーリエ積分を行うためのデータサン
プル時間)間をモニタして、その間の入力データ(7)
の最大値を検出してホールドする。その後1次のOPI
において、入力データ(7)がシフタ(7)を通過する
際最大値がオーバフローしない範囲で、入力データ(7
)をシフトアップするように飽和利得制御回路(6)の
出力である制御信号(イ)が制御する。例えば第2図に
おいて入゛カデータ(7)のデータラインのbit長を
mとして、成るCPI間の最大値がn bitであった
とすると次のOPIではシック(7)は(m−n)bi
tシフトアップされる。
図は従来から用いられている飽和利得制御回路を使用し
た高速フーリエ変換装置の一例である。第2図において
、飽和利得制御回路:6)は入力データ(7)を10P
1 (coherent processingin
teryal :フーリエ積分を行うためのデータサン
プル時間)間をモニタして、その間の入力データ(7)
の最大値を検出してホールドする。その後1次のOPI
において、入力データ(7)がシフタ(7)を通過する
際最大値がオーバフローしない範囲で、入力データ(7
)をシフトアップするように飽和利得制御回路(6)の
出力である制御信号(イ)が制御する。例えば第2図に
おいて入゛カデータ(7)のデータラインのbit長を
mとして、成るCPI間の最大値がn bitであった
とすると次のOPIではシック(7)は(m−n)bi
tシフトアップされる。
上記のように第2図の高速フーリエ変換装置では入力デ
ータ(7)を飽和しない範囲でシフトアップして演算部
(8)へ送ることにより、演算中の信号の消失を抑える
ことができる。しかしながら上記の装置ではj(’3P
I前のデータで次のCPIの最大値を予測しているため
0次のCPI間に予測よシ大きな最大値が入力され、シ
ック(7)でオーバフローする可能性がある。
ータ(7)を飽和しない範囲でシフトアップして演算部
(8)へ送ることにより、演算中の信号の消失を抑える
ことができる。しかしながら上記の装置ではj(’3P
I前のデータで次のCPIの最大値を予測しているため
0次のCPI間に予測よシ大きな最大値が入力され、シ
ック(7)でオーバフローする可能性がある。
この発明は1 (’IPI分の入力データを一時蓄える
バックアメモリを利用して、上記オーバフローの可能性
を排除したものであり、第3図にブロック図を示す。
バックアメモリを利用して、上記オーバフローの可能性
を排除したものであり、第3図にブロック図を示す。
第3図の高速フーリエ変換装置において入力データ(ト
)は飽和利得制御回路(6)においてloPI間の最大
値が検出されホールドされると同時にバッファメモリ(
9)K蓄えられる。バッファメモ1月9)は本来、絶え
間なく送られてくるレーダ受信信号である実時間入力デ
ータを一時蓄えるだめのものである。次にCPI間にバ
ッファメモ1月9)に蓄えられた。入力データ(7)は
読み出され。
)は飽和利得制御回路(6)においてloPI間の最大
値が検出されホールドされると同時にバッファメモリ(
9)K蓄えられる。バッファメモ1月9)は本来、絶え
間なく送られてくるレーダ受信信号である実時間入力デ
ータを一時蓄えるだめのものである。次にCPI間にバ
ッファメモ1月9)に蓄えられた。入力データ(7)は
読み出され。
シック(7)でシフト制御される。その際シフタ(7)
を制御する制御信号(イ)は前記入力データ(7)の最
大値を用いて発生しているので、シック(7)でデータ
がオーバフローすることは無い。
を制御する制御信号(イ)は前記入力データ(7)の最
大値を用いて発生しているので、シック(7)でデータ
がオーバフローすることは無い。
第4図は第3図の高速フーリエ変換装置を詳細に表わし
た一実施例である。第4図においてバッフ1メモリ(9
aX9b)は各々1 CPI分の人力データを格納する
容量を有している。成る10PIにおいて入力データ(
7)はバッファメモリ(9a)に書き込まれると同時に
、飽和利得制御回路(6)に入力される。飽和利得制御
回路(6)において入力データ(7)は比較器軸でレジ
スタ(ha)の出力データと比較される。レジスタ(1
1a)は各OPIのはじめに予めリセットされておシ、
比較器員は入力データ(7)がレジスタ(11a)の出
力データより大きい場合、「1]を出力する。レジスタ
(11a)は比較器a1出力が「1」の場合。
た一実施例である。第4図においてバッフ1メモリ(9
aX9b)は各々1 CPI分の人力データを格納する
容量を有している。成る10PIにおいて入力データ(
7)はバッファメモリ(9a)に書き込まれると同時に
、飽和利得制御回路(6)に入力される。飽和利得制御
回路(6)において入力データ(7)は比較器軸でレジ
スタ(ha)の出力データと比較される。レジスタ(1
1a)は各OPIのはじめに予めリセットされておシ、
比較器員は入力データ(7)がレジスタ(11a)の出
力データより大きい場合、「1]を出力する。レジスタ
(11a)は比較器a1出力が「1」の場合。
入力データ(7)をロードする。上記の動作を10PI
間繰9返すと、レジスタ(11a)には1−CPI間に
おける入力データ(7)の最大値が残される。
間繰9返すと、レジスタ(11a)には1−CPI間に
おける入力データ(7)の最大値が残される。
レジスタ(1tb) h前記最大値を次のOPI間ホ−
ルドされ、その出力は振幅検出回路Qlへ入力される。
ルドされ、その出力は振幅検出回路Qlへ入力される。
振幅検出回路[3はデータのbit長をデコードしてシ
フタ(7)の制御信号(イ)を発生する。
フタ(7)の制御信号(イ)を発生する。
次の(3P1においてスイッチ(81)(82)が切り
換シ、バッファメモリ(9b)は入力データ(7)を書
き込むと同時にバッファメモリ(9a)からl0PI前
の入力データ(7)が読み出され、シフタ(7)に入力
される。その時の制御信号(イ)は10PI前の入力デ
ータ(7)の最大値を元に発生しているので、シック(
7)において最大値がオーバフローすることは無い。
換シ、バッファメモリ(9b)は入力データ(7)を書
き込むと同時にバッファメモリ(9a)からl0PI前
の入力データ(7)が読み出され、シフタ(7)に入力
される。その時の制御信号(イ)は10PI前の入力デ
ータ(7)の最大値を元に発生しているので、シック(
7)において最大値がオーバフローすることは無い。
バッファメモリ(9aX9b)は本来、絶え間なく入力
される実時間入力データを受け入れるために用意されて
いるものであるが、その出力を演算部(8)の演算メモ
リ0忙転送する際に、シフタ(7)を挿入して制御する
ことにより、飽和利得制御の一部として利用できる。
される実時間入力データを受け入れるために用意されて
いるものであるが、その出力を演算部(8)の演算メモ
リ0忙転送する際に、シフタ(7)を挿入して制御する
ことにより、飽和利得制御の一部として利用できる。
演算メモリ03に入力されたデータはバタフライ演算部
(141との間で2点離散フーリエ変換演算を繰り返す
ことにより高速フーリエ変換を達成する。
(141との間で2点離散フーリエ変換演算を繰り返す
ことにより高速フーリエ変換を達成する。
以上の説明で述べたように本発明では実時間入力データ
を受け止めるバッファメモリと演算メモリの間に利得制
御を行うシフタを挿入することにより、オーバフローの
起らない完全な飽和利得制御を行うことができる。
を受け止めるバッファメモリと演算メモリの間に利得制
御を行うシフタを挿入することにより、オーバフローの
起らない完全な飽和利得制御を行うことができる。
第1図は本発明である高速フーリエ変換装置を用いたレ
ーダ信号処理装置の一例を示す図。 第2図は従来から用いられている飽和利得制御回路を用
いた高速フーリエ変換装置の一例を示す図、第3図は本
発明である飽和利得制御装置を用いた高速フーリエ変換
装置の一例を示す図、84図は第3図の高速フーリエ変
換装置の詳細を示す一例を示す図であり1図中(1)は
アンテナ、(2)は受信機、(3)は前段信号処理装置
、(4)は本発明である高速フーリエ変換装置、(5)
は後段信号処理装置、(6)は飽和利得制御回路、(7
)はシック、(8)は演X部、(9)はバックアメモリ
、 (IIは比較器9、(1m)はレジスタ、aっは振
幅検出回路、 Q3は演算メモリ、 114はバタフラ
イ演算回路であり、(7)は入力データ、(イ)はシフ
タ161j御信号であるなお1図中同一あるいは相当部
分には同一符号を付して示しである。 第2図 第 3 図
ーダ信号処理装置の一例を示す図。 第2図は従来から用いられている飽和利得制御回路を用
いた高速フーリエ変換装置の一例を示す図、第3図は本
発明である飽和利得制御装置を用いた高速フーリエ変換
装置の一例を示す図、84図は第3図の高速フーリエ変
換装置の詳細を示す一例を示す図であり1図中(1)は
アンテナ、(2)は受信機、(3)は前段信号処理装置
、(4)は本発明である高速フーリエ変換装置、(5)
は後段信号処理装置、(6)は飽和利得制御回路、(7
)はシック、(8)は演X部、(9)はバックアメモリ
、 (IIは比較器9、(1m)はレジスタ、aっは振
幅検出回路、 Q3は演算メモリ、 114はバタフラ
イ演算回路であり、(7)は入力データ、(イ)はシフ
タ161j御信号であるなお1図中同一あるいは相当部
分には同一符号を付して示しである。 第2図 第 3 図
Claims (1)
- 実時間入力データを10 P 1 (Ooherent
processinglnteryal )間蓄える
バッツアメモリと、前記実時間人力データのloPI間
の最大値を検出する比較器及びレジスタと、前記最大値
の振幅を元に制御信号を発生する振幅検出回路を用いた
飽和利得制御回路と、前記バッファメモリ出力の利得を
変えるシックとを用いて、飽和利得制御を行うようにし
たことを特徴とした高速フーリエ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59031773A JPS60176176A (ja) | 1984-02-22 | 1984-02-22 | 高速フ−リエ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59031773A JPS60176176A (ja) | 1984-02-22 | 1984-02-22 | 高速フ−リエ変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60176176A true JPS60176176A (ja) | 1985-09-10 |
Family
ID=12340367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59031773A Pending JPS60176176A (ja) | 1984-02-22 | 1984-02-22 | 高速フ−リエ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60176176A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015187575A (ja) * | 2014-03-27 | 2015-10-29 | 三菱電機株式会社 | レーダ電波識別装置、レーダ電波識別方法及びプログラム |
CN106560800A (zh) * | 2015-10-05 | 2017-04-12 | 美国亚德诺半导体公司 | 在雷达和声纳应用中调整定点快速傅立叶变换 |
-
1984
- 1984-02-22 JP JP59031773A patent/JPS60176176A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015187575A (ja) * | 2014-03-27 | 2015-10-29 | 三菱電機株式会社 | レーダ電波識別装置、レーダ電波識別方法及びプログラム |
CN106560800A (zh) * | 2015-10-05 | 2017-04-12 | 美国亚德诺半导体公司 | 在雷达和声纳应用中调整定点快速傅立叶变换 |
JP2017072595A (ja) * | 2015-10-05 | 2017-04-13 | アナログ・デバイシズ・インコーポレーテッド | レーダーおよびソナー用途における固定小数点高速フーリエ変換のスケーリング |
KR20170040757A (ko) * | 2015-10-05 | 2017-04-13 | 아나로그 디바이시즈 인코포레이티드 | 레이더 및 소나 애플리케이션들에서 고정 소수점 고속 푸리에 변환들을 스케일링하는 방법 |
US9977116B2 (en) | 2015-10-05 | 2018-05-22 | Analog Devices, Inc. | Scaling fixed-point fast Fourier transforms in radar and sonar applications |
CN106560800B (zh) * | 2015-10-05 | 2019-09-20 | 美国亚德诺半导体公司 | 在雷达和声纳应用中调整定点快速傅立叶变换 |
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