JPS60224275A - 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
絶縁基板ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPS60224275A JPS60224275A JP7950384A JP7950384A JPS60224275A JP S60224275 A JPS60224275 A JP S60224275A JP 7950384 A JP7950384 A JP 7950384A JP 7950384 A JP7950384 A JP 7950384A JP S60224275 A JPS60224275 A JP S60224275A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78651—Silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭ Ｉ ８ （Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅ
ｒ−Ｂｅ−ｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トラン
ジスタ（以降はＭＩ８ ＦＥＴ）の製造方法に関し、特
に絶縁性透明基板を用いたＭＩ８ ’ ＰＥＴのソース
、ドレイン、ゲート各電極上にシリサイドを形成して低
抵抗化する方法に関する。
ｒ−Ｂｅ−ｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トラン
ジスタ（以降はＭＩ８ ＦＥＴ）の製造方法に関し、特
に絶縁性透明基板を用いたＭＩ８ ’ ＰＥＴのソース
、ドレイン、ゲート各電極上にシリサイドを形成して低
抵抗化する方法に関する。
（従来技術とその問題点）
従来高性能ＭＩ８ ＦＥＴにおいては、ゲート電極とソ
ース・ドレイン電極が自己整合的に形成できるため、ポ
リシリコンをゲート電極材料として使用したものが一般
的である。この構造では、ソース、ドレイン、ゲート各
電極の抵抗が素子のダイナミ、りな特性に対して問題と
なる。一般的なプロセス工程ではソース、ドレイン電極
のシート抵抗はｎ＋の場合十数Ω／口、ｐ十で１０００
／口前後、ポリシリコンはｎ＋で加〜（９）Ω／口、ｐ
＋で２００〜３００Ω／口程度となる。この抵抗を下げ
る一方法として各電極をシリサイド化して低抵抗化をは
かることが行われている。シリサイド化に関してはこれ
を均一に行うために、高融点金属を付着後高融点金属−
シリコン界面に不純物をイオン注入して界面を混合させ
た後、低温で熱処理してシリサイド化するＩＴＭ法（１
ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎｔｈｒｏｕｇｈ ｍ
ｅ ｔ ａ ｌ ｆ ｉ １ｍ法）が良い。Ｉ’Ｉ’Ｍ
法は例えばＢ、Ｎａｇａｓａｗａ ｅｔａｌ、＠Ａ ８
ｅｌｆ −Ａｌｉｇｒｅｄ Ｍｏ−８ｉ１ｉｃｉｄｏ
Ｆｏｒｍａｔｉｏｎ ＪＪＡＰＶｏｌ ２２． Ａ Ｉ
、 Ｊａｎ、１９８３ ＰＰＬ５７〜Ｌ５９に記載さ
れている。
ース・ドレイン電極が自己整合的に形成できるため、ポ
リシリコンをゲート電極材料として使用したものが一般
的である。この構造では、ソース、ドレイン、ゲート各
電極の抵抗が素子のダイナミ、りな特性に対して問題と
なる。一般的なプロセス工程ではソース、ドレイン電極
のシート抵抗はｎ＋の場合十数Ω／口、ｐ十で１０００
／口前後、ポリシリコンはｎ＋で加〜（９）Ω／口、ｐ
＋で２００〜３００Ω／口程度となる。この抵抗を下げ
る一方法として各電極をシリサイド化して低抵抗化をは
かることが行われている。シリサイド化に関してはこれ
を均一に行うために、高融点金属を付着後高融点金属−
シリコン界面に不純物をイオン注入して界面を混合させ
た後、低温で熱処理してシリサイド化するＩＴＭ法（１
ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎｔｈｒｏｕｇｈ ｍ
ｅ ｔ ａ ｌ ｆ ｉ １ｍ法）が良い。Ｉ’Ｉ’Ｍ
法は例えばＢ、Ｎａｇａｓａｗａ ｅｔａｌ、＠Ａ ８
ｅｌｆ −Ａｌｉｇｒｅｄ Ｍｏ−８ｉ１ｉｃｉｄｏ
Ｆｏｒｍａｔｉｏｎ ＪＪＡＰＶｏｌ ２２． Ａ Ｉ
、 Ｊａｎ、１９８３ ＰＰＬ５７〜Ｌ５９に記載さ
れている。
この方法では例えばシリコン（８ｉ）上ｆこチタン（Ｔ
ｉ）を厚さ約４００大蒸着し、８ｉイオンをＦ３ＭｅＶ
で５Ｘ１０ＣＩＩｌ イオノ注入し、約５５０℃で２０
分程度熱処理してシリサイド化すること−こより約１０
０７０程度のシート抵抗が得られ、この後残ったチタン
をエッチ除去しざらに８００℃程度の熱処理をすること
により約３Ω／口程度まで低下する。
ｉ）を厚さ約４００大蒸着し、８ｉイオンをＦ３ＭｅＶ
で５Ｘ１０ＣＩＩｌ イオノ注入し、約５５０℃で２０
分程度熱処理してシリサイド化すること−こより約１０
０７０程度のシート抵抗が得られ、この後残ったチタン
をエッチ除去しざらに８００℃程度の熱処理をすること
により約３Ω／口程度まで低下する。
このＩＴＭ法ではゲートポリシリコンの側壁を垂直に近
い形状壷こすればメタルが付いていても注入イオンによ
る界面混合がなく、低温の熱処理ではシリサイド化しに
くいためゲート電極と、ソース・ドレイン電極が自己整
合的にシリサイド化できることが特徴である。
い形状壷こすればメタルが付いていても注入イオンによ
る界面混合がなく、低温の熱処理ではシリサイド化しに
くいためゲート電極と、ソース・ドレイン電極が自己整
合的にシリサイド化できることが特徴である。
しかし８ｉイオン、Ａｒイオンなど比較的軽いイオンで
界面混合する時は充分な混合が行えず、多少高い温度の
熱処理が必要となる。このためゲートポリ８ｉの側壁に
おいてもシリサイド化が発生しゲート電極、ソース・ド
レインを極間の短絡が起る。これを防ぐためゲート側壁
に酸化膜、窒化膜などの絶縁物を形成することが行われ
る。
界面混合する時は充分な混合が行えず、多少高い温度の
熱処理が必要となる。このためゲートポリ８ｉの側壁に
おいてもシリサイド化が発生しゲート電極、ソース・ド
レインを極間の短絡が起る。これを防ぐためゲート側壁
に酸化膜、窒化膜などの絶縁物を形成することが行われ
る。
絶縁性基板上の半導体を用いたＭＩ８ ＦＥＴは接合容
量、配線容量が少く、各素子間の分離が完全であること
などの特徴をもち、高速・高密度な集積回路への応用と
いう点から注目されている。
量、配線容量が少く、各素子間の分離が完全であること
などの特徴をもち、高速・高密度な集積回路への応用と
いう点から注目されている。
この素子へ前記したシリサイド化技術を適用することは
、より高性能なデバイスを形成するうえで重要である。
、より高性能なデバイスを形成するうえで重要である。
第１図（ａ） 〜（ｅ）の例は、８０８ （Ｓｉｌｉｃ
ｏｎ ０ｎ８ａｐｐｈ ｉ ｒ ｅ）を用いたＭＩ８
Ｆ’Ｂ’ｌ’に上記シリサイド化を適用する時、従来と
同様の技術で行う場合の工程を示す模式的断面図である
。同図（ａ）は通常の８０Ｓの工程でゲート電極とソー
ス・ドレイン拡散層を形成したトランジスタの断面を示
し、同図Φ）は、全面にＯＶＤ法によりシリコン窒化膜
を付けたもの、同図（Ｃ）はΦ）の試料を上面よりドラ
イエッチし、ゲートポリシリコンを極４の側壁にのみ前
記窒化膜を残したものを示す。単結晶シリコンは島状ζ
こ加工する際ヒドラジン等で異方性工、チングを行なっ
ているので端部は約５４°のテーパーが付いており窒化
膜は残らない、同図（ｄ）は上面にＴｉ膜を蒸着し８ｉ
イオンを８０ Ｋ ｅ Ｖの加速エネルギーで５×１０
ｃ１ｒＬ イオノ注入する工程を示す。同図（ｅ）はイ
オン注入後５５０℃で加分間アニールし、次いで未反応
のＴｉをエツチング除去した後の断面を示す。島状シリ
コン端のテーパ一部は平坦部に比べてイオンが入りｔこ
＜＜、界面混合が充分ｌこ行なわれないため熱反応によ
るシリサイド化が異常に進みサファイア基板上にのび出
してしまう。この辺の事情を第２図の部分断面斜視図を
用いて詳細に示す。図中１はサファイア基板、２は島状
シリコン（トランジスタを構成する）、３はゲート絶縁
膜、４はゲートポリシリコン電極、１１はゲート側壁に
形成された絶縁膜、３１，３２はＩＴＭ法によりて形成
された、それぞれゲート電極上及びソース・ドレイン拡
散層上のシリサイド層、おは島状シリコンのテーパ一部
に異常ｌこ成長した熱反応によるシリサイド層、箕はシ
リサイド層おがゲート側壁の絶縁膜１１の下にもぐりこ
んでサファイア−ゲートポリシリコン界面にくい込んだ
ものをそれぞれ示している。このシリサイド層あが原因
となりてゲート電極とソース・ドレイン電極の短絡が発
生する。
ｏｎ ０ｎ８ａｐｐｈ ｉ ｒ ｅ）を用いたＭＩ８
Ｆ’Ｂ’ｌ’に上記シリサイド化を適用する時、従来と
同様の技術で行う場合の工程を示す模式的断面図である
。同図（ａ）は通常の８０Ｓの工程でゲート電極とソー
ス・ドレイン拡散層を形成したトランジスタの断面を示
し、同図Φ）は、全面にＯＶＤ法によりシリコン窒化膜
を付けたもの、同図（Ｃ）はΦ）の試料を上面よりドラ
イエッチし、ゲートポリシリコンを極４の側壁にのみ前
記窒化膜を残したものを示す。単結晶シリコンは島状ζ
こ加工する際ヒドラジン等で異方性工、チングを行なっ
ているので端部は約５４°のテーパーが付いており窒化
膜は残らない、同図（ｄ）は上面にＴｉ膜を蒸着し８ｉ
イオンを８０ Ｋ ｅ Ｖの加速エネルギーで５×１０
ｃ１ｒＬ イオノ注入する工程を示す。同図（ｅ）はイ
オン注入後５５０℃で加分間アニールし、次いで未反応
のＴｉをエツチング除去した後の断面を示す。島状シリ
コン端のテーパ一部は平坦部に比べてイオンが入りｔこ
＜＜、界面混合が充分ｌこ行なわれないため熱反応によ
るシリサイド化が異常に進みサファイア基板上にのび出
してしまう。この辺の事情を第２図の部分断面斜視図を
用いて詳細に示す。図中１はサファイア基板、２は島状
シリコン（トランジスタを構成する）、３はゲート絶縁
膜、４はゲートポリシリコン電極、１１はゲート側壁に
形成された絶縁膜、３１，３２はＩＴＭ法によりて形成
された、それぞれゲート電極上及びソース・ドレイン拡
散層上のシリサイド層、おは島状シリコンのテーパ一部
に異常ｌこ成長した熱反応によるシリサイド層、箕はシ
リサイド層おがゲート側壁の絶縁膜１１の下にもぐりこ
んでサファイア−ゲートポリシリコン界面にくい込んだ
ものをそれぞれ示している。このシリサイド層あが原因
となりてゲート電極とソース・ドレイン電極の短絡が発
生する。
（発明の目的）
本発明は上記したゲート電極と、ソース・ドレイン電極
間の短絡を防止し、高信頼、高性能な絶縁基板ＭＩ８Ｆ
ＥＴを形成しつる方法を提供することを目的とする。
間の短絡を防止し、高信頼、高性能な絶縁基板ＭＩ８Ｆ
ＥＴを形成しつる方法を提供することを目的とする。
（発明の構成）
本発明によれば絶縁性透明基板上のシリコン結晶を用い
て形成するＭＩ８ｆｉ電界効果トランジス夕の製造方法
において、島状シリコンのトランジスタ領域、ゲート電
極、ソース・ドレイン拡散層を形成した後、全面にネガ
型フォト・レジストを付着し裏面から露光現像しその上
面ｌこ高融点金属を全面に付着し次いで核レジストを剥
離する工程と、非ドーパントイオンをイオン注入して高
融点金属とシリコンの界面を混合し、次いで熱アニール
することｌこより高融点金属とシリコンが接触した部分
のシリコンをシリサイド化する工程を含むことを特徴と
する絶縁基板ＭＩＳ型電界効果トランジスタの製造方法
を得る。
て形成するＭＩ８ｆｉ電界効果トランジス夕の製造方法
において、島状シリコンのトランジスタ領域、ゲート電
極、ソース・ドレイン拡散層を形成した後、全面にネガ
型フォト・レジストを付着し裏面から露光現像しその上
面ｌこ高融点金属を全面に付着し次いで核レジストを剥
離する工程と、非ドーパントイオンをイオン注入して高
融点金属とシリコンの界面を混合し、次いで熱アニール
することｌこより高融点金属とシリコンが接触した部分
のシリコンをシリサイド化する工程を含むことを特徴と
する絶縁基板ＭＩＳ型電界効果トランジスタの製造方法
を得る。
（実施例）
次に第３図に示す実施例ｉこ基づいて本発明の詳細な説
明する。本実施例では基板はＳＯ８で単結晶Ｓｉのエビ
厚は０．４μｍのものを用いており同図（ａ）〜（ｆ）
は実施例の工程を説明するための模式的断面図である。
明する。本実施例では基板はＳＯ８で単結晶Ｓｉのエビ
厚は０．４μｍのものを用いており同図（ａ）〜（ｆ）
は実施例の工程を説明するための模式的断面図である。
第３図（ａ）は従来と同様の工程でゲート電極４、ソー
ス・ドレイン拡散層２を形成したＦＢＴの断面で図中３
はゲート酸化膜、ｌはサファイア基板、１１はゲート電
極側壁ｉこ形成したシリコン酸化膜を示す。次いで同図
Φ）薔こ示すごとくネガ型のフォト・レジスト４１を厚
さ約１μｍ付着する。この後裏面より露光して現像する
。この時露光量を表面から露光する時の適正量の約３倍
程度とすることで、同図（Ｃ）に示すように島状シリコ
ンをこオーパラ、プしてレジストを残すことができる。
ス・ドレイン拡散層２を形成したＦＢＴの断面で図中３
はゲート酸化膜、ｌはサファイア基板、１１はゲート電
極側壁ｉこ形成したシリコン酸化膜を示す。次いで同図
Φ）薔こ示すごとくネガ型のフォト・レジスト４１を厚
さ約１μｍ付着する。この後裏面より露光して現像する
。この時露光量を表面から露光する時の適正量の約３倍
程度とすることで、同図（Ｃ）に示すように島状シリコ
ンをこオーパラ、プしてレジストを残すことができる。
この状態で真空蒸着法によりＴｉ−ｔ−厚さ約４００Ａ
蒸着する（同図＠））。この後レジストを剥離すること
により、同図（ｅ顧ように島状シリコンの上面のみにＴ
ｉが残る。この後８ｉイオンを園ＫｅＶで５×１０１５
ａ′イオン注入シＨｘ中５５０℃で加分熱処理してシリ
サイド化し、残りのＴｉをエツチング除去する（同図（
ｆ））。
蒸着する（同図＠））。この後レジストを剥離すること
により、同図（ｅ顧ように島状シリコンの上面のみにＴ
ｉが残る。この後８ｉイオンを園ＫｅＶで５×１０１５
ａ′イオン注入シＨｘ中５５０℃で加分熱処理してシリ
サイド化し、残りのＴｉをエツチング除去する（同図（
ｆ））。
以上の説明はＳＯ８基板でエビ厚０．４μｍのものを用
いてきたが、他のエビ厚のものでも可能であり、また金
属も他の高融点金属、例えはＭＯｌＷ、Ｐｔなどでも良
く、さらに８０８基板ではなくＳＯＩ （５ｉｌｉｃｏ
ｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）例えば石英基板上に成
長した８ｉ結晶を用いた場合にも適用可能である。
いてきたが、他のエビ厚のものでも可能であり、また金
属も他の高融点金属、例えはＭＯｌＷ、Ｐｔなどでも良
く、さらに８０８基板ではなくＳＯＩ （５ｉｌｉｃｏ
ｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）例えば石英基板上に成
長した８ｉ結晶を用いた場合にも適用可能である。
（発明の効果）
以上の工程により島状シリコンのテーパ部におけるシリ
サイドの異常成長を防ぐことができ、ゲート電極とソー
ス・ドレイン拡散層の短絡は防止できる。シリサイド化
によりゲート電極、ソース・ドレインの抵抗は下がり、
高性能ＭＩ８ ＦＥＴが高信頼で得られる。
サイドの異常成長を防ぐことができ、ゲート電極とソー
ス・ドレイン拡散層の短絡は防止できる。シリサイド化
によりゲート電極、ソース・ドレインの抵抗は下がり、
高性能ＭＩ８ ＦＥＴが高信頼で得られる。
第１図（ａ）〜（ｅ）はＳＯ８基板を用いたＭＩ８ Ｆ
Ｂ’Ｉに従来の方法でＩＴＭ法によるシリサイド化を行
う時の工程を示す模式的断面図である。 第２図は第１図に示した工程で形成されるＭＩＳＦＥＴ
の部分断面斜視図であり、ゲート電極、ソース・ドレイ
ン電極間の短絡の状態を示している。 第３図（ａ）〜（ｆ）は本発明によるＩＴＭシリサイド
化を適用して８０８基板にＭＩＳ型ＦＥＴを形成する工
程を示す模式的断面図である。 図中１は８ａｐｐｈｉｒｅ 基板、２はトランジスタを
構成する島状シリコン、３はゲート酸化膜、４はゲート
・ポリシリコン電極、１１はＯＶＤ法によるＳｉＯ２，
２１はチタン、３１はゲート電極上のシリサイド層、３
２はソースドレイン拡散ノー上のシリサイド層、３３は
島状シリコン端テーパ一部ζこ異常に成長した熱反応に
よるシリサイド層、あはシリサイド層おがゲートポリシ
リコン電極とサファイア基板界面にくい込んだ部分、４
１はネガ型フォト・レジストをそれぞれ示す。
Ｂ’Ｉに従来の方法でＩＴＭ法によるシリサイド化を行
う時の工程を示す模式的断面図である。 第２図は第１図に示した工程で形成されるＭＩＳＦＥＴ
の部分断面斜視図であり、ゲート電極、ソース・ドレイ
ン電極間の短絡の状態を示している。 第３図（ａ）〜（ｆ）は本発明によるＩＴＭシリサイド
化を適用して８０８基板にＭＩＳ型ＦＥＴを形成する工
程を示す模式的断面図である。 図中１は８ａｐｐｈｉｒｅ 基板、２はトランジスタを
構成する島状シリコン、３はゲート酸化膜、４はゲート
・ポリシリコン電極、１１はＯＶＤ法によるＳｉＯ２，
２１はチタン、３１はゲート電極上のシリサイド層、３
２はソースドレイン拡散ノー上のシリサイド層、３３は
島状シリコン端テーパ一部ζこ異常に成長した熱反応に
よるシリサイド層、あはシリサイド層おがゲートポリシ
リコン電極とサファイア基板界面にくい込んだ部分、４
１はネガ型フォト・レジストをそれぞれ示す。
Claims (1)
- 絶縁性透明基板上のシリコン結晶を用いて形成するＭＩ
ａ型電界効果トランジスタの製造方法において、島状シ
リコンのトランジスタ領域、ゲート電極、ソース・ドレ
イン電極を形成した後、全面にネガ型フォトレジストを
付着し裏面から露光現像し、その上面ｌこ高融点金属を
全面に付着し次いで該レジストを剥離する工程と、非ド
ーパントイオンをイオン注入して高融点金属とシリコン
の界面を混合し次いで熱アニールすることにより高融点
金属とシリコンが接触した部分のシリコンをシリサイド
化する工程を含むことを特徴とする絶縁基板ＭＩＳ型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7950384A JPS60224275A (ja) | 1984-04-20 | 1984-04-20 | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7950384A JPS60224275A (ja) | 1984-04-20 | 1984-04-20 | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224275A true JPS60224275A (ja) | 1985-11-08 |
Family
ID=13691732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7950384A Pending JPS60224275A (ja) | 1984-04-20 | 1984-04-20 | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224275A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148865A (ja) * | 1988-07-08 | 1990-06-07 | Texas Instr Inc <Ti> | ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ |
| JPH07135324A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路 |
| US5482870A (en) * | 1990-06-08 | 1996-01-09 | Seiko Epson Corporation | Methods for manufacturing low leakage current offset-gate thin film transistor |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006261191A (ja) * | 2005-03-15 | 2006-09-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-04-20 JP JP7950384A patent/JPS60224275A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148865A (ja) * | 1988-07-08 | 1990-06-07 | Texas Instr Inc <Ti> | ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ |
| US5482870A (en) * | 1990-06-08 | 1996-01-09 | Seiko Epson Corporation | Methods for manufacturing low leakage current offset-gate thin film transistor |
| JPH07135324A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路 |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
| US6617612B2 (en) * | 1993-11-05 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a semiconductor integrated circuit |
| JP2006261191A (ja) * | 2005-03-15 | 2006-09-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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