JPS60223225A - Phase locked loop - Google Patents

Phase locked loop

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Publication number
JPS60223225A
JPS60223225A JP59077923A JP7792384A JPS60223225A JP S60223225 A JPS60223225 A JP S60223225A JP 59077923 A JP59077923 A JP 59077923A JP 7792384 A JP7792384 A JP 7792384A JP S60223225 A JPS60223225 A JP S60223225A
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JP
Japan
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output
clock
phase
voltage
flip
Prior art date
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Pending
Application number
JP59077923A
Other languages
Japanese (ja)
Inventor
Nobuyoshi Katou
伸悦 加藤
Takanori Senoo
孝憲 妹尾
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
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Priority to JP59077923A priority Critical patent/JPS60223225A/en
Publication of JPS60223225A publication Critical patent/JPS60223225A/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PURPOSE:To eliminate the need to divide the edge detection pulse width of an input signal accurately into half by using two flip-flops and two switch circuits controlled by the outputs of said flip-flos to constitute a phase comprator. CONSTITUTION:If an input I is synchronized correctly with a clock C time coincidence is secured between the rise edge of the input I and the rise edge of the clock C. Thus the positive voltage pulse width is equal to the negative voltage pulse width is equal to the negative voltage pulse width of the output P of a phase compratator 5. These pulse widths are integrated by an LPF2, and the voltage of a fixed level is obtained. Then a voltage control oscillator 3 has oscillations with a fixed frequency, and the output of the oscillator 3 is divided correctly by a a frequency divider 4. Thus a correctly phase locked clock C is delivered.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号再生機器に用いることのできる位
相同期回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a phase synchronized circuit that can be used in digital signal reproducing equipment.

従来例の構成とその問題点 近年、デジタルオーディオ機器が普及し始め、再生信号
からクロックを抽出する位相同期回路が重要視されてい
る。2. Description of the Related Art Configurations of Conventional Examples and Their Problems In recent years, digital audio equipment has become widespread, and a phase synchronized circuit that extracts a clock from a reproduced signal has become important.

以下図面を参照しながら従来の位相同期回路について説
明する。第１図は従来の位相同期回路のブロック図であ
り、１はエツジ検出器、２はローパスフィルタ（ＬＰＦ
と略称する。）、３は電圧制御発振器（ＶＣＯと略称す
る。）、４は分周器、６は位相比較器で、エツジ検出器
１と分周器４の出力が位相比較器５に入力され、その出
力がＬＰＦ２を通してＶＣＯ３に入力され、ＶＣＯａの
出力が分周器４に入力される構成である。A conventional phase locked circuit will be described below with reference to the drawings. FIG. 1 is a block diagram of a conventional phase-locked circuit, in which 1 is an edge detector, 2 is a low-pass filter (LPF
It is abbreviated as. ), 3 is a voltage controlled oscillator (abbreviated as VCO), 4 is a frequency divider, and 6 is a phase comparator. The outputs of the edge detector 1 and the frequency divider 4 are input to the phase comparator 5, and its output is is input to the VCO 3 through the LPF 2, and the output of the VCOa is input to the frequency divider 4.

以上のように構成された位相同期回路についてその動作
を以下に説明する。入力信号工は第２図工で示される如
くのデジタル信号であり、これにクロックＣを以下のよ
うに位相同期させる。先ず、エツジ検出器１により、入
力信号Ｉの立上り及び下シエソジを検出し、％クロック
ＩＪのエツジ検出パルスＤを発生する。The operation of the phase locked circuit configured as above will be explained below. The input signal is a digital signal as shown in Figure 2, and the clock C is phase synchronized with this as shown below. First, the edge detector 1 detects the rising edge and falling edge of the input signal I, and generates an edge detection pulse D of the % clock IJ.

エツジ検出器の構成としては、例えば第４図に示す如く
の微分器を利用可能である。第４図において、１１は抵
抗Ｒ２１２はコンデンサＣ２１３は排他的論理和ゲート
であり、入力ｌはτ＝＝（！＊）ｌで定められる時間だ
け遅れて排他論理和ゲート１３に入力され、自身との排
他論理和かとられるので、エツジが来る度にパルス巾７
のパルスを出力し、第２図りのエツジ検出パルスが得ら
れる。As a configuration of the edge detector, for example, a differentiator as shown in FIG. 4 can be used. In FIG. 4, 11 is a resistor R212, a capacitor C213 is an exclusive OR gate, and the input l is input to the exclusive OR gate 13 with a delay of time determined by τ==(!*)l, and Since it is taken as the exclusive OR of
The edge detection pulse shown in the second diagram is obtained.

位相比較器５は、例えば排他論理和ゲートを用いること
が可能で、上記エツジ検出器１の出力とクロックＣの排
他論理和をとることにより、その出力Ｐは第２図Ｐの如
くになる。The phase comparator 5 can use, for example, an exclusive OR gate, and by calculating the exclusive OR of the output of the edge detector 1 and the clock C, the output P becomes as shown in FIG. 2P.

今、入カニとクロックＣが正しく位相同期していれば、
入カニのエツジは時間的にクロックＣの立下りエツジと
立上シエッジの中間となり、位相比較器出力ＰをＬＰＦ
２で積分したものは一定の電圧となる。しかし、第２図
に示す如く、クロックＣの位相が進むと位相比較器出力
Ｐのハイのパルス巾が細くなり、これを積分したＬＰＦ
３の出力電圧は下る。従ってＶＣＯ３の発振周波数は下
り、この出力を分周して得られるクロックＣの位相は遅
れて、正しい位相同期点にもどる。Now, if the input crab and clock C are correctly phase synchronized,
The input edge is temporally intermediate between the falling edge and rising edge of the clock C, and the phase comparator output P is passed through the LPF.
What is integrated by 2 becomes a constant voltage. However, as shown in Figure 2, as the phase of the clock C advances, the high pulse width of the phase comparator output P becomes narrower, and the LPF that integrates this becomes narrower.
3's output voltage drops. Therefore, the oscillation frequency of the VCO 3 decreases, and the phase of the clock C obtained by dividing this output is delayed, returning to the correct phase synchronization point.

クロックＣの位相が遅れた場合も、上記と同様にして、
正しい位相同期が行われる。If the phase of clock C is delayed, do the same as above,
Correct phase synchronization is achieved.

しないと、位相比較器出力Ｐのデユーティを５０係に保
てず、同期範囲が非対称になり、同期外れを生じやすく
なる。Otherwise, the duty of the phase comparator output P cannot be maintained at a factor of 50, the synchronization range becomes asymmetrical, and synchronization is likely to occur.

又、位相比較器として排他論理和ゲートなどを用いたい
わゆる乗算型のものでは、その位相比較特性は、第３図
に示す如くになる。第３図に於て横軸は位相差、縦軸は
位相比較出力であシ、入力■とクロックＣの位相差が士
％π（即ち、％クロック）以上になると、位相比較出力
は減少し、強い帰還がかからなくなる。と言う問題点を
有していた。Furthermore, in a so-called multiplication type phase comparator using an exclusive OR gate or the like, its phase comparison characteristics are as shown in FIG. In Figure 3, the horizontal axis is the phase difference, and the vertical axis is the phase comparison output. When the phase difference between input , strong feedback is no longer required. It had the following problem.

発明の目的 本発明の目的は、エツジ検出器の出力パルス巾を正確に
％クロックにする必要がなく、かつ、位相比較特性をい
わゆるのこぎシ波特性に改善して同期はずれの生じ難く
い位相比較器を用いることにより、ディジタル信号再生
機器の再生性能を改善することを可能とする位相同期回
路を提供することである。Purpose of the Invention The purpose of the present invention is to eliminate the need to accurately set the output pulse width of an edge detector to a % clock, and to improve the phase comparison characteristic to a so-called sawtooth wave characteristic so that synchronization is less likely to occur. An object of the present invention is to provide a phase synchronization circuit that makes it possible to improve the reproduction performance of a digital signal reproduction device by using a phase comparator.

発明の構成 本発明の位相同期回路は入力信号の立上シ及び立下りエ
ツジを検出するエツジ検出器と、上記エツジ検出器の出
力とクロックとの位相比較を行う位相比較器と、上記位
相比較器の出力を積分するローパスフィルタと、上記ロ
ーパスフィルタの出力電圧によシ発振周波数の制御され
る電圧制御発振器と、上記電圧制御発振器の出力を分周
して上記クロックを出力す・る分周器とによシ構成され
、上記位相比較器は、上記入力信号の立上り又は、立下
シエッジと上記クロックとの位相関係に応じて０〜１ク
ロック周期間第１の電圧を出力し、上記第１の電圧出力
直後上記クロック周期の％期間のみ第２の電圧を出力す
るように構成したものであり、これにより、位相比較を
フリップフロップで行うことにより、正確に％クロック
幅のパルスを必要とせず、のこぎり波特性の位相比較器
を実現し、位相同期回路の特性を改善するものである。Structure of the Invention The phase locked circuit of the present invention includes an edge detector for detecting rising and falling edges of an input signal, a phase comparator for comparing the phase of the output of the edge detector with a clock, and the phase comparison circuit for detecting the rising and falling edges of an input signal. a voltage-controlled oscillator whose oscillation frequency is controlled by the output voltage of the low-pass filter; and a frequency divider that divides the output of the voltage-controlled oscillator and outputs the clock. The phase comparator outputs a first voltage for a period of 0 to 1 clock cycle according to the phase relationship between the rising or falling edge of the input signal and the clock, and the phase comparator outputs a first voltage for a period of 0 to 1 clock cycle, Immediately after the output of the first voltage, the second voltage is output for a period of % of the clock cycle, and by performing phase comparison with a flip-flop, it is possible to eliminate the need for pulses with exactly % clock width. First, it realizes a phase comparator with sawtooth wave characteristics and improves the characteristics of a phase locked circuit.

実施例の説明 以下本発明の一実施例について図面を参照しながら説明
する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

第５図は本発明の一実施例における位相同期回路のブロ
ック図を示すものである。第５図において、６は位相比
較器、６及び了はフリップフロップ、８及び９はスイッ
チ回路である。他の構成要素は従来例と同一であシ、第
１のフリップフロップ６の出力で第１のスイッチ回路８
を開閉し、第２のフリソゲフロップ７の出力で第２のス
イッチ回路９を開閉するものである。FIG. 5 shows a block diagram of a phase locked circuit in one embodiment of the present invention. In FIG. 5, 6 is a phase comparator, 6 and 9 are flip-flops, and 8 and 9 are switch circuits. The other components are the same as the conventional example, and the output of the first flip-flop 6 connects the first switch circuit 8.
The second switch circuit 9 is opened and closed by the output of the second Frisogge flop 7.

以上のように構成された本実施例の位相同期回路につい
て以下その動作を説明する。まず、入力Ｉの立上シ及び
立下りエツジをエツジ検出回路１で検出し、第６図りに
示すエツジ検出パルスＤを発生する。エツジ検出回路と
しては第４図に示したものと同様の回路で実現可能であ
る。本実施例においては、エツジ検出パルスＤの幅は％
クロックである必要はなく、細いほど好ましい。The operation of the phase synchronized circuit of this embodiment configured as described above will be explained below. First, the rising edge and falling edge of the input I are detected by the edge detection circuit 1, and an edge detection pulse D shown in FIG. 6 is generated. The edge detection circuit can be realized by a circuit similar to that shown in FIG. In this embodiment, the width of the edge detection pulse D is %
It doesn't have to be a clock, the thinner the better.

エツジが検出されると、第１のクリップフロップ６がセ
ットされ、次に来るクロックＣの立下シエッジでリセッ
トされる。その間、第１のフリップフロップ６の出力は
第１のスイッチ回路８を閉じて正の電圧ＶＤを第６図Ｐ
で示す如く出力する。When an edge is detected, the first clip-flop 6 is set and reset at the next falling edge of clock C. Meanwhile, the output of the first flip-flop 6 closes the first switch circuit 8 and provides a positive voltage VD as shown in FIG.
Output as shown.

第１のフリップフロップ６がリセットされると、その出
力によって第２のフリップフロップ７がセットされ、次
に来るクロックＣ゛の立上り時にリセットされる。この
第２のフリップフロップの出力によって、第６図り及び
Ｐで示す如く、上記正の電圧ＶＤが出力された後に％ク
ロック間のみ第２のスイッチ回路９が閉じられ、零電位
の電圧が出力される。When the first flip-flop 6 is reset, the second flip-flop 7 is set by its output, and is reset at the next rising edge of the clock C'. By the output of this second flip-flop, as shown in the sixth diagram and P, the second switch circuit 9 is closed only for a % clock period after the positive voltage VD is output, and a zero potential voltage is output. Ru.

今、入カニとクロックＣが正しく位相同期していれば、
入力Ｉの立上り又は立下りエツジはクロックＣの立上り
エツジと時間的に一致しておシ、位相比較器５の出力Ｐ
の正の電圧のパルス幅と、負の電圧のパルス幅は等しく
なシ、これをローパスフィルタ２で積分すると、一定の
電圧になり、この電圧で電圧制御発振器３は一定の周波
数で発振し、その出力を分局器４が分周して正しく位相
同期のとれたクロックＣを出力する。Now, if the input crab and clock C are correctly phase synchronized,
The rising or falling edge of the input I coincides with the rising edge of the clock C in time, and the output P of the phase comparator 5
The pulse width of the positive voltage and the pulse width of the negative voltage of A divider 4 divides the frequency of the output and outputs a clock C with correct phase synchronization.

次に、第６図に示す如く、クロックＣの位相が進むと、
位相比較器５の出力Ｐの正の電圧のパルス幅が狭くなり
、これをローパスフィルタ２で積分するとその出力電圧
は下り、電圧制御発振器３の発振周波数は下って、これ
を分周器４で分周すると、クロックＣの位相は遅れ、再
び正しく位相同期される。Next, as shown in FIG. 6, when the phase of clock C advances,
The pulse width of the positive voltage of the output P of the phase comparator 5 becomes narrower, and when this is integrated by the low-pass filter 2, the output voltage decreases, and the oscillation frequency of the voltage controlled oscillator 3 decreases, which is then integrated by the frequency divider 4. When the frequency is divided, the phase of the clock C is delayed and the phase is properly synchronized again.

クロックＣの位相が遅れた場合も上記と同様にして、位
相を進める様に帰還がかかシ、正しく位相同期される。Even when the phase of clock C is delayed, feedback is applied to advance the phase in the same manner as described above, and correct phase synchronization is achieved.

この位相比較器の位相比較特性を示すと第７図の如くの
こぎシ波特性となる。第７図において、横軸は位相差で
あり、縦軸は位相比較出力である。The phase comparison characteristic of this phase comparator has a sawtooth wave characteristic as shown in FIG. In FIG. 7, the horizontal axis is the phase difference, and the vertical axis is the phase comparison output.

本実施例の場合、位相差が大きくなる程、位相比較出力
は大きくなり、強い帰還がかかる。In the case of this embodiment, the larger the phase difference, the larger the phase comparison output becomes, and stronger feedback is applied.

以上のように本実施例によれば、位相比較器を第１及び
第２のフリソフロップと、第１及び第２のスイッチ回路
で構成したことにより、正確にＺクロック幅のエツジ検
出パルスを必要とせず、のこぎり波特性の位相比較器を
実現している。As described above, according to this embodiment, since the phase comparator is configured with the first and second friso flops and the first and second switch circuits, it is possible to eliminate the need for edge detection pulses having an accurate Z clock width. First, it realizes a phase comparator with sawtooth wave characteristics.

次に本発明の他の実施例について図面を参照しながら説
明する。Next, other embodiments of the present invention will be described with reference to the drawings.

第８図は本発明の他の実施例における位相同期回路の位
相比較器のブロック図である。第８図において、６は位
相比較器、１ｏ及び１１はフリップフロップ、８及び９
はスイッチ回路であり、フリップフロップ１ｏ及び１１
が、クロックＣの立上シエッジで動作することが上記第
１の実施例と異なる。FIG. 8 is a block diagram of a phase comparator of a phase locked loop according to another embodiment of the present invention. In FIG. 8, 6 is a phase comparator, 1o and 11 are flip-flops, 8 and 9
is a switch circuit, and flip-flops 1o and 11
However, this embodiment differs from the first embodiment in that it operates at the rising edge of clock C.

以上のように構成された本実施例の位相同期回路につい
て以下その動作を説明する。金相比較器５以外の構成及
び動作は上記第１の実施例と同じである。位相比較器５
は上記の如く、第１及び第２のフリップフロップがクロ
ックＣの立上シエツジで動作するので、第１のスイッチ
回路８は、入カニの立上り又は立下りエツジと、その直
後のクロックＣの立上シエッジとの間の期間閉じられ、
正の電圧を出力し、第２のスイッチ回路９は上記正の電
圧出力後でクロックＣがノ１イの期間、第９図Ｐに示す
如く零電位の電圧を出力する。The operation of the phase synchronized circuit of this embodiment configured as described above will be explained below. The configuration and operation other than the gold-phase comparator 5 are the same as in the first embodiment. Phase comparator 5
As mentioned above, since the first and second flip-flops operate at the rising edge of the clock C, the first switch circuit 8 operates at the rising or falling edge of the input signal and the rising edge of the clock C immediately thereafter. The period between the top and the edge is closed,
A positive voltage is output, and the second switch circuit 9 outputs a zero potential voltage as shown in FIG. 9P during a period when the clock C is 1 after outputting the positive voltage.

従って、本実施例においては、正しく位相同期が行なわ
れていれば、入力Ｉの立上シ又は立下シエソジはクロッ
クＣの立下りエツジと時間的に一致しており、クロック
Ｃの位相が進み又は遅れると第７図に示したものと同一
の位相比較特性を示す・ 以上のように本実施例によれば、位相比較器にクロック
の立上９エツジで動作する第１及び第２のフリップフロ
ップを用いることにより第１の実施例と同じ作用を実現
している。Therefore, in this embodiment, if phase synchronization is performed correctly, the rising edge or falling edge of input I coincides with the falling edge of clock C in time, and the phase of clock C advances. If the phase comparator is delayed, the same phase comparison characteristics as shown in FIG. The same effect as in the first embodiment is achieved by using a double tap.

また、上記第１の実施例の変形として第１０図の回路が
考えられる。第１０図の６の位相比較器において、１２
は論理和の否定ゲートであシ、他は第５図と同様である
。以下その動作を簡単に説明する。第１のフリップフロ
ップ６は第６図と同じであるが、第２の７リツプフロソ
プ７は、第１のフリップフロップ６がリセットされると
同時にクロックＣの立下シエッジでＱ出力はリセットさ
れ、クロックＣがローの期間中のみ論理和の否定ゲート
出力りがハイになシスイッチ９を閉じる。Furthermore, the circuit shown in FIG. 10 can be considered as a modification of the first embodiment. In the phase comparator 6 in FIG. 10, 12
is a logical sum negation gate, and the rest is the same as in FIG. The operation will be briefly explained below. The first flip-flop 6 is the same as that shown in FIG. 6, but the second 7-lip flop 7 has its Q output reset at the falling edge of the clock C at the same time as the first flip-flop 6 is reset. Only while C is low, the OR gate output is high and the switch 9 is closed.

従って出力Ｐは第６図と同様となり、同じ作用を実現し
ている。Therefore, the output P is the same as in FIG. 6, and the same effect is realized.

また、同様にして第２の実施例の変形として第１１図の
回路が考えられる。第１１図の６の位相比較器において
、１３は論理積ゲートであシ、他は第８図と同様である
。以下その動作を簡単に説明する。第１のフリップフロ
ップ１０は第８図と同じであシ、第２のフリップフロッ
プ１１は、第１のフリップフロップ１０がリセットされ
ると同時にクロックＣの立上りエツジでセットされ、ク
ロックＣがハイの間のみ論理積ゲートの出力りがハイに
なシスイッチ９を閉じる。従って出力Ｐは第９図と同様
となり、同じ作用を実理している。Similarly, the circuit shown in FIG. 11 can be considered as a modification of the second embodiment. In the phase comparator 6 in FIG. 11, numeral 13 is an AND gate, and the others are the same as in FIG. The operation will be briefly explained below. The first flip-flop 10 is the same as in FIG. 8, and the second flip-flop 11 is set at the rising edge of clock C at the same time as the first flip-flop 10 is reset, and when clock C is high. Only during this period, the output of the AND gate is high and the switch 9 is closed. Therefore, the output P is the same as in FIG. 9, and the same effect is realized.

なお、上記第１及び第２の実施例では、第１のスイッチ
回路は正の電圧を出力し、第２のスイッチ回路は零電位
の電圧を出力したが、この出力電圧は、正と零電位の電
圧に限定されるものではなく、第１のスイッチ回路で出
力される電圧と、第２のスイッチ回路で出力される電圧
とが異っていて、第７図に示す比較特性を実現できるも
のであれば何でも良い。たとえば、一般的に、互いに異
る第１及び第２の電圧を用いることができる。In the first and second embodiments described above, the first switch circuit outputs a positive voltage and the second switch circuit outputs a zero potential voltage. The voltage output from the first switch circuit is different from the voltage output from the second switch circuit, and the comparison characteristics shown in FIG. 7 can be realized. Anything is fine. For example, different first and second voltages can generally be used.

さらに、本実施例では、分周器を用いたが、この分周器
の分周数は一定の値に限定されるものではなく、電圧制
御発振器の発振周波数を正しいクロック周波数に分周で
きるものなら伺でも良く、電圧制御発振器の発振周波数
に依存する。たとえば、発振周波数がクロック周波数に
等しければ、分周器は不要となる。Furthermore, in this embodiment, a frequency divider is used, but the frequency division number of this frequency divider is not limited to a fixed value, and is capable of dividing the oscillation frequency of the voltage controlled oscillator to the correct clock frequency. If so, it may be 100%, and it depends on the oscillation frequency of the voltage controlled oscillator. For example, if the oscillation frequency is equal to the clock frequency, no frequency divider is required.

発明の効果 以上の説明から明らかなように、本発明は、位相比較器
を第１及び第２のフリップフロップと、その出力で制御
される第１及び第２のスイッチ回路で構成しているので
、入力信号のエツジ検出パルス幅を正確に％クロックに
する必要がなく、のこぎυ波特性の位相比較器を実現で
き、精度を要しない回路部品で位相同期回路の性能を改
善できるという優れた効果が得られる。その効果によシ
、本発明の位相同期回路をディジタル・オーディオ機器
に用いれば、その再生性能を改善できるという効果が得
られる。Effects of the Invention As is clear from the above explanation, the present invention has a phase comparator composed of first and second flip-flops and first and second switch circuits controlled by the outputs of the first and second flip-flops. , it is not necessary to accurately convert the edge detection pulse width of the input signal into a % clock, and it is possible to realize a phase comparator with sawtooth υ wave characteristics, which is advantageous in that it is possible to improve the performance of phase-locked circuits with circuit components that do not require precision. You can get the same effect. In addition to this effect, if the phase synchronization circuit of the present invention is used in digital audio equipment, the reproduction performance thereof can be improved.

さらに、第１及び第２のフリップフロップをクロックの
立上シエッジで動作するもので構成しても同様の効果が
得られる。Furthermore, the same effect can be obtained by configuring the first and second flip-flops to operate at the rising edge of the clock.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の位相同期回路のブロック図、第２図はそ
の動作説明の為のタイミング図、第３図は、その位相比
較特性図、第４図は、従来の舌ソジ検出器の回路図、第
６図は本発明の一実施例における位相同期回路のブロッ
ク図、第６図はそのタイミング図、第７図はその位相比
較特性図、第８図は本発明の他の実施例における位相比
較器のブロック図、第９図はそのタイミング図、第１゜
図は本発明の一実施例の変形の位相比較器のブロック図
、第１１図は本発明の他の実施例の変形の位相比較器の
ブロック図である。 １・・・・・・エツジ検出器、２・・・・・・ローパス
フィルタ、３・・・・・・電圧制御発振器、４・・・・
・・分周器、５・・・・・・位相比較器、６，７，１０
．１１・・・・・−フリツフリロップ、８，９・・・・
・・スイッチ回路。 代理人の氏名　弁理士　中　尾敏　男　ほか１名第１図 第５図 第６図 第８図 第９図Figure 1 is a block diagram of a conventional phase-locked circuit, Figure 2 is a timing diagram to explain its operation, Figure 3 is a phase comparison characteristic diagram, and Figure 4 is a diagram of a conventional tongue-slip detector. Circuit diagram, FIG. 6 is a block diagram of a phase synchronized circuit in one embodiment of the present invention, FIG. 6 is its timing diagram, FIG. 7 is its phase comparison characteristic diagram, and FIG. 8 is another embodiment of the present invention. 9 is a timing diagram thereof, FIG. 1 is a block diagram of a modified phase comparator according to an embodiment of the present invention, and FIG. 11 is a modified version of another embodiment of the present invention. FIG. 2 is a block diagram of a phase comparator of FIG. 1...Edge detector, 2...Low pass filter, 3...Voltage controlled oscillator, 4...
... Frequency divider, 5 ... Phase comparator, 6, 7, 10
．． 11... - Fritz Flip, 8, 9...
...Switch circuit. Name of agent: Patent attorney Toshio Nakao and one other person Figure 1 Figure 5 Figure 6 Figure 8 Figure 9

Claims (3)

【特許請求の範囲】[Claims] （１）入力信号の立上シ及び立下シエッジを検出するエ
ツジ検出器と、上記エツジ検出器の出力とクロックとの
位相比較を行う位相比較器と、上記位相比較器の出力を
積分するローパスフィルタと、上記ローパスフィルタの
出力電圧によシ発振周波数の制御される電圧制御発振器
と、上記電圧制御発振器の出力を分周して上記クロック
を出力する分周器とにより構成され、上記位相比較器は
、上記入力信号の立上り又は立下シエ、ツジと上記クロ
ックとの位相関係に応じて０〜１クロック周期間第１の
電圧を出力し、上記第１の電圧出力直後上記クロック周
期の％期間のみ第２の電圧を出力するように構成したこ
とを特徴とする位相同期回路。(1) An edge detector that detects rising and falling edges of an input signal, a phase comparator that compares the phase of the output of the edge detector with a clock, and a low pass that integrates the output of the phase comparator. A filter, a voltage-controlled oscillator whose oscillation frequency is controlled by the output voltage of the low-pass filter, and a frequency divider that divides the output of the voltage-controlled oscillator and outputs the clock; The device outputs a first voltage for a period of 0 to 1 clock cycle in accordance with the phase relationship between the rising edge or falling edge of the input signal and the clock, and immediately after outputting the first voltage, the voltage increases by % of the clock cycle. 1. A phase locked circuit configured to output a second voltage only during a period. （２）位相比較回路は、エツジ検出器の出力でセットさ
れ、クロックの立下シエソジでリセットされる第１のフ
リップフロップと、上記第１のフリップフロップがセッ
トされている間第１の電圧を出力する第１のスイッチ回
路と１．上記第１のフリップフロップの出力の立下シエ
ソジでセットされ上記クロックの立上りエツジでリセッ
トされる第２の７リツプフロツグと上記第２のフリップ
フロップがセットされている間第２の電圧を出力する第
２のスイッチ回路とにより構成されることを特徴とする
特許請求の範囲第１項記載の位相同期回路。(2) The phase comparator circuit includes a first flip-flop that is set by the output of the edge detector and reset at the falling edge of the clock, and a first voltage while the first flip-flop is set. a first switch circuit for output; 1. a second 7-lip-flop that is set by the falling edge of the output of the first flip-flop and reset by the rising edge of the clock; and a second flip-flop that outputs a second voltage while the second flip-flop is set. 2. The phase synchronization circuit according to claim 1, wherein the phase synchronization circuit comprises two switch circuits. （３）位相比較器は、エツジ検出回路の出力でセットさ
れクロックの立上シエッジでリセットされる第１のフリ
ップフロップと、上記第１のフリップフロップがセット
されている間第１の電圧を出力する第１のスイッチ回路
と、上記第１のフリップフロッグの出力の立下シエッジ
でセットされ上記クロックの立下シエッジでリセットさ
れる第２の７リツプ７０ツブと、上記第２のフリップ７
０ツブがセットされている間第２の電圧を出力する第２
のスイッチ回路とにより構成されることを特徴とする特
許請求の範囲第１項記載の位相同期回路。(3) The phase comparator includes a first flip-flop that is set by the output of the edge detection circuit and reset by the rising edge of the clock, and outputs a first voltage while the first flip-flop is set. a second 7-lip 70 circuit that is set at the falling edge of the output of the first flip-flop and reset at the falling edge of the clock;
The second output voltage outputs the second voltage while the zero knob is set.
The phase synchronized circuit according to claim 1, characterized in that it is constituted by a switch circuit.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6481527A (en) * 1987-09-24 1989-03-27 Pioneer Electronic Corp Phase comparator

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* Cited by examiner, † Cited by third party
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JPS6481527A (en) * 1987-09-24 1989-03-27 Pioneer Electronic Corp Phase comparator

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