JPS6021556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6021556A JPS6021556A JP12884283A JP12884283A JPS6021556A JP S6021556 A JPS6021556 A JP S6021556A JP 12884283 A JP12884283 A JP 12884283A JP 12884283 A JP12884283 A JP 12884283A JP S6021556 A JPS6021556 A JP S6021556A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はインダクタを含むモノリシックIC回路の形成
方法に関する。
方法に関する。
(b) 技術の背景
現在の通信回路は半導体集積回路が使用され小形化され
ているが更に全回路をモノリシックエ0で形成するよう
研究が進められている。すなわち受動素子を構成するコ
ンデンサおよび抵抗はそれぞれ半導体素子の接合容量お
よび導体抵抗として既に置き換えられモノリシック化さ
れているがインダク列こついては運出な代替品がない。
ているが更に全回路をモノリシックエ0で形成するよう
研究が進められている。すなわち受動素子を構成するコ
ンデンサおよび抵抗はそれぞれ半導体素子の接合容量お
よび導体抵抗として既に置き換えられモノリシック化さ
れているがインダク列こついては運出な代替品がない。
それで従来は個別のインダクタ部品を外付けして使用さ
れてきた。
れてきた。
本発明はインダクタを同一基板上に形成したモノリシッ
クICの製造方法に関するものである。
クICの製造方法に関するものである。
(C)従来技術と問題点
インダクタを必要とする電子回路は各種のものがあるが
無線周波数帯域のものは必要とするインダクタンス値が
少く、そのため薄膜でスパイラルパターンを形成しても
比較的小面積で必要とするインダクタンス値を得ること
ができる。これに該当する機器として発振器、増幅器、
フィルタなどがある。従来はこれらの用途に対し総べて
個別のインダクタを外付けする方法で対処されてきたが
薄膜で形成する場合は導体抵抗の低いパターンを形成す
ることが主な問題点である。
無線周波数帯域のものは必要とするインダクタンス値が
少く、そのため薄膜でスパイラルパターンを形成しても
比較的小面積で必要とするインダクタンス値を得ること
ができる。これに該当する機器として発振器、増幅器、
フィルタなどがある。従来はこれらの用途に対し総べて
個別のインダクタを外付けする方法で対処されてきたが
薄膜で形成する場合は導体抵抗の低いパターンを形成す
ることが主な問題点である。
(d) 発明の目的
方法を提供することを目的とする。
(e) 発明の構成
本発明の目的は従来のIC回路と接続するインダクタの
導体パターンをIC回路の最上層の導体パターンと同時
に形成し、コンタクトホール部を除き絶縁層で被覆した
る後、この絶縁層上に金属薄膜からなるインダクタパタ
ーンを形成し更にこのパターンにメッキを施すことによ
り低抵抗のインダクタを含むモノリシックICを形成す
ることにより達成することができる。
導体パターンをIC回路の最上層の導体パターンと同時
に形成し、コンタクトホール部を除き絶縁層で被覆した
る後、この絶縁層上に金属薄膜からなるインダクタパタ
ーンを形成し更にこのパターンにメッキを施すことによ
り低抵抗のインダクタを含むモノリシックICを形成す
ることにより達成することができる。
(f) 発明の実施例
本発明はインダクタの抵抗を軽減するために真空蒸着、
スパッタなどの薄膜形成技術とメッキ技術とを併用する
もので以後ガリウム砒素(GaAs)基板上に電圧制御
発振器(略称VCO)を形成する実施例について本発明
を説明する・第1図はVaOの回路図で第2図はチップ
上に形成するイはインダクタ1と可変容量ダイオード2
からなる共振回路を可変容量ダイオード3とショットキ
ーバリア形GaAs FET 4からなる非安定マルチ
バイブレータを用いて共振させるもので本実施例の場合
は5 (GHz ] の高周波を発振する。こ−でイン
ダクlり1のインダクタンスは1(nH)でこれを第2
図に示すように線幅20〔μm〕、全長3850 (μ
m〕の平面コイル5で実現するが、この場合インダクタ
のQ値を高めるためにインダクタパターンの構成材料と
して金(Au) を用い。
スパッタなどの薄膜形成技術とメッキ技術とを併用する
もので以後ガリウム砒素(GaAs)基板上に電圧制御
発振器(略称VCO)を形成する実施例について本発明
を説明する・第1図はVaOの回路図で第2図はチップ
上に形成するイはインダクタ1と可変容量ダイオード2
からなる共振回路を可変容量ダイオード3とショットキ
ーバリア形GaAs FET 4からなる非安定マルチ
バイブレータを用いて共振させるもので本実施例の場合
は5 (GHz ] の高周波を発振する。こ−でイン
ダクlり1のインダクタンスは1(nH)でこれを第2
図に示すように線幅20〔μm〕、全長3850 (μ
m〕の平面コイル5で実現するが、この場合インダクタ
のQ値を高めるためにインダクタパターンの構成材料と
して金(Au) を用い。
その場合2〜3〔μm〕の膜厚が必要となる。
第3図(A)〜(樽はこれを実現する工程図で同図(A
)はGaAII!基板6の上に従来の方法で可変容量ダ
イオード、FET、ダイオードなどなどからなる複数個
の素子が形成され引出し用電極(以後略してパッド)7
に導体パターン8がパターン形成された状態を示してい
る。こ\で本発明に係るインダクタの形成法としてはこ
の従来の導体パターン形成時にインダクタの繋ぎ電極パ
ターン9を形成する。
)はGaAII!基板6の上に従来の方法で可変容量ダ
イオード、FET、ダイオードなどなどからなる複数個
の素子が形成され引出し用電極(以後略してパッド)7
に導体パターン8がパターン形成された状態を示してい
る。こ\で本発明に係るインダクタの形成法としてはこ
の従来の導体パターン形成時にインダクタの繋ぎ電極パ
ターン9を形成する。
3−
すなわち繋ぎ電極パターン9は第2図で破線で示す導体
パターンであってこの実施例ではパッド16に接続され
ており平面コイル5の中心部と連絡する。第3図(A)
の繋ぎ電極パターン9はこの中心部のパターンの一部を
示すものである5゜本発明に係るインダクタはこの十に
形成するもので、基板全域に亘ってこの表面に二酸化硅
素(sio、)、窒化硅素(sisNt)、窒化アルミ
(AtN)などの絶縁層をOVD法、スパッタ法などで
数1,000(A)の厚さに形成する。
パターンであってこの実施例ではパッド16に接続され
ており平面コイル5の中心部と連絡する。第3図(A)
の繋ぎ電極パターン9はこの中心部のパターンの一部を
示すものである5゜本発明に係るインダクタはこの十に
形成するもので、基板全域に亘ってこの表面に二酸化硅
素(sio、)、窒化硅素(sisNt)、窒化アルミ
(AtN)などの絶縁層をOVD法、スパッタ法などで
数1,000(A)の厚さに形成する。
本実施例の場合はOVD法で8102層10を形成した
。この上にスピンコード法でホトレジスト11をスピン
コード法で約1〔μm〕の厚さに被Auを真空蒸着法と
リフトオフ法により形成することによりコンタクトホー
ル12の形成とパッド4− 7の嵩上げが行われる(同図C)。次にレジストしてチ
タン(Ti)、金(Au)層14を蒸着法などで1,0
00−2,000 (A )の厚さに形成する(同図D
)。
。この上にスピンコード法でホトレジスト11をスピン
コード法で約1〔μm〕の厚さに被Auを真空蒸着法と
リフトオフ法により形成することによりコンタクトホー
ル12の形成とパッド4− 7の嵩上げが行われる(同図C)。次にレジストしてチ
タン(Ti)、金(Au)層14を蒸着法などで1,0
00−2,000 (A )の厚さに形成する(同図D
)。
こ\でTi−Au層14は5102層10への密着性を
高めるための介在層である。
高めるための介在層である。
次にレジスト13を溶解除去した後Auメッキを行うこ
とにより厚さ2〜3〔μm〕のAuメッキ層15をTi
−Au層14の上に形成することにより本発明に係る平
面コイルができ上る(同図E)。
とにより厚さ2〜3〔μm〕のAuメッキ層15をTi
−Au層14の上に形成することにより本発明に係る平
面コイルができ上る(同図E)。
なお別な方法として同図(0)で示す5101層10の
全面に亘ってTi−Al1層を形成し、この上にし部分
のみをレジストで窓間けしてAuメッキを施しその後レ
ジストを溶解除去しても同図(罰で示すような平面コイ
ルを得ることができる。
全面に亘ってTi−Al1層を形成し、この上にし部分
のみをレジストで窓間けしてAuメッキを施しその後レ
ジストを溶解除去しても同図(罰で示すような平面コイ
ルを得ることができる。
以上のよ・うに薄膜形成技術とメッキ技術を併用するこ
とにより厚い薄膜をもつ平面コイルを作ることができこ
れによりインダクタを含ffrモノリシックICの製造
が可能になる。
とにより厚い薄膜をもつ平面コイルを作ることができこ
れによりインダクタを含ffrモノリシックICの製造
が可能になる。
(g) 発明の効果
本発明はインダクタを含むモノリシックICの製造方法
を提供するもので本発明の実施により高(1)Q値をも
つインダクタの形成が可能となり1回路の小形化が達成
される。
を提供するもので本発明の実施により高(1)Q値をも
つインダクタの形成が可能となり1回路の小形化が達成
される。
第1図は電圧制御発振器の回路図、第2図はこの内のイ
ンダクタパターンを示す平面図、第3図(A)〜(E)
はインダクタ部の製造工程を示す断面図である。 図において ■はインダクタ、5は平面コイル、7は引出し用電極(
パッド)、9は繋ぎ電極パターン、10は810□層、
11.13はホトレジスト、コンタクトホール12,1
4はTi−Au層、15はAuメッキ層。 7− 早1 図 箒 2 図 ピ ー2只7
ンダクタパターンを示す平面図、第3図(A)〜(E)
はインダクタ部の製造工程を示す断面図である。 図において ■はインダクタ、5は平面コイル、7は引出し用電極(
パッド)、9は繋ぎ電極パターン、10は810□層、
11.13はホトレジスト、コンタクトホール12,1
4はTi−Au層、15はAuメッキ層。 7− 早1 図 箒 2 図 ピ ー2只7
Claims (1)
- 半導体基板上にインダクタを含むモノリシックIC回路
の形成法として10回路と接続するインダクタの導体パ
ターンを前記IC回路の最上層の導体パターンと同時に
形成し、コンタクトホール部を除き絶縁層で被覆したる
後該絶縁層上に金属薄膜からなるインダクタパターンを
形成し更に該パターンにメッキを施すことにより低抵抗
のインダクタを含むモノリシックICを形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12884283A JPS6021556A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12884283A JPS6021556A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6021556A true JPS6021556A (ja) | 1985-02-02 |
Family
ID=14994731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12884283A Pending JPS6021556A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6021556A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5553324A (en) * | 1978-10-11 | 1980-04-18 | Licinvest Ag | Episcope |
JP2002093916A (ja) * | 2000-06-20 | 2002-03-29 | Koninkl Philips Electronics Nv | 大きなq因子を有する誘導素子を含む非常にコンパクトな集積回路 |
JP2005327931A (ja) * | 2004-05-14 | 2005-11-24 | Sony Corp | 集積化インダクタおよびそれを用いた受信回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS501692A (ja) * | 1973-05-07 | 1975-01-09 | ||
JPS5421293A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Inductance |
JPS5882513A (ja) * | 1981-11-12 | 1983-05-18 | Toko Inc | インダクタの製造方法 |
-
1983
- 1983-07-15 JP JP12884283A patent/JPS6021556A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS501692A (ja) * | 1973-05-07 | 1975-01-09 | ||
JPS5421293A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Inductance |
JPS5882513A (ja) * | 1981-11-12 | 1983-05-18 | Toko Inc | インダクタの製造方法 |
Cited By (3)
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JP2002093916A (ja) * | 2000-06-20 | 2002-03-29 | Koninkl Philips Electronics Nv | 大きなq因子を有する誘導素子を含む非常にコンパクトな集積回路 |
JP2005327931A (ja) * | 2004-05-14 | 2005-11-24 | Sony Corp | 集積化インダクタおよびそれを用いた受信回路 |
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