JPS60214652A - 速度変換回路 - Google Patents
速度変換回路Info
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- JPS60214652A JPS60214652A JP59072112A JP7211284A JPS60214652A JP S60214652 A JPS60214652 A JP S60214652A JP 59072112 A JP59072112 A JP 59072112A JP 7211284 A JP7211284 A JP 7211284A JP S60214652 A JPS60214652 A JP S60214652A
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- Japan
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- clock
- circuit
- output
- frequency
- speed conversion
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は速度変換回路に係り、特にデジタル無線回線用
送信側速度変換回路とその逆変換としての受信側速度変
換とを一つの回路で実現した速度変換回路に関する。
送信側速度変換回路とその逆変換としての受信側速度変
換とを一つの回路で実現した速度変換回路に関する。
従来、この種のデジタル無線回線用速度変換回路は、同
様の構成要素を多く含みながら、送信側と受信側との回
路が個別に設創・試作・製造されており、開発費・試作
費や製造の為の管理賛用が各々片側のみの２倍近くにな
るという欠点があった。
様の構成要素を多く含みながら、送信側と受信側との回
路が個別に設創・試作・製造されており、開発費・試作
費や製造の為の管理賛用が各々片側のみの２倍近くにな
るという欠点があった。
本発明の目的は、このような欠点を除き、１つの回路で
送信側速度変換回路と受信側のそれとのいずれの機能で
も実」１できる様にした速度変換回路を提供することに
ある。
送信側速度変換回路と受信側のそれとのいずれの機能で
も実」１できる様にした速度変換回路を提供することに
ある。
本発明の速度変換回路の構成は、入力データに同期した
第１のクロックの入力端子および出力データを読み出す
べき第２のクロックの入力端子と、１フレーム内の多重
化パルスのタイミング信号を発生させるフレームタイミ
ング信号発生器と、このフレームタイミング発生器を動
作させるクロックとして前記第１のクロックを用いるか
前記第２のクロックを用いるかを選択する第１の選択器
と。
第１のクロックの入力端子および出力データを読み出す
べき第２のクロックの入力端子と、１フレーム内の多重
化パルスのタイミング信号を発生させるフレームタイミ
ング信号発生器と、このフレームタイミング発生器を動
作させるクロックとして前記第１のクロックを用いるか
前記第２のクロックを用いるかを選択する第１の選択器
と。
前記多重化パルスのタイミングで行われるクロックのイ
ンヒビットを前記第１のクロックに対して行うか前記第
２のクロックに対して行うかを選択する第２の選択器と
を備え、送信側回路にも受信側回路にも用いることがで
きる様にこれら選択器の構成となっていることを特徴と
する。
ンヒビットを前記第１のクロックに対して行うか前記第
２のクロックに対して行うかを選択する第２の選択器と
を備え、送信側回路にも受信側回路にも用いることがで
きる様にこれら選択器の構成となっていることを特徴と
する。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の実施例の速度変換回路を示すブロック
図である。同図を参照すると、本速度変換回路は、送受
桟用化されたデジタル無線回線用速度変換回路を示して
おり、データの入力端子１０と、そのデータに同期した
第１のクロック入力端子１１と、速量変換後の出力デー
タを読出すための第２のクロック入力端子２０と、多重
化前のデータの出力端子３０および多重化後のデータの
出力端子３１と、フレームパルスの入力端子４０と。
図である。同図を参照すると、本速度変換回路は、送受
桟用化されたデジタル無線回線用速度変換回路を示して
おり、データの入力端子１０と、そのデータに同期した
第１のクロック入力端子１１と、速量変換後の出力デー
タを読出すための第２のクロック入力端子２０と、多重
化前のデータの出力端子３０および多重化後のデータの
出力端子３１と、フレームパルスの入力端子４０と。
位相比較器３００の出力端子５０と、多１「化信号の入
力端子６０とを有し、第１のクロック入力端子１１から
の第１のクロック】０１と第１のクロックインヒビット
パルス１０２とを入力とする第１のクロックインヒビッ
トゲート１０３と、このゲー）１０３の出力で動作する
第１の分周器】０４と、第２のクロック入力端子２０か
らの第２のクロック２０１と第２のロックインヒビット
パルス２０２とを入力とする第２のフロックインヒビッ
トゲート２０３と、同ゲートの出力信号で動作するる第
２の分周器２０４と、第１の分局器１０４の出力と第２
の分局器２０４の出力との位相比較を行いその結果を出
力端子５０へ出力する位相比較器３００と前記第１のク
ロック１０１と第２のクロック２０１とを入力としその
いずれか一方を選択し出力とする第１の選択回路４００
と、この選択回路４００の出力をクロック入力とし前記
フレームハルス入力端子４０からのフレームパルスに依
り初期位相を確定しうる構成を有するフレームタイミン
グ発生器５００と、フレームタイミング発生器５００の
出力であり多重化パルスのタイミングを示す多重化パル
スタイミング信号５０１を入力とし、この多重化タイミ
ング信号５０１を前記第１のクロックインヒビットパル
ス１０２に出力するかまたは前記第２のクロックインヒ
ピットパルス２０３へ出力するかを選択する第２の選択
回路４０１と、前記データ入力端子１０からのデータを
入力とし前記第１の分周器１０４出力に依ｂｉ込制御を
行い、前記第２０分周器２０４出力に依シ読出制御を行
うエラスティックメモリ６００と、前記フレームタイミ
ング発生器５００により制御されエラスティックメモリ
６００の出力信号に前記多重化信号入力端子６０からの
信号５− を多重化する多重化回路７００と、エラスティックメモ
リ６００の出力を前記第２のクロック２０１によシ読み
出しＩＩｊ力を端子３０へ出力する第１のフリップフロ
ップ８００と、多重化回路７００の出力を前記第２のク
ロック２０１により読み出し端子３１へ出力する第２の
７リツプフロツプ８０１とを含み構成される。
力端子６０とを有し、第１のクロック入力端子１１から
の第１のクロック】０１と第１のクロックインヒビット
パルス１０２とを入力とする第１のクロックインヒビッ
トゲート１０３と、このゲー）１０３の出力で動作する
第１の分周器】０４と、第２のクロック入力端子２０か
らの第２のクロック２０１と第２のロックインヒビット
パルス２０２とを入力とする第２のフロックインヒビッ
トゲート２０３と、同ゲートの出力信号で動作するる第
２の分周器２０４と、第１の分局器１０４の出力と第２
の分局器２０４の出力との位相比較を行いその結果を出
力端子５０へ出力する位相比較器３００と前記第１のク
ロック１０１と第２のクロック２０１とを入力としその
いずれか一方を選択し出力とする第１の選択回路４００
と、この選択回路４００の出力をクロック入力とし前記
フレームハルス入力端子４０からのフレームパルスに依
り初期位相を確定しうる構成を有するフレームタイミン
グ発生器５００と、フレームタイミング発生器５００の
出力であり多重化パルスのタイミングを示す多重化パル
スタイミング信号５０１を入力とし、この多重化タイミ
ング信号５０１を前記第１のクロックインヒビットパル
ス１０２に出力するかまたは前記第２のクロックインヒ
ピットパルス２０３へ出力するかを選択する第２の選択
回路４０１と、前記データ入力端子１０からのデータを
入力とし前記第１の分周器１０４出力に依ｂｉ込制御を
行い、前記第２０分周器２０４出力に依シ読出制御を行
うエラスティックメモリ６００と、前記フレームタイミ
ング発生器５００により制御されエラスティックメモリ
６００の出力信号に前記多重化信号入力端子６０からの
信号５− を多重化する多重化回路７００と、エラスティックメモ
リ６００の出力を前記第２のクロック２０１によシ読み
出しＩＩｊ力を端子３０へ出力する第１のフリップフロ
ップ８００と、多重化回路７００の出力を前記第２のク
ロック２０１により読み出し端子３１へ出力する第２の
７リツプフロツプ８０１とを含み構成される。
第２図において、＠１図のフレームタイミング発生器５
００の出力である多重化信号タイミングパルス５０１と
本実施例の回路を送信側で用いた場合における多重化回
路７０００゛１８力である出力端子３１０波形の関係が
示されておシ、この場合には２以上の任意の自然数Ｎと
して入力データ端子１０の入力データＮビットに対し、
１ビット周期的に信号を多重化していることを示してい
る。
００の出力である多重化信号タイミングパルス５０１と
本実施例の回路を送信側で用いた場合における多重化回
路７０００゛１８力である出力端子３１０波形の関係が
示されておシ、この場合には２以上の任意の自然数Ｎと
して入力データ端子１０の入力データＮビットに対し、
１ビット周期的に信号を多重化していることを示してい
る。
第３図は第１図のブロック図に従って送信側速度変換回
路を構成した一例を示す回路ブロック図である。同図に
おいて１本回路は、前記第１の選択回路４００は第２の
クロック２０１を選択し。
路を構成した一例を示す回路ブロック図である。同図に
おいて１本回路は、前記第１の選択回路４００は第２の
クロック２０１を選択し。
第２の選択回路４０１は第２のクロックインヒッ６−
トパルス側２０２１供給される様に選択された送信１１
１１回路９０１および第１の入力クロック１０１の周波
数の（Ｎ＋１）／Ｎ倍の中心発振周波数を有し、送信側
回路９０１０位相比較器出力により発振周波数が制御さ
れその出力が回路９０１の第２のクロック入力端子に供
給される電圧制御発振器９０２とで構成されている。
１１回路９０１および第１の入力クロック１０１の周波
数の（Ｎ＋１）／Ｎ倍の中心発振周波数を有し、送信側
回路９０１０位相比較器出力により発振周波数が制御さ
れその出力が回路９０１の第２のクロック入力端子に供
給される電圧制御発振器９０２とで構成されている。
この送信側の動作は、第１図、第２図、第３図に示すよ
うに、フレームタイミング発生器５００がＡ１１ Ｂ口
笛２のクロック２，０１つ甘り第１のクロック１０１の
（Ｎ＋１）／Ｎ倍の周波数を有しており、第１のクロッ
ク１０１ＯＮビツトつまシ第２のクロック２０１ＯＮ＋
１ピツトに１同第重化タイミングパルス５０１を出力し
、第２の分局器、２０４に入るクロックはＮ＋１ビット
Ｖｃ１回立上りが削除される。その結果として１位相比
較器に入力される第１および第２０分周器１０４，２０
４の入力は長時間観測すれば立上シの回数は同一となる
様に電圧制御発振器９０２の発振周波数が制御される。
うに、フレームタイミング発生器５００がＡ１１ Ｂ口
笛２のクロック２，０１つ甘り第１のクロック１０１の
（Ｎ＋１）／Ｎ倍の周波数を有しており、第１のクロッ
ク１０１ＯＮビツトつまシ第２のクロック２０１ＯＮ＋
１ピツトに１同第重化タイミングパルス５０１を出力し
、第２の分局器、２０４に入るクロックはＮ＋１ビット
Ｖｃ１回立上りが削除される。その結果として１位相比
較器に入力される第１および第２０分周器１０４，２０
４の入力は長時間観測すれば立上シの回数は同一となる
様に電圧制御発振器９０２の発振周波数が制御される。
一方、入力データは、第１の分局器１０４の出力に依り
曹き込まれ、第２の分周器２０４の出力に依シ読み出さ
れる。この読出された時点では入力データの１ビツトの
１守間はＮ／（Ｎ＋１）倍に圧縮されており、その空い
た時１１イに多重化信号がフレームタイミング発生器５
００によシ制御されて多重化される。
曹き込まれ、第２の分周器２０４の出力に依シ読み出さ
れる。この読出された時点では入力データの１ビツトの
１守間はＮ／（Ｎ＋１）倍に圧縮されており、その空い
た時１１イに多重化信号がフレームタイミング発生器５
００によシ制御されて多重化される。
第４図は第１図に示す速度変換回路を用いて受信側速度
変換回路を構成した一例を示す回路図である。同図にお
いて、本回路は、フレーム回期回路９０３からのフレー
ムパルスを、フレームノ（ルス入力嬬子４０に供給し、
第１の選択回路４００は第１のクロックｌ ０１’を選
択し、第２の選択回路４０１は第１のクロツクインヒビ
ットパルス側１０２に供給される様に選択さ扛た受信側
回路９０４および第３図の入力クロック周波数と同一の
中心周波数を有し、受信側回路９０４の位相比較器出力
により発撫周波数が開側１され、その出力が前記回路９
０４の第２のクロック入力端子に供給される電圧制御発
振器９０５とで構成さｊｚる。
変換回路を構成した一例を示す回路図である。同図にお
いて、本回路は、フレーム回期回路９０３からのフレー
ムパルスを、フレームノ（ルス入力嬬子４０に供給し、
第１の選択回路４００は第１のクロックｌ ０１’を選
択し、第２の選択回路４０１は第１のクロツクインヒビ
ットパルス側１０２に供給される様に選択さ扛た受信側
回路９０４および第３図の入力クロック周波数と同一の
中心周波数を有し、受信側回路９０４の位相比較器出力
により発撫周波数が開側１され、その出力が前記回路９
０４の第２のクロック入力端子に供給される電圧制御発
振器９０５とで構成さｊｚる。
ここで、受信側回路では、送ｆＨ側と全く逆の速度変換
を行うものであり、フレームタイミング発生器５００は
第１のクロック１０１で動作し、クロックのインヒビッ
トはこの第１のクロック１０１に対して行われる。その
結果としてエラスティックメモリ６００には、送信側で
多重化された信号は賓き行まれずエラスティックメモリ
６００の出力全部２のクロック２０１で読み出すことで
送信側の入力データ列を再生するものである。
を行うものであり、フレームタイミング発生器５００は
第１のクロック１０１で動作し、クロックのインヒビッ
トはこの第１のクロック１０１に対して行われる。その
結果としてエラスティックメモリ６００には、送信側で
多重化された信号は賓き行まれずエラスティックメモリ
６００の出力全部２のクロック２０１で読み出すことで
送信側の入力データ列を再生するものである。
本実施例の説明では便宜上速度変換を行う信号列は１列
のみで説明したが、この他にこの信号の列数は複数であ
っても可能である。
のみで説明したが、この他にこの信号の列数は複数であ
っても可能である。
本発明によれば、以上説明したように、デジタル無線回
線用速度変換回路が１つの回路で送信側受信側に使い分
けられる様に構成されていることにより、１種類の回路
を設計製造することで送受の両機能が実現され、２種類
の回路を設計製造する場合に比べて設計・試作・製造上
の管理費用を半分近くにすることができ、また１つの回
路当）の生産１が２倍となる為習熟によるコストダウン
９− も期待できる等の効果が得られる。
線用速度変換回路が１つの回路で送信側受信側に使い分
けられる様に構成されていることにより、１種類の回路
を設計製造することで送受の両機能が実現され、２種類
の回路を設計製造する場合に比べて設計・試作・製造上
の管理費用を半分近くにすることができ、また１つの回
路当）の生産１が２倍となる為習熟によるコストダウン
９− も期待できる等の効果が得られる。
第１図は本発明の一実施例の送受供用化されたデジタル
無線回糾用速度変（φ回路のブロック図。 第２図は第１図に示したフレームタイミング発生器の出
力信号の−し１ｊを万くしたタイミング図、第３図は第
１図に７Ｂシた速度変換回路會ハ１いた送信側速度変換
Ｍｗｒを示す回路ブロック図、第４図は第１図に示した
速１徒父侠回路を用い／こ受（ｇ （１１１１速度変換
回路をノド子回路ブロック図でりる。同図において。 １０・・・・・・データの入力％ａｉ”、 ｌ １・・
・・・・第１のクロック入力端子、２０・・・・・・第
２のタロツク入力端子、３０・・・・・・多！Ｉｆ化朗
■のデータ出力端子％ ３１・・・・・・多重化後のデ
ータ出力端子、４０・・・・・・フレームパルスの入力
端子、５０・・・・・・位相比較器の出力制子、６０・
・・・・・４重化信号の出力端子、Ｉｏｌ・・・・・・
第１のクロック、１０２・・・・・・第１のクロツクイ
ンヒビットパルス％ １０３・・・・・・第１のクロッ
クインｌＯ− ヒビットゲート、１０４・・・・・・第１の分周器、２
０１・・・・・・第２のクロック、２０２・・・・・・
第２のクロックインヒピットパルス、２０３・・・・・
・第２のクロックインヒビットゲー）、２０４・・・・
・パ第２の分周器。 ３００・・・・・・位相比較器、４００・・・・・・第
１の選択回路、４０１・・・・・・第２の選択回路、５
００・・・・・・フレームタイミング発生器、６００・
・・・・・エラスティックメモリ、７００・・・・・・
多重化回路、８００・・・・・・第１のフリップフロッ
プ、８０１・・・・・・第２の７リツプフロツプ、９０
１・・・・ご・送信側回路％ ９０２・・・・・・電圧
制御発振器、９０３・・・・・・フレーム 回路。
無線回糾用速度変（φ回路のブロック図。 第２図は第１図に示したフレームタイミング発生器の出
力信号の−し１ｊを万くしたタイミング図、第３図は第
１図に７Ｂシた速度変換回路會ハ１いた送信側速度変換
Ｍｗｒを示す回路ブロック図、第４図は第１図に示した
速１徒父侠回路を用い／こ受（ｇ （１１１１速度変換
回路をノド子回路ブロック図でりる。同図において。 １０・・・・・・データの入力％ａｉ”、 ｌ １・・
・・・・第１のクロック入力端子、２０・・・・・・第
２のタロツク入力端子、３０・・・・・・多！Ｉｆ化朗
■のデータ出力端子％ ３１・・・・・・多重化後のデ
ータ出力端子、４０・・・・・・フレームパルスの入力
端子、５０・・・・・・位相比較器の出力制子、６０・
・・・・・４重化信号の出力端子、Ｉｏｌ・・・・・・
第１のクロック、１０２・・・・・・第１のクロツクイ
ンヒビットパルス％ １０３・・・・・・第１のクロッ
クインｌＯ− ヒビットゲート、１０４・・・・・・第１の分周器、２
０１・・・・・・第２のクロック、２０２・・・・・・
第２のクロックインヒピットパルス、２０３・・・・・
・第２のクロックインヒビットゲー）、２０４・・・・
・パ第２の分周器。 ３００・・・・・・位相比較器、４００・・・・・・第
１の選択回路、４０１・・・・・・第２の選択回路、５
００・・・・・・フレームタイミング発生器、６００・
・・・・・エラスティックメモリ、７００・・・・・・
多重化回路、８００・・・・・・第１のフリップフロッ
プ、８０１・・・・・・第２の７リツプフロツプ、９０
１・・・・ご・送信側回路％ ９０２・・・・・・電圧
制御発振器、９０３・・・・・・フレーム 回路。
Claims (1)
- 入力データに同期した第１のクロックの入力端子および
出力データを読み出すべき第２のクロックの入力端子と
、１フレーム内の多重化パルスのタイミング信号を発生
させるフレームタイミング発生器と、このフレームタイ
ミング発生器を動作させるクロックとして前記第１のク
ロックを用いるか前記第２のクロックを用いるかを選択
する第１の選択器と、前記多重化パルスのタイミングで
行なわれるクロックのインヒビットを前記第１のクロッ
クに対して行うか前記第２のクロックに対して行うかを
選択する第２の選択器とを備え、送信側速度変換回路１
；も受信側速度変換回路にも用いることができるように
前記第１．蘂２の選が器の出力が選択される構成となっ
ていることを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072112A JPH0614635B2 (ja) | 1984-04-11 | 1984-04-11 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072112A JPH0614635B2 (ja) | 1984-04-11 | 1984-04-11 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214652A true JPS60214652A (ja) | 1985-10-26 |
| JPH0614635B2 JPH0614635B2 (ja) | 1994-02-23 |
Family
ID=13479969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072112A Expired - Lifetime JPH0614635B2 (ja) | 1984-04-11 | 1984-04-11 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614635B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466014A (en) * | 1977-11-07 | 1979-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Multiple converter |
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
-
1984
- 1984-04-11 JP JP59072112A patent/JPH0614635B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466014A (en) * | 1977-11-07 | 1979-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Multiple converter |
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614635B2 (ja) | 1994-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |