JPS60214540A - マスタ−スライス方式の集積回路 - Google Patents
マスタ−スライス方式の集積回路Info
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- JPS60214540A JPS60214540A JP59072128A JP7212884A JPS60214540A JP S60214540 A JPS60214540 A JP S60214540A JP 59072128 A JP59072128 A JP 59072128A JP 7212884 A JP7212884 A JP 7212884A JP S60214540 A JPS60214540 A JP S60214540A
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- JP
- Japan
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- cell
- circuit
- emitter follower
- transistors
- emitter
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- 238000000034 method Methods 0.000 abstract description 2
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 abstract 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 abstract 1
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 1
- 101150056779 rbf-1 gene Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技部Ｘも野）
１ 一
本発明はマスタースライス方式の集積回路に関し、特に
ＣＭＬ回路を含むマスタースライス方式の集積回路に関
する。
ＣＭＬ回路を含むマスタースライス方式の集積回路に関
する。
（従来技術）
従来、トランジスタ、ダイオード、抵抗等から成る基本
セルを複数個半導体基板に形成しておき、使用時には必
要な素子を配線接続して所望の回路を得るというマスタ
ースライス方式の集積回路は、設計及び製造に要する工
数と期間とが大幅に節約できるということから多用され
ている。
セルを複数個半導体基板に形成しておき、使用時には必
要な素子を配線接続して所望の回路を得るというマスタ
ースライス方式の集積回路は、設計及び製造に要する工
数と期間とが大幅に節約できるということから多用され
ている。
第１図は従来のＣＭＬ回路を含むマスタースライス方式
の集積回路のセルの配置図である。
の集積回路のセルの配置図である。
第１図において、１，２，３．４は同一構成の基本的セ
ルである。ここにはセルは４個しか示していないが、通
常セルは多数個作られている。
ルである。ここにはセルは４個しか示していないが、通
常セルは多数個作られている。
セルｌにおいて、トランジスタＱ、、Ｑ、と定電流回路
Ｉ、とコレクタ抵抗ＲＣ１，ＲＣ，とでＣＭＬ回路が構
成され、入力トランジスタＱ、のベースは入力端子５に
接続されている。Ｑ、はエミッタフォロワ用トランジス
タであり、そのベースは２− ＣＭＬ回路の出力端７に接続され、エミッタはプルダウ
ン抵抗ＲＥＦ’ｌに接続され、さらに出力端子６に接続
されている。ＧＮＤは接地電、源ｙ０゜ＶＲはＣＭＬ回
路およびエミッタジオロワ回路を動作させるための宵、
源である。セル２，３．４も同じ構成の内容を有する。
Ｉ、とコレクタ抵抗ＲＣ１，ＲＣ，とでＣＭＬ回路が構
成され、入力トランジスタＱ、のベースは入力端子５に
接続されている。Ｑ、はエミッタフォロワ用トランジス
タであり、そのベースは２− ＣＭＬ回路の出力端７に接続され、エミッタはプルダウ
ン抵抗ＲＥＦ’ｌに接続され、さらに出力端子６に接続
されている。ＧＮＤは接地電、源ｙ０゜ＶＲはＣＭＬ回
路およびエミッタジオロワ回路を動作させるための宵、
源である。セル２，３．４も同じ構成の内容を有する。
このようなセルをいくつか組合せ、配線して所望の回路
を得る。例えば、第１図に示す回路例では、セル１の出
力端子６はセル２，３．４各々の入力端子５に接続され
、セル２，３．４を駆動している。
を得る。例えば、第１図に示す回路例では、セル１の出
力端子６はセル２，３．４各々の入力端子５に接続され
、セル２，３．４を駆動している。
しかし、回路構成によってセル１の出力６でセル２のみ
駆動する場合もあり、また、セル２ル４以列に第４．第
５のセルを駆動する場合もあり得る。
駆動する場合もあり、また、セル２ル４以列に第４．第
５のセルを駆動する場合もあり得る。
これらの場合もセル１のエミッタンオロヮ回路は第１図
と変らないため、エミッタフォロワの電流は常に一定で
ある。このためエミッタフォロワの電流に対して負荷数
が多すぎる場合はスピードが遅くなり、負荷数が少なす
ぎる場合はエミッタフォロワいになるという欠点があっ
た。
と変らないため、エミッタフォロワの電流は常に一定で
ある。このためエミッタフォロワの電流に対して負荷数
が多すぎる場合はスピードが遅くなり、負荷数が少なす
ぎる場合はエミッタフォロワいになるという欠点があっ
た。
（発明の目的）
本発明の目的は、上記欠点を除去し、ＣＭＬ回路の出力
側にかかる負荷の数が変っても適正カニミッタフォロワ
電流を流すことができるマスタースライス方式の集積回
路を提供することにある。
側にかかる負荷の数が変っても適正カニミッタフォロワ
電流を流すことができるマスタースライス方式の集積回
路を提供することにある。
（発明の構成）
本発明のマスタースライス方式の集積回路は、ＣＭＬ回
路と、該ＣＭＬ回路の入力端に接続されるプルダウン抵
抗と、前記ＣＭＬ回路の出力端とセル出力端子との間に
複数個配置される出力トランジスタとを有するセルを複
数個含み、かつ前記セル出力端子に接続する負荷の数に
対応する数の前記出力トランジスタが選択され、該選択
された出力トランジスタのベースが前記ＣＭＬ回路の出
力端に並列接続されエミッタが前記セル出力端に並列接
続されコレクタが電源の一方の端子に並列接続されて構
成される。
路と、該ＣＭＬ回路の入力端に接続されるプルダウン抵
抗と、前記ＣＭＬ回路の出力端とセル出力端子との間に
複数個配置される出力トランジスタとを有するセルを複
数個含み、かつ前記セル出力端子に接続する負荷の数に
対応する数の前記出力トランジスタが選択され、該選択
された出力トランジスタのベースが前記ＣＭＬ回路の出
力端に並列接続されエミッタが前記セル出力端に並列接
続されコレクタが電源の一方の端子に並列接続されて構
成される。
（実施例）
次に、本発明の実施例について図面を用いて説 ４−
明する。
第２図は本発明の第１の実施例の配置図である。
この実施例は、基本的々セルが２個で、セル１の負荷と
力るセルが１個の場合である。セル１と２の内容は同じ
に構成されているので、セル１について内容を説明する
。トランジスタＱ、、Ｑ２と定電流回路工、とコレクタ
抵抗ＲＣ，，ＲＣ，とでＣＭＬ回路を構成し、入力トラ
ンジスタＱ１ のベースは入力端子５に接続されている
。入力端子５と電源ＶＥＲとの間にエミッタツメロワ用
プルダウン抵抗Ｒ，ＥＦＩを接続する。ＣＭＬ回路の
出力側にエミッタフォロワ用のトランジスタＱ３．Ｑ、
。
力るセルが１個の場合である。セル１と２の内容は同じ
に構成されているので、セル１について内容を説明する
。トランジスタＱ、、Ｑ２と定電流回路工、とコレクタ
抵抗ＲＣ，，ＲＣ，とでＣＭＬ回路を構成し、入力トラ
ンジスタＱ１ のベースは入力端子５に接続されている
。入力端子５と電源ＶＥＲとの間にエミッタツメロワ用
プルダウン抵抗Ｒ，ＥＦＩを接続する。ＣＭＬ回路の
出力側にエミッタフォロワ用のトランジスタＱ３．Ｑ、
。
Ｑ、を配置する。これらトランジスタＱ３．Ｑ、、Ｑ５
は出力端子６に接続される負荷の数に対応してＣＭＬ回
路の出力端と出力端子６との間にエミッタフォロワで接
続される。基本的セルは１以上のように構成される。
は出力端子６に接続される負荷の数に対応してＣＭＬ回
路の出力端と出力端子６との間にエミッタフォロワで接
続される。基本的セルは１以上のように構成される。
この実施例は、二つのセル１，２を有し、セル１の出力
端子６の負荷は、セル２のみであるから、エミッタフォ
ロワの電流は少なくてよ（ＲＥＦＩ ５− を適正に決めておけば必要最小限のエミッタジオロワ回
路を流すことができる。また、エミッタフォロワ用トラ
ンジスタは電流が少ないのでＱ４ｔＱ、は使用せず、Ｑ
ｓのみ接続して用いる。
端子６の負荷は、セル２のみであるから、エミッタフォ
ロワの電流は少なくてよ（ＲＥＦＩ ５− を適正に決めておけば必要最小限のエミッタジオロワ回
路を流すことができる。また、エミッタフォロワ用トラ
ンジスタは電流が少ないのでＱ４ｔＱ、は使用せず、Ｑ
ｓのみ接続して用いる。
第３図は本発明の第２の実施例の配置図である。
この実施例は基本的セルが４個で、セルｌの負荷となる
セルが３個の場合である。セル１〜４の内容は第１の実
施例と同じである。
セルが３個の場合である。セル１〜４の内容は第１の実
施例と同じである。
第２の実施例においては、セル１の負荷としてセル２，
３．４が接続されており、各セルの入力端子にはプルダ
ウン抵抗ＲＢＦ１が接続されているのでエミッタンオロ
ヮ回路の電流は第１の実施例の３倍となる。この電流の
増加に対応してトランジスタＱｉ 、 Ｑ４ 、 Ｑ、
＋並列にエミッタフォロワ接続する。このように接続
することにより大きな駆動能力を持ち、全ての負荷を十
分に速いスピードで駆動することができる。
３．４が接続されており、各セルの入力端子にはプルダ
ウン抵抗ＲＢＦ１が接続されているのでエミッタンオロ
ヮ回路の電流は第１の実施例の３倍となる。この電流の
増加に対応してトランジスタＱｉ 、 Ｑ４ 、 Ｑ、
＋並列にエミッタフォロワ接続する。このように接続
することにより大きな駆動能力を持ち、全ての負荷を十
分に速いスピードで駆動することができる。
以上の実施例ではエミッタフォロワ用トランジスタ数と
負荷の数が一致しているが、必ずしも一致させる必要は
なくトランジスタの特性に応じて ６− 適当なトランジスタ数を選択すればよい。また、プルダ
ウン抵抗の値も各々のセルの入力端子の容量によって適
当な抵抗値を選択して接続することができる。
負荷の数が一致しているが、必ずしも一致させる必要は
なくトランジスタの特性に応じて ６− 適当なトランジスタ数を選択すればよい。また、プルダ
ウン抵抗の値も各々のセルの入力端子の容量によって適
当な抵抗値を選択して接続することができる。
（発明の効果）
本発明は、以上説明した様に、エミッタフォロワ用プル
ダウン抵抗を各セルの入力端子に持たせ。
ダウン抵抗を各セルの入力端子に持たせ。
かつエミッタフォロワ用トランジスタを各セルに複数個
準備し選択可能にしておくことにより、エミッタフォロ
ワ回路の電流を何なる回路構成においても適当ガ値に設
定できるという効果がある。
準備し選択可能にしておくことにより、エミッタフォロ
ワ回路の電流を何なる回路構成においても適当ガ値に設
定できるという効果がある。
第１図は従来のマスタースライス方式の集積回路の一例
の配置図、第２図は本発明の第１の実施例の配置図。第
３図は本発明の第２の実施例の配置図である。 １．２，３，４・・・・・・セル、５・・・・・・入力
端子、６・・・・・・出力端子、ＧＮＤ・・・・・・電
源（接地側）、工。 ・・・・・・定電流回路、Ｑ、 、 Ｑ２・・・・・・
ＣＭＬ回路のトランジスタ、Ｑ、、Ｑ、、Ｑ、・・・・
・・エミッタフォロワ用トランジスタ、ＲＣ，、ＲＣ，
・・・・・コレクタ抵抗、ＲＢＦＩ・・・・・・プルダ
ウン抵抗、Ｖ■、ＶＲ・・・電源。
の配置図、第２図は本発明の第１の実施例の配置図。第
３図は本発明の第２の実施例の配置図である。 １．２，３，４・・・・・・セル、５・・・・・・入力
端子、６・・・・・・出力端子、ＧＮＤ・・・・・・電
源（接地側）、工。 ・・・・・・定電流回路、Ｑ、 、 Ｑ２・・・・・・
ＣＭＬ回路のトランジスタ、Ｑ、、Ｑ、、Ｑ、・・・・
・・エミッタフォロワ用トランジスタ、ＲＣ，、ＲＣ，
・・・・・コレクタ抵抗、ＲＢＦＩ・・・・・・プルダ
ウン抵抗、Ｖ■、ＶＲ・・・電源。
Claims (1)
- ＣＭＬ回路と、該ＣＭＬ回路の入力端に接続されるプル
ダウン抵抗と、前記ＣＭＬ回路の出力端とセル出力端子
との間に複数個配置される出力トランジスタとを有する
セルを複数個含み、かつ前記セル出力端子に接続する負
荷の数に対応する数の前記出力トランジスタが選択され
、該選択された出力トランジスタのベースが前記ＣＭＬ
回路の出力端に並列接続されエミッタが前記セル出力端
に並列接続されコレクタが電源の一方の端子に並列接続
されて構成されることを特徴とするマスタースライス方
式の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072128A JPS60214540A (ja) | 1984-04-11 | 1984-04-11 | マスタ−スライス方式の集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072128A JPS60214540A (ja) | 1984-04-11 | 1984-04-11 | マスタ−スライス方式の集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214540A true JPS60214540A (ja) | 1985-10-26 |
Family
ID=13480359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072128A Pending JPS60214540A (ja) | 1984-04-11 | 1984-04-11 | マスタ−スライス方式の集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214540A (ja) |
-
1984
- 1984-04-11 JP JP59072128A patent/JPS60214540A/ja active Pending
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